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JP4670915B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。より詳細には、スーパージャンクション（超接合）構造を備えた半導体装置に関する。
近年は、液晶テレビ、プラズマテレビ、有機ＥＬテレビなどに代表されるように電子機器の薄型、軽量化への要求が強くなっている。それに伴い、電源機器への小型化、高性能化への要求も強く、それを受けてパワー半導体素子では、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善が注力されている。たとえば、パワーエレクトロニクス用途としてのスイッチング素子として縦型パワーＭＯＳＦＥＴが知られている。
ＭＯＳＦＥＴのオン抵抗と耐圧は、その伝導層であるＮ領域の不純物濃度に大きく依存する。オン抵抗を低くするために伝導層の不純物濃度を高くするが、所望の耐圧を確保するには不純物濃度をある値以上高くすることが困難になる。すなわち、ＭＯＳＦＥＴにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域（ドリフト層）と呼んでいる。ＭＯＳＦＥＴのオン時に、ドリフト領域は電流経路となり、オフ時には、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、ＭＯＳＦＥＴの耐圧を保持する。
ＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト領域）の電気抵抗に依存する。低オン抵抗化のためには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げることが考えられる。しかしながら、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分となり、耐圧が低下する。つまり、ドリフト領域の不純物濃度を高くすれば低抵抗にできるが、所望の耐圧を確保するために、不純物濃度を高くすることには限界がある。このように、ＭＯＳＦＥＴにおいて、低オン抵抗化と高耐圧化にはトレードオフの関係があり、このトレードオフを改善することが低消費電力素子に求められている。
このトレードオフをブレークスルーする一手法として、マルチリサーフ（MULTI-RESURF）構造やスーパージャンクション（超接合）構造と称される技術（以下、スーパージャンクションで代表記述する）が知られている（特許文献１〜５を参照）。
特開２００４−１４６６８９号公報 特開２００６−３１３８９２号公報 特開２００７−１４９７３６号公報 特許第３９４０５１８号明細書 特許第３９４３７３２号明細書
特許文献１〜５に示されるように、スーパージャンクション構造のドリフト領域を備えたＭＯＳＦＥＴは、柱状のｐ型半導体領域（Ｐ領域、ｐ型ピラー領域、ｐ型縦型リサーフ層）と柱状のｎ型半導体領域（Ｎ領域、ｎ型ピラー領域、ｎ型縦型リサーフ層）が、半導体基板の表面と平行な方向に交互あるいは島状に周期的に配置された構造を持つ。つまり、ソース電極とドレイン電極を挟むように配置されている半導体層内に、ｐ型ピラー領域とｎ型ｐ型ピラー領域とが交互に横方向に繰り返す縦型リサーフ構造となっている。
これらの半導体領域により形成されるｐｎ接合から延びる空乏層により耐圧を保持する。低オン抵抗のために不純物濃度を高くすることにより、空乏層の延びが小さくなっても、これらの半導体領域の幅を小さくすることで、これらの半導体領域の完全空乏化が可能となる。オン状態では伝導層のＮ領域が電流を流し、オフ状態ではＰ領域とＮ領域が完全に空乏化することで耐圧を確保することができ、ＭＯＳＦＥＴの低オン抵抗化と高耐圧化を同時に達成することができる。
このように、スーパージャンクション構造では、各ｐ型半導体領域の幅と各ｐ型半導体領域の間の各ｎ型半導体領域の幅に依存する。ｐ型半導体領域とｎ型半導体領域の各幅をさらに狭くすれば、ｎ型半導体領域の不純物濃度をさらに高くでき、オン抵抗のさらなる低減と、さらなる高耐圧化を達成できる。このことから分かるように、不純物濃度が耐圧とオン抵抗を決めるポイントとなる。
したがって、好ましい態様としては、耐圧をさらに高めるために、ｐ型半導体領域の不純物とｎ型半導体領域の不純物とのバランス、いわゆるチャージバランスをとることが肝要となる。すなわち、ｐ型半導体領域とｎ型半導体領域に含まれる不純物量を同じにすることで、等価的に不純物濃度がゼロとなって高耐圧が得られる。逆バイアス時（オフ時）には完全空乏化を図り高耐圧を保持しつつ、ゼロバイアス時（オン時）には高濃度でドープされたｎ型半導体領域を通して電流を流すことで、材料限界を超えた低オン抵抗の素子を実現する。
スーパージャンクション構造の低オン抵抗素子は、回路の低消費電力化に大きく寄与するが、オン抵抗の設計にはスーパージャンクション構造部分の抵抗とスイッチトランジスタのオン抵抗および他の寄生抵抗などをバランスよく適正にすることが肝要とになってくる。シリコン表面をチャネルとする横型（プレーナ型）ＭＯＳＦＥＴとの組合せの場合、スーパージャンクション構造を用いて耐圧とオン抵抗とのトレードオフを改善するためは、スーパージャンクション構造の横方向周期を狭くすとともに、素子全体のオン抵抗の低減のためにはＭＯＳゲート構造の横方向周期（セルピッチ）も狭くする必要がある。
このため、横型ＭＯＳＦＥＴとの組み合わせではなく、ＭＯＳゲート構造をトレンチゲート構造とした縦型ＭＯＳＦＥＴが中低耐圧用途に近年用いられるようになってきている。縦型ＭＯＳＦＥＴは、ベース領域に形成された比較的浅いトレンチ溝の内壁にゲート絶縁膜を設けられ、その内部にゲート電極が形成された構造を持つ。縦型ＭＯＳＦＥＴであれば、トランジスタピッチを高集積化できるので、同じ半導体面積において実効ゲート幅が大きく取れるため低オン抵抗に向いている。
一方、スーパージャンクション構造の製作方法として、次の３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する（第１の製法と称する）。つまり、同様のエピタキシャル成長を複数回繰り返すマルチエピタキシャル製法である。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む（第２の製法と称する）。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む（第３の製法と称する）。つまり、一旦形成したトレンチ溝をエピタキシャル成長で再度埋め戻す方法（トレンチ形成エピタキシャル埋戻し製法）である。
さらに、スーパージャンクション構造と組み合わせるスイッチトランジスタとして縦型ＭＯＳＦＥＴを採用する場合、前述の（１）〜（３）に示したスーパージャンクション構造の製作と、比較浅いトレンチ溝の形成を、如何に組み合わせるかが肝要となる。
たとえば、スーパージャンクション構造が低オン抵抗化やチップシュリンクに有効となってきている。しかしながら、スーパージャンクション構造をなすｐｎ接合の配列ピッチＰ１と、スイッチトランジスタのゲートピッチＰ２にはそれぞれ最適なサイズが存在し、両者を同時に満たすことは必ずしも常に可能とは言えない。
ｐｎ接合の配列ピッチＰ１は深いトレンチ形成や不純物拡散で律則され、ゲートピッチＰ２はトランジスタが横型であるのか縦型であるのか、浅いトレンチ形成技術、ゲート−ドレイン間容量Ｑgdの最適化、製造プロセスライン世代などの影響を受ける。
たとえば、特許文献２のようにスーパージャンクション構造のピッチと合わせて縦型トランジスタのゲートピッチを設ける事例や、特許文献３のように縦型トランジスタのゲートピッチを２倍にする事例が提案されている。
また、特許文献４、５に示されるように、スーパージャンクション構造と縦型トランジスタ構造の配列方向を直交させることで、お互いのピッチの制約条件を解消する事例も提案されている。
しかしながら、特許文献２，３の仕組みは何れも、縦型トランジスタの繰返しピッチはスーパージャンクション構造のｐｎ接合ピッチと整合性をとらざるを得ず、低オン抵抗化の最適化には制約条件となっており、双方の性能を適正に引き出すことのできるものとはなっていない。たとえば、一般的にｐｎ接合の配列ピッチＰ１は数十ミクロン〜十ミクロンピッチで、ゲートピッチＰ２は十ミクロン〜３ミクロンピッチであり、ゲートピッチＰ２の方がよりファインピッチで構成できるが、特許文献２，３の仕組みは、ｐｎ接合の配列ピッチＰ１に合わせることを余儀なくされる。
特許文献４，５の仕組みは何れも、お互いのピッチの制約条件を解消するとは言うものの、トランジスタピッチの適正化については言及されていない。
本発明は、上記事情に鑑みてなされたものであり、簡略なプロセスにてスーパージャンクション構造の半導体装置を形成するとともに、それぞれ他方の配列ピッチに左右されることなく、スーパージャンクション構造と縦型スイッチデバイスの双方の性能を適正に引き出すことのできる仕組みを提供することを目的とする。
本発明は、第１の電極側に配置された第１導電型の第１の半導体領域と、前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に設けられている第２の半導体領域と、前記第２の半導体領域の前記第２の電極側の表面部に形成された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面の一部に形成され前記第２の電極と接続される第１導電型の第４の半導体領域と、側壁が前記第３の半導体領域および前記第４の半導体領域にそれぞれ接するように形成されたトレンチ溝内に絶縁膜を介して設けられた制御電極と、を備え、前記第２のピラー領域のそれぞれは、前記第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体が埋め込まれ、前記第３の半導体領域および前記第４の半導体領域が配置される素子部において同一方向にストライプ状に配列されており、前記第１のピラー領域のそれぞれは、前記第２のピラー領域に挟まれた領域で形成されており、前記第２のピラー領域を形成する前記トレンチ溝は、（１１０）面が当該トレンチ溝の側壁に現れるように形成されおり、前記制御電極を形成する前記トレンチ溝は、（１００）面が当該トレンチ溝の側壁に現れるように形成され、前記制御電極は、前記第２のピラー領域のストライプの長手方向に対して時計回りに４５度の角度をもって交差するようにストライプ状に配列されている第１のストライプ状の配列と、前記第２のピラー領域のストライプの長手方向に対して反時計回りに４５度の角度をもって交差するようにストライプ状に配列されている第２のストライプ状の配列とを有する半導体装置とした。
本発明の一態様によれば、トレンチ溝形成とエピタキシャル成長埋込みでｐｎピラー対が形成されるスーパージャンクション構造にしているので簡略なプロセスにて半導体装置を形成できる。加えて、それぞれ他方の配列ピッチに左右されることなく、トランジスタピッチの狭小化が図られるとともに、縦型スイッチデバイスのキャリア移動度特性が向上する。スーパージャンクション構造のオン抵抗性能や耐圧性能と縦型スイッチデバイスのスイッチング特性の双方を適正に良好に引き出すことができる。また、（１００）方位が露出したトレンチ溝の底部および側面に形成されたゲート絶縁膜は、ＭＯＳデバイス、ＢｉＣＭＯＳデバイス、ＢＣＤデバイスなどに一般的に広く用いられる（１００）Ｓｉ基板表面に形成されるゲート絶縁膜と同等の膜質、同等界面準位レベルを確保することができ、高信頼性ゲート絶縁膜を形成することができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
また、以下では、特に断りのない限り、基材としてはシリコンＳｉを使用し、第１導電型をｎ型、第２導電型をｐ型として説明する。また、その不純物濃度を示すのに“ｎ−”、“ｎ”、“ｎ＋”や、“ｐ−”、“ｐ”、“ｐ＋”を用いる。“ｎ”を基準にすると“ｎ＋”はｎ型の不純物濃度が高いことを示し、“ｎ−”はｎ型の不純物濃度が低いことを示し、ｐ型についても同様である。“−”や“＋”の数が多いほど相対的にそれらの方向が強いことを示す。
＜比較例＞
図１〜図１Ａは、本実施形態の半導体装置に対する比較例を説明する図である。ここで図１は、第１比較例の半導体装置１Ｘの概略構造を示す断面図である。図１Ａは、第２比較例の半導体装置１Ｚの概略構造を示す鳥瞰図である。
半導体装置１Ｘは、多数の並列ｐｎ構造の素子セルが並列配置された構造を有する縦型パワーＭＯＳＦＥＴである。図１（１）および図１（２）に示すように、半導体装置１Ｘは、比較的不純物濃度の高い第１導電型半導体層の一例であるｎ型高濃度基体１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１０よりも不純物濃度の低いｎ型エピタキシャル層２０を所定のピッチで備えている。最下層（ｎ型高濃度基体１０側）を除いて各ピッチは概ね同一とされている。
ｎ型エピタキシャル層２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。素子部３では、ｎ型エピタキシャル層２０にｐ型ピラー拡散層２２（ｐ型ドリフト層）とｎ型ピラー拡散層２４（ｎ型ドリフト層）がそれぞれ所定のピラーピッチ（ｎ型エピタキシャル層２０のピッチと同じ）で形成されている。ｐ型ピラー拡散層２２と各ｐ型ピラー拡散層２２により挟まれたｎ型ピラー拡散層２４とにより、スーパージャンクション構造が形成される。ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４はそれぞれ紙面垂直方向に延在するストライプ形状となっている。ｐ型ピラー拡散層２２のｎ型高濃度基体１０側とは反対側の表面近傍には、ｐ型ピラー拡散層２２に接続するように選択的にｐ型ベース領域２６が形成されている。
各ピラー拡散層２２，２４の寸法例としては、降伏電圧Ｖｂ（つまり耐圧）、各ピラー拡散層２２，２４は、深さ（厚さ）Ｄ（＝α・Ｖｂ＾１．２：たとえばα＝０．０２４）［μｍ］、幅Ｗ、不純物濃度Ｃとすると、Ｃ≒７．２×１０＾16・Ｖｂ＾（−０．２）／ｂ［ｃｍ-3］を満たすものとする。つまり、各ピラー拡散層２２，２４の深さＤと幅Ｗは、耐圧（＝降伏電圧Ｖｂ）と不純物濃度Ｃに依存する。５００〜８００Ｖ程度の耐圧が要求される場合、幅Ｗを１〜１０μｍ程度にし、深さＤは３０〜８０μｍ程度で、それに合わせて不純物濃度を設定する。これからも分かるように、ピラー拡散層２２，２４は、幅Ｗが狭く、深さＤが深い（すなわちアスペクト比が大きい）。
図示しないが、ｎ型高濃度基体１０のｎ型エピタキシャル層２０とは反対側の表面には、ｎ型高濃度基体１０と電気的に接続されたドレイン電極（第１の主電極）が形成される。また、ｐ型ベース領域２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域２６に挟まれたｎ型ピラー拡散層２４の表面と前記隣り合うｐ型ベース領域２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。ｐ型ベース領域２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４と同様の方向にストライプ形状に形成される。このような構造により、半導体装置１Ｘは、ゲート絶縁膜直下のｐ型ベース領域２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。
ここで、スーパージャンクション構造の縦型パワーＭＯＳＦＥＴでは、半導体装置がアクティブに動作する領域（半導体装置１Ｘの素子部３に相当）の構造と、素子周辺部（半導体装置１Ｘの終端部５に相当）での構造をそれぞれ適切に設計することが肝要となる。。特に終端部５においては素子部３以上に耐圧を高く確保することが求められる。つまり終端部５での耐圧特性が、縦型パワーＭＯＳＦＥＴデバイス特性を決定する要因になり得る。
終端部５においては、オフ状態でドレインに電圧が印加された状態でｐ型ピラー領域（半導体装置１Ｘのｐ型ピラー拡散層２２に相当）とｎ型ピラー領域（半導体装置１Ｘのｎ型ピラー拡散層２４に相当）が完全に空乏化されれば、縦方向の空乏層の厚さに依存して耐圧が決定される。よって、ｎ型ピラー領域の不純物濃度を多くしてオン抵抗を低減することが可能になる。しかし、終端部５では、オフ状態で横方向に空乏層が伸びることを勘案した耐圧の確保が肝要となる。さらに、横方向に延びた空乏層において電界が臨界電界に達しないような工夫をすることも肝要となる。
つまり、電源用途のスイッチＭＯＳＦＥＴ素子を始めとする電力用途の半導体装置においては、たとえば５００Ｖ以上の高耐圧確保にはＰ領域とＮ領域を交互に繰り返し配置し、逆バイアス時に完全空乏化させるマルチリサーフ構造やスーパージャンクション構造が用いられる。この技術をＭＯＳＦＥＴと組み合わせることでスイッチ素子の低オン抵抗と高耐圧化が同時に実現される。
ところで、スーパージャンクション構造の製作方法として、３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する第１の製法（マルチエピタキシャル製法）。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む第２の製法。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む第３の製法（トレンチ形成エピタキシャル埋戻し製法）。
これらの具現化のためには種々の課題が存在するが、特に下記について記述しておく。先ず、第１の製法については、半導体装置１Ｘを製造するのに適用される。ウェーハ基板（ｎ型高濃度基体１０）上に高抵抗のｎ型エピタキシャル層２０を１０μｍ程度成長させ、ｐ型半導体領域やｎ型半導体領域をイオン注入で形成させた後、さらに高抵抗のｎ型エピタキシャル（ｎ型エピタキシャル層２０）を成長させて、ｐ型半導体領域やｎ型半導体領域を形成する。このようなステップを５〜１０回ほど繰り返してｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を形成する。たとえば、ｎ型エピタキシャル層２０は、複数回（たとえば図１（１）の半導体装置１Ｘ_1では６回）のエピタキシャル成長に分けて形成される。各成長工程により形成される６つのエピタキシャル層２０_1〜２０_6が積層されることにより、ｎ型エピタキシャル層２０が形成される。ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４は、ｎ型エピタキシャル層２０にイオン注入と拡散によって形成した複数の拡散層２２_1〜２２_6，２４_1〜２４_6を深さ方向に結合させることにより形成される。
このため、マルチエピタキシャル製法とも称される第１の製法は、素子部３と終端部５でそれぞれ異なるプロファイルのｎ型半導体領域とｐ型半導体領域を形成することが可能となる。比較的容易に実現されることと、各積層レイヤーに不純物導入量や、パターンの工夫をこらすことで、素子部３および終端部５の不純物プロファイルを自在に作りこむことが容易に実現されるという特徴がある。
ただし、ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を、シリコン表面から４０μｍ〜８０μｍ程度の深さまで交互に配置することになるので、構造的に複雑であり、イオンインプランテーションおよびエピタキシャル成長の積層回数などの工程作業数が比較的多く製造工程が複雑になってしまう。さらに、縦方向のｐ型およびｎ型の各ピラー拡散層２２，２４を接続するために必要で十分な拡散温度・時間のために、横方向拡散が無視できず、比較的微細化にはさらなる工夫が求められる。逆に、拡散温度・時間を短縮しようとすると、１回当たりのエピタキシャル層厚を薄くする必要があり、これはエピタキシャル層繰返し積層の回数を増やすことに相当するので、図１（２）に示すように、前述の工程作業数のさらなる増加に繋がる（図１（２）の半導体装置１Ｘ_2では８回）。つまり、チップサイズ縮小とウェーハコスト低減はトレードオフの関係にある。
第２の製法については、埋め込む絶縁物質の材料選択が重要であり、その材料の絶縁破壊耐圧や基材であるシリコンＳｉとの界面のケアが必要となる。さらに、埋め込み絶縁物とシリコンＳｉとの熱膨張係数の差は将来の熱処理により発生し得る結晶欠陥発生に影響を与えるので、これを予防することが求められる。
一方、半導体装置１Ｘにおいて、並列ｐｎ構造の素子セル２を形成するに当たり、第３の製法を適用することも考えられる。この場合、ウェーハ基板上に４０μｍ〜８０μｍのｎ型のエピタキシャル層を成長させて、そこにストライプ状にパターンを形成してそのｎ型エピタキシャル層をトレンチ形状にエッチング処理することで深さ方向にｎ型のエピタキシャル層と同程度かそれよりも少し浅い（たとえば３０μｍ〜７０μｍ程度の）トレンチ溝を形成後、このトレンチ溝をｐ型半導体のエピタキシャル成長で再度埋め戻す。このような第３の製法では、工程数が少なく集積度の高いスーパージャンクションを実現し得る可能性がある。
しかしながら、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。特に、トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが重要となる。
また、スーパージャンクション構造と組み合わせるスイッチトランジスタとして縦型ＭＯＳＦＥＴを採用した場合、前述の（１）〜（３）に示したスーパージャンクション構造の製作と、比較浅いトレンチ溝の形成の組合せ方をどうするかが問題となり得る。これは、スーパージャンクション構造をなすｐｎ接合の配列ピッチＰ１は深いトレンチ形成や不純物拡散で律則される一方、縦型ＭＯＳＦＥＴのゲートピッチＰ２は、浅いトレンチ形成技術、ゲート−ドレイン間容量Ｑgdの最適化、製造プロセスライン世代などの影響を受けるからである。そのため、ｐｎ接合の配列ピッチＰ１とゲートピッチＰ２にはそれぞれ最適なサイズが存在し、種々の対応も考えられているが、それら従来技術では、必ずしも両者を同時に十分な性能で満たすものとはなっていない。
たとえば、図１Ａに示すような第２比較例の半導体装置１Ｚは、スーパージャンクション構造と横型ＭＯＳＦＥＴを組み合わせた構造例であり、ｐｎ接合（ｐｎピラー対）の配列ピッチＰ１と整合するように横型トランジスタのゲートピッチＰ２を設定している。当然に、横型トランジスタのゲートピッチＰ２はスーパージャンクション構造の素子セル２のピッチ（ｐｎ接合の配列ピッチＰ１）と整合性をとらざるを得ず、スーパージャンクション構造による低オン抵抗化とスイッチトランジスタ側の性能（移動度やゲート−ドレイン間容量Ｑgdなど）の最適化の両立を図ることは困難である。横型ＭＯＳＦＥＴを縦型ＭＯＳＦＥＴに変更した場合においても、ｐｎ接合の配列ピッチＰ１と整合するように縦型トランジスタのゲートピッチＰ２を設定すれば、同様のことが言える。
そこで、本実施形態では、簡易な製法として有効と考えられる第３の製法を採用しつつ、ｐｎ接合の配列ピッチＰ１とゲートピッチＰ２をそれぞれ最適なサイズにし得る仕組みにして、良好に耐圧が確保されスイッチング特性も良好な半導体素子にするための構造とその製造方法を実現する。以下、具体的に説明する。
＜第１実施形態＞
図２は、第１実施形態の半導体装置１Ａを説明する図である。ここで図２（１）は、半導体装置１Ａの概略構成を模式的に示すＸＹ平面図であり、図２（２）は、図２（１）におけるＡ−Ａ'線のＸＺ断面に着目した鳥瞰図である。何れも模式図面であり、この図面寸法に限定されるものではなく、他の実施形態においても同様である。
第１実施形態の半導体装置１Ａは、比較的不純物濃度の高い第１導電型の第１の半導体領域の一例であるｎ型高濃度基体１１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１１０よりも不純物濃度の低いｎ型エピタキシャル層１２０（第１導電型の第２の半導体領域）を備えている。図示しないが、ｎ型高濃度基体１１０のｎ型エピタキシャル層１２０とは反対側の表面にはドレイン電極（第１の主電極）が形成される。
ｎ型エピタキシャル層１２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。一例としては、素子部３は数ｍｍ（たとえば２〜５ｍｍ）四方であり、終端部５は数１００μｍである。
素子部３では、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２２（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成され、同様に終端部５においても、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２３（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成されている。つまり、ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側からその反対側にかけて、素子部３だけでなく終端部５にも、所定方向に周期的に配置されている。これによりスーパージャンクション構造が形成され、ｐ型エピタキシャル埋込層１２２，１２３はｐ型ドリフト層として機能し、また、ｎ型エピタキシャル層１２０の内、これらｐ型エピタキシャル埋込層１２２，１２３に挟まれた領域部分のｎ型エピタキシャル層１２４（第１導電型の第１のピラー領域）はｎ−型ドリフト層として機能する。
ｎ型エピタキシャル層１２０は全面で同一の不純物濃度にしておくことで、素子部３と終端部５の各ｎ型エピタキシャル層１２４は不純物濃度が同一となるように形成される。また、トレンチ溝１２１を埋め込むときの不純物濃度を素子部３と終端部５で同一になるようにすることで、ｐ型エピタキシャル埋込層１２２，１２３の不純物濃度が同一となるように形成される。
図示を割愛するが、必要に応じて終端部５の終端部５との境界領域にはｐ型ガードリング層が形成され、さらに終端部５の周縁のｎ型エピタキシャル層１２０のソース電極側の表面部にチャネルストッパが形成される。後述する他の実施形態でも同様である。
全体的には、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内に、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置１Ａである。半導体装置１Ａの下面側のｎ型高濃度基体１１０が高電圧電極（ドレイン電極）となり、ｎ型高濃度基体１１０とは反対側が低電圧電極（ソース電極）となり、この低電圧電極は通常グラウンド電位で使用される。
ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２２，１２３）とｎ型ピラー領域（ｎ型エピタキシャル層１２４）は、その断面構造が、ｐ型の柱状半導体領域とｎ型の柱状半導体領域との対になっている。すなわち、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれ柱状（Ｙ方向に）に配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４も柱状で配列されることになる。一方、ｐ型ピラー領域とｎ型ピラー領域の平面構造は、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれストライプ形状で配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４もストライプ形状で配列されることになる。
図２に示したレイアウトでは、スーパージャンクション構造を構成するトレンチ溝１２１とそれを埋め込んだｐ型シリコンエピタキシャル層（ｐ型エピタキシャル埋込層１２２，１２３）は、図中のＹ方向に延伸され並列されたストライプ配置構成になっている。その際に、素子部３の周辺の終端部５に注目すると、この長手方向（Ｙ方向）への延長が素子部３（デバイス本体）のみならず、終端部５まで延伸されていることと、Ｘ方向にも素子部３と略同一ピッチと略同一サイズ（幅・深さ）で並列されていることに特徴を持つ。「幅」は、同じ深さ位置におけるｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に現れる方向（Ｘ方向）に関する幅である。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。なお、ここでは、ｐ型エピタキシャル埋込層１２２やｐ型エピタキシャル埋込層１２３を形成するためのトレンチ溝１２１を略等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返しているが、このことは必須ではない。ただし、略同一の方がデバイスを均一に形成でき、終端部５での高耐圧化にも寄与する利点がある。
ここで、ｐ型エピタキシャル埋込層１２２，１２３は第３の製法を適用して形成する。すなわち、ｐ型エピタキシャル埋込層１２２，１２３（第２導電型のストライプ状のピラー領域）が、デバイスの全域に亘って略同一サイズ（幅・深さ）と略同一ピッチでかつ一定の方向に形成されており、かつトレンチ溝形成とｐ型（第２導電型）半導体のエピタキシャル成長によって製作される。このとき、ｐ型エピタキシャル埋込層１２２，１２３は、幅３μｍ以下で、アスペクト比１２以上で形成されるものとする。なお、幅の下限は０μｍと言うことはなく、耐圧Ｖｂ、ｐ型エピタキシャル埋込層１２２，１２３やｎ型エピタキシャル層１２４の不純物濃度Ｃに依存し、一例としては１μｍ程度にする。アスペクト比が１２以上の高アスペクトな溝を「掘る」技術としては、たとえばＩＣＰ（Inductively Coupled Plasma）エッチャやＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）の進展で実現できる。あるいは、異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法を採用してもよい。
このように、第１実施形態の半導体装置１Ａは、ｐ型エピタキシャル埋込層１２２（半導体Ｐ領域）とｎ型エピタキシャル層１２４（半導体Ｎ領域）を交互に繰り返し配置し、逆バイアス時に完全空乏化する素子で、ｎ型エピタキシャル層１２４（第１導電型のピラー領域）は基体全面を覆う一体で形成され、素子部３のｐ型エピタキシャル埋込層１２２（第２導電型のピラー領域）がストライプ状の溝の繰り返しで形成されるものとする。加えて、素子部３を取り囲む終端部５（周辺領域）に、ｐ型エピタキシャル埋込層１２２と同方向・同様の配置関係のｐ型エピタキシャル埋込層１２３を形成する。
つまり、ｐ型エピタキシャル埋込層１２３を、ｐ型エピタキシャル埋込層１２２のストライプの延長方向と同様に延伸し、ストライプの繰返し方向には離間して配置する。このような構造の形成に当たって、ｎ型領域（ｎ型エピタキシャル層１２４）を第１導電型であるｎ型のエピタキシャル基板（ｎ型エピタキシャル層１２０）で形成し、Ｐ領域（ｐ型エピタキシャル埋込層１２２，１２３）は、ｎ型エピタキシャル層１２０にトレンチ溝を形成後に、ｐ型半導体をエピタキシャル成長によりトレンチ溝を埋め込むことで形成する。このとき、トレンチ幅およびトレンチ開口結晶面方位を一定にする。
このような製法・構成を採用することで、トレンチ溝形成およびｐ型エピタキシャル埋込層１２２，１２３の形成の際に、多種多様なシリコン基板結晶面方位を出すことなく、チップ内（つまり素子部３）およびウェーハ全域（つまり終端部５まで）に亘って、ほぼ同じ結晶面方位とトレンチ開口面積比率が実現される。これにより、製作時に安定したスーパージャンクション構造が得られる。パターン最適化検討が容易になるし、パターン設計が仕様によらず簡便になる。素子部３と同じ構造で終端部５が形成されるため、半導体装置１Ａを、工程数の増加なく、安価な製造工程になる。さらに、半導体装置１Ａを越えてウェーハ全面までｐ型エピタキシャル埋込層１２３のストライプ配置を拡張すれば、デバイス辺縁（半導体装置１Ａにおける終端部５の最外周部）のｐ型エピタキシャル埋込層１２３をチャネルストップに利用すると、チャネルストップを別に形成する必要がない（チャネルストップの削減が可能になる）。
たとえば、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝開口サイズ（幅）を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも狭くし過ぎると、一般的にエッチング深さが浅くなり、ｐ型エピタキシャル埋込層１２２の深さ方向の寸法が不安定になる。また、これとは逆に、トレンチ溝開口サイズ（幅）が広すぎると、換言すればアスペクト比（深さ／幅）が小さすぎると、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題が起こり得る。また、終端部５におけるｐ型エピタキシャル埋込層１２３用のトレンチ溝の方向を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝の方向と異なるようにする（たとえば垂直にする）と、基体（ｎ型高濃度基体１１０）の結晶面方位の影響を受け、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題や、異常成長などの不具合が起こり得る。
これに対して、第１実施形態の半導体装置１Ａでは、ｐ型エピタキシャル埋込層１２２，１２３を幅３μｍ以下でアスペクト比１２以上で形成することにより、この問題が解消され、終端部５での特性が安定になり、結果的に終端部５の高耐圧化が図られる。トレンチ溝形成の際、結晶面方位と形状（長手方向を持つ長方形ストライプ）に固定することでエッチング形状が一定に保たれることや、ｐ型半導体のエピタキシャル成長によるトレンチ溝の埋込みの際、結晶面方位と形状が一定のため、エピタキシャル成長条件が安定に保たれることが寄与するからである。
さらに、第１実施形態の半導体装置１Ａでは、スーパージャンクション構造をなすストライプ状に配列された素子セル２のｎ型高濃度基体１１０とは反対側の表面部のＭＯＳＦＥＴを横型ＭＯＳＦＥＴではなく、ＭＯＳゲート構造をトレンチゲート構造としたｎチャネルの縦型ＭＯＳＦＥＴ１５０にしている。
加えて、第１実施形態の半導体装置１Ａは、縦型ＭＯＳＦＥＴ１５０の配置形態に特徴がある。具体的には、ｐ型エピタキシャル埋込層１２２（第２導電型のピラー領域）とｎ型エピタキシャル層１２４（第１導電型のピラー領域）が交互に繰り返し配置されているスーパージャンクション構造上に配置される縦型ＭＯＳＦＥＴは、そのゲートが比較浅いトレンチ溝の中にゲート酸化膜とゲートが形成されているが、図中のＹ軸方向に対して片側に４５度（時計回りを正とする）の角度をもって延伸され並列された構成になっているところが特徴である。
図では、トレンチ溝１５４（つまりゲート電極１５８）は、トレンチ溝１２１の延伸方向であるＹ軸方向に対して時計回りに４５度の角度をもって交差しているストライプ状の配列例で示しているが、これとは逆に、Ｙ軸方向に対して−４５度（つまり反時計周りに４５度）の角度をもって交差しているストライプ状の配列の態様にしてもよい。
第１実施形態の半導体装置１Ａは、図２（１），（２）に示すように、素子部３の表面部側の全面に、ｐ型エピタキシャル埋込層１２２およびｎ型エピタキシャル層１２４の両方に接するように、ｐ型ベース領域１５１が形成されている。ｐ型ベース領域１５１の表面において、ｐ型エピタキシャル埋込層１２２と位置整合するように、ｐ型エピタキシャル埋込層１２２と同様の方向にストライプ形状にｐ型ベース領域１６１が選択的に形成される。よって、本例では、ｐ型ベース領域１６１の配列ピッチもスーパージャンクション構造のピッチと合わせる。素子部３では、スーパージャンクション構造の高耐圧構造のピッチ（ｐ型エピタキシャル埋込層１２２，１２４の繰返しピッチ）としては、一般的に１０数μｍ〜数１０μｍ程度である。ｐ型ベース領域１５１とｐ型ベース領域１６１の不純物濃度は同一でよい。よって、基本的には、ｐ型ベース領域１５１とｐ型ベース領域１６１の区別は不要である。
ｐ型ベース領域１５１の表面にはｎ型ソース領域１５２が選択的に形成される。なお、図２（１），（２）における平面側については、トレンチ溝１５４の両側に形成されるｎ型ソース領域１５２を省略して示している。さらに、ｎ型ソース領域１５２からｐ型ベース領域１５１を通ってｐ型エピタキシャル埋込層１２２やｎ型エピタキシャル層１２４に至る比較的浅い深さの（トレンチ溝１２１よりも浅い）複数のトレンチ溝１５４がｎ型ソース領域１５２ごとに配列形成されている。このようなトレンチゲート構造においては、チャネルを確保するためにトレンチ溝１５４の底部がｐ型ベース領域１５１と同等もしくはそれよりも深く形成される。
各トレンチ溝１５４の内壁には、ゲート酸化膜１５６（ゲート絶縁膜）が形成され、その内部にゲート電極１５８が埋め込まれている。図示しないが、ｎ型ソース領域１５２の上層側にはソース電極が形成され、それらが相互に共通接続される。これらの構造によって、ゲート電極１５８、ｎ型ソース領域１５２、ｐ型ベース領域１５１により、トレンチ溝１５４側壁のｐ型ベース領域１５１表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。
ここで、本実施形態の半導体装置１Ａは、ｐ型エピタキシャル埋込層１２２，１２３を形成するための比較的深い（トレンチ溝１５４よりも深い）トレンチ溝１２１が、（１１０）面がトレンチ溝１２１の側壁に現れるように形成されている。そして、このトレンチ溝１２１に第２導電型であるｐ型の不純物を含むシリコンのエピタキシャル成長によってｐ型エピタキシャル埋込層１２２，１２３が形成されている。
さらに、スーパージャンクション構造上に配置されるスイッチング素子であるＭＯＳＦＥＴは、ｐ型ベース領域１５１の表面部に選択的に形成されたｎ型ソース領域１５２ごとに、トレンチ溝１５４にゲート酸化膜１５６およびゲート電極１５８が形成される縦型構造であり（以下縦型ＭＯＳＦＥＴ１５０と称する）、（１００）面がトレンチ溝１５４の側壁に現れるように形成されている。このための仕組みとして、スーパージャンクションの深いトレンチ溝１２１の延長方向（Ｙ軸方向）と縦型ＭＯＳＦＥＴ１５０のトレンチ溝１５４の延長方向は、片側に４５度の角度をもって交差させている。スーパージャンクション構造を形成するためのトレンチ溝１２１と縦型ＭＯＳＦＥＴ１５０を形成するためのトレンチ溝１５４はそれぞれ、好ましくは、等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返している。
このように、スーパージャンクション構造上に設けられる縦型ＭＯＳＦＥＴ１５０を形成するトレンチ溝１５４つまりゲート電極１５８は、Ｙ軸方向に対して４５度の傾きを持って延伸され並列されたストライプ配置構成になっている。その際に、素子部３において略同一ピッチと略同一サイズ（幅・深さ）で並列されていることに特徴を持つ。「幅」は、同じ深さ位置におけるＹ軸方向に対する４５度の方向に関する幅である。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。なお、ここでは、ゲート電極１５８を形成するためのトレンチ溝１５４を略等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返しているが、このことは必須ではない。ただし、略同一の方が縦型ＭＯＳＦＥＴ１５０を均一に形成できる利点がある。また、トレンチ溝１５４がＹ軸方向に対して４５度の傾きを持って形成されることにより、トレンチ溝１５４の深さ方向底部および側面のシリコンSi結晶方位は（１００）が露出することになる。したがって、（１００）方位が露出したトレンチ溝１５４の底部および側面に形成されたゲート絶縁膜は、 MOSデバイス、BiCMOSデバイス、 BCDデバイスなどに一般的に広く用いられる（１００）Ｓｉ基板表面に形成されるゲート絶縁膜と同等の膜質、同等界面準位レベルを確保しており、高信頼性ゲート絶縁膜を形成できる利点がある。
深いトレンチ溝１２１によるｐｎピラー（スーパージャンクション構造）の形成には（１１０）面になるようにシリコン基板面方位を用いる。加えて、スイッチデバイスの縦型ＭＯＳＦＥＴ１５０のゲート（浅いトレンチ溝１５４の側壁）には（１００）が出るようにするため、４５度のオフセットを持たせる構成としている。縦型ＭＯＳＦＥＴ１５０は、ｎ型エピタキシャル層１２４（ｎ型ピラー領域）の上ではチャンネルをもつスイッチとして働くが、ｐ型エピタキシャル埋込層１２２（ｐ型ピラー領域）の上では単にｐ型ベース領域１５１と一体化してスイッチング動作には寄与しない。
第１の特徴として、２種類のトレンチ溝形成に際して斜め（本実施形態では４５度）に交差させることで、トランジスタピッチは、スーパージャンクション構造のｐｎ接合の配列ピッチＰ１に制約を受けることなく、縦型ＭＯＳＦＥＴ１５０を、トランジスタ作成プロセスの微細化最適ルールで製造し得る。通常、トレンチ溝１５４はトレンチ溝１２１よりも浅く、縦型ＭＯＳＦＥＴ１５０のトレンチ溝１５４の形成は、より微細なプロセスルールで製造し得る。
第２の特徴として、基材としてシリコンＳｉを用いた場合、スーパージャンクション構造のトレンチ溝１２１を（１１０）面方位で形成した場合、トレンチ溝１２１とトレンチ溝１５４のなす角度を４５度にすることで、比較浅い縦型ＭＯＳＦＥＴ１５０のゲート用のトレンチ溝１５４の側壁は（１００）面が選択される。半導体では結晶の方向で電気伝導度（詳しくは不純物が注入されているときのキャリア移動度）が異なるのであるが、シリコンの場合、（１００）面の特徴として、界面準位が少なく移動度が高いため、低オン抵抗や閾値電圧Ｖthの安定化が図られスイッチング特性が良好になる。
第３の特徴として、２種類のトレンチ溝形成に際して、斜め（本実施形態では４５度）に交差させることで、その両者間の位置合わせずれの影響を考えなくてよくなる。これにより、製作時に安定したスーパージャンクション構造が得られる。
このように、第１実施形態では、スーパージャンクション構造を深いトレンチ溝１２１へのエピタキシャル埋込み成長で形成し、トレンチ溝１２１を１１０面が溝側壁に現れるように形成する。加えて、トレンチ溝１２１の長手方向に対して４５度の角度を有した方向に所定のゲート幅のトレンチ溝１５４を有する縦型ＭＯＳＦＥＴ１５０を配置することで、縦型ＭＯＳＦＥＴ１５０の浅いトレンチ溝１５４の側壁を１００面が現れるように構成する。これによって、深いトレンチ溝１２１と浅いトレンチ溝１５４のそれぞれの最適ピッチで配置できることで、低オン抵抗の実現が図られるし、深いトレンチ溝１２１の面方位設定で安定したエピタキシャル埋込み性と、浅いトレンチ溝１５４の面方位設定で順方向電圧降下Ｖfbの安定化の両立が同時に得られる。
電源用途のスイッチＭＯＳＦＥＴ素子において、５００Ｖ程度以上の高耐圧確保にはｐ型ピラー領域とｎ型ピラー領域を交互に繰り返し配置し、逆バイアス時に完全空乏化させるスーパージャンクション構造が用いられる。この技術をＭＯＳＦＥＴと組み合わせることでスイッチ素子の低オン抵抗と高耐圧化が同時に実現できる。この技術とゲートメタル埋込みタイプの縦型スイッチトランジスタとの組み合わせにおいて、スーパージャンクション構造のトレンチ面方位と縦型スイッチデバイスの制御電極のトレンチ面方位をそれぞれ規定し、４５度の角度を保って形成することで、両者の最適性能を引き出すこととチップ面積縮小を両立させられる。
＜第２実施形態＞
図３は、第２実施形態の半導体装置１Ｂを説明する図である。ここで図３（１）は、半導体装置１Ｂの概略構成を模式的に示すＸＹ平面図であり、図３（２）は、図３（１）におけるＡ−Ａ'線のＸＺ断面に着目した鳥瞰図である。
第２実施形態の半導体装置１Ｂは、スーパージャンクション構造に関して第１実施形態の仕組みを基本的に適用しつつ、縦型ＭＯＳＦＥＴ１５０の配置形態に関して、若干の変形を加えている。その変形の基本的な考え方は、縦型ＭＯＳＦＥＴは、そのゲートが比較浅いトレンチ溝１５４の中にゲート酸化膜１５６とゲート電極１５８が形成されているが、図中のＹ軸方向の両側にそれぞれ４５度の角度（つまりＹ軸方向と±４５度の角度）をもって延伸され並列された構成になっているところが特徴である。つまり、第２実施形態では、トレンチ溝１５４（つまりゲート電極１５８）は、トレンチ溝１２１の延伸方向であるＹ軸方向に対して時計回りに４５度の角度をもって交差している第１のストライプ状の配列と、Ｙ軸方向に対して反時計周りに４５度の角度をもって交差している第２のストライプ状の配列の双方を持ち、第１および第２のストライプの組合せで格子状（Ｙ軸に対しては斜め正方格子状）にゲート電極１５８が配列された態様となっている。その他の点は第１実施形態と同様である。
スーパージャンクションの深いトレンチ溝１２１の延長方向（Ｙ軸方向）と縦型ＭＯＳＦＥＴ１５０のトレンチ溝１５４の延長方向は、トレンチ溝１２１の延伸方向であるＹ軸方向に対して＋４５度の角度をもって交差している方をトレンチ溝１５４ａとし、Ｙ軸方向に対して−４５度の角度をもって交差している方をトレンチ溝１５４ｂとする。スーパージャンクション構造を形成するためのトレンチ溝１２１と縦型ＭＯＳＦＥＴ１５０を形成するためのトレンチ溝１５４はそれぞれ、好ましくは、等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返している。この繰返しはスクエアな格子構造になるが、スーパージャンクション構造のｐｎ接合方向に対して４５度傾いていることがパターン的な特徴である。
Ｙ軸方向に対する±４５度の２方向は、シリコン結晶としては同じ特徴をもつ面方位であり、これに沿って形成された比較浅い縦型ＭＯＳＦＥＴ１５０のゲート用の各方向のトレンチ溝１５４ａ，１５４ｂはともに（１００）面を側面（側壁）に持つ。構成においても、スイッチデバイスの縦型ＭＯＳＦＥＴ１５０のゲート（浅いトレンチ溝１５４の側壁）には（１００）面が現われるようにするため４５度のオフセットを持たせる構成としている。
したがって、第１実施形態と同様に、縦型ＭＯＳＦＥＴ１５０は、ｎ型エピタキシャル層１２４（ｎ型ピラー領域）の上ではチャンネルをもつスイッチとして働くが、ｐ型エピタキシャル埋込層１２２（ｐ型ピラー領域）の上では単にｐ型ベース領域１５１と一体化してスイッチング動作には寄与しない。これにより、第１実施形態の第１〜第３の特徴が第２実施形態においても同様に得られる。
ここで、第１・第２実施形態を比べた場合、第２実施形態の方が縦型ＭＯＳＦＥＴ１５０を密に配置される利点がある。また、トレンチ溝１５４がＹ軸方向に対して±４５度の２方向に形成されていても、第１実施形態同様トレンチ溝１５４の深さ方向底部および側面のＳｉ結晶方位は（１００）が露出することになる。したがって、（１００）方位が露出したトレンチ溝１５４の底部および側面に形成されたゲート絶縁膜は、 MOSデバイス、BiCMOSデバイス、 BCDデバイスなどに一般的に広く用いられる（１００）Ｓｉ基板表面に形成されるゲート絶縁膜と同等の膜質、同等界面準位レベルを確保しており、高信頼性ゲート絶縁膜を形成できる利点がある。
＜製法＞
図４〜図４Ａは、本実施形態の半導体装置１の製造方法の一手法を説明する図である。図では、第１実施形態の半導体装置１Ａにおける、素子部３（その中心当たり）と、素子部３〜終端部５（各実施形態の図のＡ−Ａ'線断面に相当）について示す。各図において、左側の（＊−１）は素子部３の中央部であり、右側の（＊−２）は素子部３〜終端部５やその境界部である。左側の（＊−１）と右側の（＊−２）を纏めて言うときには（＊）と記す。一部の図はｎ型高濃度基体１１０は割愛して示す。
先にも述べたように、厚いエピタキシャル層（ｎ型エピタキシャル層１２０）にトレンチ溝を形成し、一旦形成したトレンチ溝を不純物を含んだシリコンエピタキシャル成長で再度埋め戻すトレンチ形成エピタキシャル埋戻し製法（第３の製法）を適用して、ｐ型エピタキシャル埋込層１２２，１２３を形成する。トレンチ溝形成と埋込み成長回数を１回にすることが可能である。
先ず、ドレイン層をなすｎ型高濃度基体１１０上にｎ型エピタキシャル層１２０を形成する。そのときの不純物濃度は、たとえば５Ｅ１４〜１Ｅ１６ions／cm^3程度にする。そして、素子部３と終端部５の双方について、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内に、最終的に要求されるｐ型エピタキシャル埋込層１２２，１２３の幅Ｗ・深さＤを満たすようなアスペクト比で、フォトレジストや酸化膜ハードマスクなどを用いてトレンチ形状の溝（トレンチ溝１２１）をエッチング処理にて形成する（図４（１））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１の幅および繰返しピッチを全領域で一定にする）。また、好ましくは、ｐ型エピタキシャル埋込層１２２，１２３が、幅３μｍ以下（かつ１μｍ以上）となるような溝幅で、アスペクト比１２以上の溝深さで形成する。
その後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１に埋め込むことでスーパージャンクション構造を形成する。たとえば、トレンチ溝１２１を埋め込むように、後にｐ型エピタキシャル埋込層１２２，１２３をなすｐ型エピタキシャル埋込層１２５をエピタキシャル成長させる（図４（２））。さらに、ｐ型エピタキシャル埋込層１２２，１２３をなすｐ型半導体がトレンチ溝１２１に埋め込まれた後には、ＣＭＰ（Chemical Mechanical Polishing ：化学機械研磨）技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５を後退させ、表面を鏡面処理に仕上げることで、トレンチ溝１２１に埋め込まれたｐ型エピタキシャル埋込層１２２，１２３を得る（図４（３））。
こうすることで、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内において、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に略同一幅・略同一ピッチで繰り返し配置されているスーパージャンクション構造となる。ｎ型エピタキシャル層１２４は、ｎ型エピタキシャル層１２０そのもので形成されている。ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０に対して形成したトレンチ溝１２１が所定濃度の不純物を含んだｐ型半導体のエピタキシャル成長による埋め込まれることで形成される。トレンチ溝１２１は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成されているので、ｐ型エピタキシャル埋込層１２２，１２３も、デバイスの全域に亘り、略同一サイズと略同一ピッチでかつ一定の方向に、トレンチ溝１２１に対するｎ型半導体のエピタキシャル形成によって形成される。
ＣＭＰ技術などにて表面を鏡面処理に仕上げた後には、終端部５側については、周縁のｎ型エピタキシャル層１２０の表面部にチャネルストッパ１４０を形成し、さらに、必要に応じて、素子部３との境界領域の表面部にガードリング部１４７を配置する（図４Ａ（４−２））。
さらに、素子部３側については、ベース領域、ゲート絶縁膜、ゲート電極、ソース領域、ソース電極などのＭＯＳＦＥＴをなす各種の要素を形成してスーパージャンクション構造の縦型ＭＯＳＦＥＴを完成させる。たとえば、ｐ型エピタキシャル埋込層１２２のｎ型高濃度基体１１０側とは反対側の表面に、ｐ型エピタキシャル埋込層１２２と位置整合するようにマスクして、所定濃度の不純物を含むｐ型半導体を注入する（図４Ａ（４））。こうすることで、ｐ型エピタキシャル埋込層１２２に接続するように素子部３にｐ型ベース領域１５１，１６１が形成される。図では、平面側のｎ型ソース領域を割愛して示している。なお、ここでは図２との整合で説明しているが、前述のように、ｐ型ベース領域１５１とｐ型ベース領域１６１の不純物濃度は同一でよい。よって、基本的には、ｐ型ベース領域１５１とｐ型ベース領域１６１の区別は不要であり、特段のｐ型ベース領域１６１の形成は無くてもよい。
さらに、フォトレジストや酸化膜ハードマスクなどを用いて、ｐ型ベース領域１５１の表面に、ｐ型ベース領域１５１を通ってｐ型エピタキシャル埋込層１２２やｎ型エピタキシャル層１２４に至るトレンチ溝１２１よりも浅いトレンチ形状の溝（トレンチ溝１５４）をエッチング処理にて形成する（図４Ａ（５））。
このとき、トレンチ溝１２１とトレンチ溝１５４のなす角度を４５度に設定する。これは、基材としてシリコンを使用する場合、ゲート電極１５８がｐｎピラー対（特にｐ型エピタキシャル埋込層１２２）のトレンチ溝１２１のストライプと交差するようにストライプ状に配列するとともに、ゲート電極１５８を形成するトレンチ溝１５４の側壁に現われる結晶面が、トレンチ溝１２１の側壁に現われる結晶面よりも不純物が注入されているときのキャリア移動度が高い面となるように設定することを意味する。
そして、各トレンチ溝１５４内に、ゲート酸化膜１５６（ゲート絶縁膜）を形成し、その後、ゲート電極１５８となる、たとえばｎ型ポリシリコンをトレンチ溝１５４に埋め込み、ゲート電極１５８の両側に平行にｎ型ソース領域１５２を形成する（図４Ａ（６））。ｎ型ソース領域１５２の形成とトレンチ溝１５４の形成順は逆にしてもよい。なお、図４Ａ（６）における平面側については、トレンチ溝１５４の両側に形成されるｎ型ソース領域１５２を省略して示している。
さらに、これらの上層に、絶縁膜１６４（たとえばＣＶＤ酸化膜）を形成し、ゲート電極１５８やｎ型ソース領域１５２との接続をなすコンタクト開口を設け、表層のソース電極やゲート電極用のメタル層を形成した後に、それら表層のソース電極１６８やゲート電極（図示せず）に加工分離する（図４Ａ（７））。
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、各実施形態では、ｐ型エピタキシャル埋込層１２２，１２３（つまりトレンチ溝１２１）の底面がｎ型高濃度基体１１０に到達していないが、その底面がｎ型高濃度基体１１０に到達している構造としてもよい。
各実施形態では、トレンチ溝１２１に埋め込む半導体領域をｐ型の半導体領域にしているが、ｎ型の半導体領域でもよい。つまり、ｎ型高濃度基体１１０に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込む構造としてもよい。
各実施形態では、ｎ型の半導体基板（ｎ型高濃度基体１１０）を用いているがｐ型の半導体基板でもよい。この場合、スーパージャンクション構造として次の２種を適用できる。すなわち、ｐ型の半導体基板上に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込んだ構造と、ｐ型の半導体基板上に配置されたｎ型の単結晶半導体層にトレンチ溝１２１を形成して、そのトレンチ溝１２１にｐ型のエピタキシャル層を埋め込んだ構造である。
スーパージャンクション構造上に配置されるスイッチングデバイスの一例であるＭＯＳＦＥＴとして、ｎチャネルの縦型ＭＯＳＦＥＴ１５０で示したがｐチャネルでもよい。
各実施形態では、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を例示したが、スーパージャンクション構造を適用することが可能な半導体装置ならば、前記の各実施形態を適用できる。たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor ：絶縁ゲートバイポーラトランジスタ）、ＳＢＴ（Schottky Barrier Diode）、通常のバイポーラトランジスタやダイオードなど、高耐圧化と大電流容量化を両立させるための縦型半導体構造にも適用可能である。
各実施形態は、半導体材料としてシリコン（Ｓｉ）を用いた半導体装置であるが、材料（基材）はこれに限らない。縦型のゲート構造を持つトランジスタのゲート電極とスーパージャンクション構造をなすストライプ状に配列されたｐｎピラー対のなす角度を４５度にすることで、ｐｎピラー対を形成するためのトレンチ溝の側壁に現われる結晶面方位を（１１０）面としてゲート電極を形成するためのトレンチ溝の側壁に現われる結晶面方位（１００）面とすることのできる材料であればよい。あるいは、ｐｎピラー対を形成するためのトレンチ溝の側壁に現われる結晶面方位を（１１０）面としてゲート電極を形成するためのトレンチ溝の側壁に現われる結晶面方位（１００）面とするように、縦型のゲート構造を持つトランジスタのゲート電極とスーパージャンクション構造をなすストライプ状に配列されたｐｎピラー対のなす角度を、基材に応じて設定してもよい。
要するに、縦型のトランジスタの制御電極を、第２のピラー領域のストライプと交差するようにストライプ状に配列し、このとき、制御電極を形成するトレンチ溝の側壁に現われる結晶面が、第２のピラー領域を形成するトレンチ溝の側壁に現われる結晶面よりも不純物が注入されているときのキャリア移動度が高い面となるようにすればよい。２種類のトレンチ溝形成に際して斜めに交差させることで、トランジスタピッチはｐｎピラー対の配列ピッチに制約を受けることがなくトランジスタ作成プロセスの微細化最適ルールで製造し得るし、両者間の位置合わせずれの影響を考えなくてよく製作時に安定したスーパージャンクション構造が得られるからである。加えて、制御電極を形成するトレンチ溝の側壁に不純物が注入されているときのキャリア移動度が高い面が現われるようにすれば、低オン抵抗や閾値電圧の安定化が図られるからである。
ｐｎピラー対用のトレンチ面方位と縦型スイッチデバイスの制御電極用のトレンチ面方位を基材に応じてそれぞれ規定し、所定の角度を持って交差するように形成することで、スーパージャンクション構造と縦型スイッチングデバイスの最適性能が引き出されるようになるとともに、縦型スイッチングデバイスの配列ピッチは狭くなり高集積化に向いているのでチップ面積縮小も図られる。
第１比較例の半導体装置の概略構造を示す断面図である。 第２比較例の半導体装置の概略構造を示す平面図である。 第１実施形態の半導体装置を説明する図である。 第２実施形態の半導体装置を説明する図である。 第１実施形態の半導体装置の製造方法の一手法を説明する図（その１）である。 第１実施形態の半導体装置の製造方法の一手法を説明する図（その２）である。
符号の説明
１…半導体装置、１０…ｎ型高濃度基体、１１０…ｎ型高濃度基体（第１導電型の第１の半導体領域）、１２０…ｎ型エピタキシャル層（第１導電型の第２の半導体領域）、１２１…トレンチ溝（ｐｎピラー対用）、１２２，１２３…ｐ型エピタキシャル埋込層（第２導電型の第２のピラー領域）、１２４…ｎ型エピタキシャル層（第１導電型の第１のピラー領域）、１２５…ｐ型エピタキシャル埋込層、１２６…ｐ型ベース領域（第２導電型の第３の半導体領域）、１３０…ｐ型横型リサーフ領域、１５１…ｐ型ベース領域（第２導電型の第３の半導体領域）、１５２…ｎ型ソース領域（第１導電型の第４の半導体領域）、１５４…トレンチ溝（制御電極用）、１５６…ゲート酸化膜（絶縁膜）、１５８…ゲート電極（制御電極）、１６８…ソース電極（第２の電極）、２…素子セル、３…素子部、５…終端部

Claims (1)

  1. 第１の電極側に配置された第１導電型の第１の半導体領域と、
    前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に設けられている第２の半導体領域と、
    前記第２の半導体領域の前記第２の電極側の表面部に形成された第２導電型の第３の半導体領域と、
    前記第３の半導体領域の表面の一部に形成され前記第２の電極と接続される第１導電型の第４の半導体領域と、
    側壁が前記第３の半導体領域および前記第４の半導体領域にそれぞれ接するように形成されたトレンチ溝内に絶縁膜を介して設けられた制御電極と、
    を備え、
    前記第２のピラー領域のそれぞれは、前記第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体が埋め込まれ、前記第３の半導体領域および前記第４の半導体領域が配置される素子部において同一方向にストライプ状に配列されており、
    前記第１のピラー領域のそれぞれは、前記第２のピラー領域に挟まれた領域で形成されており、
    前記第２のピラー領域を形成する前記トレンチ溝は、（１１０）面が当該トレンチ溝の側壁に現れるように形成されおり、
    前記制御電極を形成する前記トレンチ溝は、（１００）面が当該トレンチ溝の側壁に現れるように形成され、
    前記制御電極は、前記第２のピラー領域のストライプの長手方向に対して時計回りに４５度の角度をもって交差するようにストライプ状に配列されている第１のストライプ状の配列と、前記第２のピラー領域のストライプの長手方向に対して反時計回りに４５度の角度をもって交差するようにストライプ状に配列されている第２のストライプ状の配列とを有する半導体装置。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5298488B2 (ja) 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
KR101186011B1 (ko) * 2009-11-27 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
JP2012074441A (ja) * 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
US8610204B2 (en) * 2011-03-15 2013-12-17 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN102214581A (zh) * 2011-05-26 2011-10-12 上海先进半导体制造股份有限公司 用于深槽超结mos器件的终端结构的制作方法
US8421127B2 (en) * 2011-07-15 2013-04-16 Windbond Electronics Corp. Semiconductor device and method for fabricating the same
CN102303844B (zh) * 2011-08-15 2014-07-09 上海先进半导体制造股份有限公司 Mems器件及其形成方法
CN102420250B (zh) * 2011-11-18 2014-03-19 无锡新洁能股份有限公司 具有超结结构的半导体器件及其制造方法
CN102569411B (zh) * 2012-03-02 2014-12-03 成都芯源系统有限公司 半导体器件及其制作方法
CN105190897A (zh) * 2013-03-15 2015-12-23 丰田自动车株式会社 半导体装置及其制造方法
CN203910808U (zh) * 2013-10-30 2014-10-29 英飞凌科技奥地利有限公司 半导体器件
JP6375176B2 (ja) * 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9698256B2 (en) * 2014-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power MOSFET
CN104934465A (zh) * 2015-05-12 2015-09-23 电子科技大学 一种超结结构的制备方法
WO2017130374A1 (ja) * 2016-01-29 2017-08-03 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法
CN107346738B (zh) * 2016-05-04 2020-03-06 北大方正集团有限公司 超结功率器件的制作方法
JP6565815B2 (ja) * 2016-07-21 2019-08-28 株式会社デンソー 半導体装置
DE112018001442T5 (de) * 2017-01-25 2020-01-09 Rohm Co., Ltd. Halbleitervorrichtung
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
DE112017007907T5 (de) 2017-10-05 2020-05-20 Mitsubishi Electric Corporation Halbleiterbauelement
JP7608043B2 (ja) * 2019-06-28 2025-01-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2021111752A (ja) * 2020-01-15 2021-08-02 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US11728421B2 (en) * 2020-02-27 2023-08-15 Semiconductor Components Industries, Llc Split trench gate super junction power device
CN111933711B (zh) * 2020-08-18 2022-08-23 电子科技大学 一种集成sbd的超结mosfet
KR102434890B1 (ko) * 2021-09-17 2022-08-22 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치
CN114361262B (zh) * 2021-12-31 2022-09-20 先之科半导体科技(东莞)有限公司 一种具有深沟槽的肖特基二极管及其生产方法
WO2023176907A1 (ja) * 2022-03-16 2023-09-21 富士電機株式会社 半導体装置
CN117133791B (zh) * 2023-10-26 2024-01-26 江苏应能微电子股份有限公司 一种自适应超结沟槽式mosfet器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP2005183789A (ja) * 2003-12-22 2005-07-07 Toyota Central Res & Dev Lab Inc 半導体装置とその設計支援用プログラム
JP2009295749A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3943732B2 (ja) 1998-10-27 2007-07-11 株式会社東芝 高耐圧半導体素子
JP3940518B2 (ja) 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP4265201B2 (ja) 2002-10-25 2009-05-20 富士電機デバイステクノロジー株式会社 超接合半導体素子
JP2006313892A (ja) 2005-04-07 2006-11-16 Toshiba Corp 半導体素子
JP5002148B2 (ja) 2005-11-24 2012-08-15 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP2005183789A (ja) * 2003-12-22 2005-07-07 Toyota Central Res & Dev Lab Inc 半導体装置とその設計支援用プログラム
JP2009295749A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置及びその製造方法

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