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JP2009004544A - 電子装置の製造方法及び電子装置 - Google Patents

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Abstract

【課題】本発明は絶縁層上の導電パターンに外部接続用のバンプを設けた電子装置の製造方法及び電子装置に関し、実装信頼性の向上を図ることを課題とする。
【解決手段】電極パッド１０３上にバンプ１０４（突起部１０４Ｂを有する）を形成する工程と、半導体チップ１０１上に絶縁層１０５を突起部１０４Ｂを露出させて形成する工程と、絶縁層１０５上のバンプ配設領域１３５に応力吸収層１２０を形成する工程と、絶縁層１０５及び応力吸収層１２０上に第１の導電層１０７Ａを形成する工程と、第１の導電層１０７Ａを給電層とした電解メッキにより第２の導電層１０８Ａを形成する工程と、第２の導電層１０８Ａをパターニングして導電パターン１０６を形成する工程と、応力吸収層１２０上に形成された導電パターン１０６にはんだバンプ１１０を形成する工程とを有する。
【選択図】図１Ａ

Description

本発明は電子装置の製造方法及び電子装置に係り、特に絶縁層に形成された導電パターンに外部接続端子となるバンプを有する電子装置の製造方法及び電子装置に関する。
例えば、半導体基板等の基板本体上に電極及び導電パターン等を形成した電子機器が種々提供されている。その一種として、チップサイズパッケージと呼ばれる半導体装置がある。
このチップサイズパッケージは、半導体基板であるウエハーをダイシングした半導体チップのデバイス形成面上に、絶縁層（保護層）を介して再配線（導電層）を形成した構造を有している。
このチップサイズパッケージを製造するには、先ず半導体ウエハーの半導体チップ領域上に複数の電極を形成し、この各電極に例えばワイヤボンディング技術を利用してバンプを形成する。このバンプはボンディング装置を用いてボンディングワイヤにより形成される。
また、このバンプが形成された半導体ウエハー上には、ウエハーに形成された回路面を保護するために絶縁層が形成される。この際、バンプの先端部は絶縁層から露出するよう形成される。
続いて、この絶縁層の上部には、例えばめっき法、印刷法等を用いて再配線が形成される。そして、この再配線に外部接続端子となるはんだバンプが接合され、その後ウエハーはダイシングされた個片化されることにより、チップサイズパッケージが製造されていた。
特開２００２−３１３９８５号公報
しかしながら、絶縁層上に形成された再配線に外部接続端子となるはんだバンプが接合された構成では、半導体装置を実装基板に実装する際、半導体チップの熱膨張係数と実装基板の熱膨張係数に相違がある場合、加熱されることにより半導体チップと実装基板との間に熱膨張差が発生する。
再配線に直接はんだバンプが接合される構成では、この熱膨張差に起因して発生する応力は全てはんだバンプと再配線との接合位置に印加されてしまう。このため従来の半導体装置では、半導体装置を実装基板に実装する際に再配線とはんだバンプとの接合位置が破断するおそれがあり、実装信頼性が低下するという問題点があった。
本発明は上記の点に鑑みてなされたものであり、実装信頼性の向上を図りうる電子装置の製造方法及び電子装置を提供することを目的とする。
上記の課題は、本発明の第１の観点からは、
導電パターンに外部接続端子となる複数の第１のバンプが形成される電子部品の電子装置の製造方法であって、
基板本体に形成された電極パッド上に、突起部を有する第２のバンプを形成する第１の工程と、
前記基板本体上に絶縁層を形成すると共に、前記突起部の一部を該絶縁層の上面に露出させる第２の工程と、
前記絶縁層上の前記第１のバンプが配設されるバンプ配設領域に扁平な応力吸収層を形成する第３の工程と、
前記絶縁層及び前記応力吸収層の上面、及び前記突起部の露出した部分に第１の導電層を形成する第４の工程と、
前記第１の導電層を給電層とした電解メッキにより第２の導電層を形成する第５の工程と、
該第２の導電層をパターニングして導電パターンを形成する第６の工程と、
前記応力吸収層上に形成された前記導電パターンに前記第１のバンプを形成する第７の工程とを有する電子装置の製造方法により解決することができる。
また、上記発明において、前記基板本体は半導体基板とすることが望ましい。
また、上記発明において、前記応力吸収層は弾性を有する樹脂とすることが望ましい。
また、上記発明において、前記応力吸収層は前記絶縁層と同一材料であることが望ましい。
また、上記発明において、前記第４の工程で前記導電層を蒸着法を用いて形成することが望ましい。
また、上記発明において、前記第１の工程では、前記第２のバンプがボンディングワイヤにより形成されることが望ましい。
上記の課題は、本発明の他の観点からは、
外部接続端子となる複数の第１のバンプと、
電極パッドが形成された基板本体と、
前記電極パッド上に形成された第２のバンプと、
前記基板本体上に形成された絶縁層と、
該絶縁層上に形成されると共に前記第１のバンプと前記第２のバンプに接続される導電パターンとを有する電子装置であって、
前記絶縁層上で前記第１のバンプが配設されるバンプ配設領域に応力吸収層を設け、前記第１のバンプが応力吸収層の上部に位置するよう構成した電子装置により解決することができる。
また、上記発明において、前記基板本体は半導体チップであることが望ましい。
本発明によれば、絶縁層上のバンプ配設領域に応力吸収層を形成し、この応力吸収層上に形成された導電パターンに第１のバンプを形成したため、基板本体と電子装置が実装される実装基板との間に熱膨張差が存在していても、この熱膨張差に起因して発生する応力は応力吸収層により吸収され、第１のバンプと配線バターンとの接続位置に印加されることを防止できる。これにより、第１のバンプと配線バターンとの間で破断が生じるようなことはなく、実装信頼性を向上させることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１Ａは、本発明の一実施例である電子装置を示している。本実施例では、電子装置としてチップサイズとされた半導体装置１００（ＣＳＰ）を例に挙げて説明するものとする。
本実施例による半導体装置１００は、電極パッド１０３が形成された半導体チップ１０１の保護層（パッシベーション層）１０２上に、絶縁層１０５，応力吸収層１２０，及び導電パターン１０６が積層されて形成された構造となっている。また、電極パッド１０３上には、例えばＡｕよりなるバンプ１０４（請求項に記載の第２のバンプ）が形成されている。
バンプ１０４は、図１Ｂに示されるように、電極パッド１０３と接合されるバンプ本体１０４Ａと、バンプ本体１０４Ａから突出する突起部１０４Ｂとより構成されている。このバンプ１０４は、ワイヤボンディング装置を用いて、例えばＡｕよりなるボンディングワイヤにより形成される。具体的には、ワイヤボンディング装置はボンディングワイヤの電極パッド１０３への接合と、当該接合後のボンディングワイヤの切断を連続的に行い、これによりバンプ本体１０４Ａと突起部１０４Ｂを有するバンプ１０４を形成する。
導電パターン１０６は再配線と呼ばれる場合があり、半導体チップ１０１の電極パッド１０３の位置と、外部接続端子となるはんだバンプ１１０との位置を異ならせるため（ファンインするため）に設けられる。また、絶縁層１０５は、例えばＮＣＦと呼ばれるフィラーなどの硬度調整材料が殆ど添加されていない弾性変形可能な樹脂材料より構成されている。この絶縁層１０５は、半導体チップ１０１の回路形成面（主面）を保護すると共に、後述する応力吸収層１２０と共に導電パターン１０６を形成する際のベース材となるものである。
導電パターン１０６は、第１の導電パターン１０７と第２の導電パターン１０８が積層された構成とされている。また、第１の導電パターン１０７は、図１Ｂに拡大して示すように、Ｔｉ膜１１４とＣｕ膜１１５とが積層された構成とされている。
この第１の導電パターン１０７を構成するＴｉ膜１１４及びＣｕ膜１１５は、蒸着法の一種であるスパッタリング法（ＰＶＤ法）により形成される。これにより、第１の導電パターン１０７（Ｔｉ膜１１４）はバンプ１０４（突起部１０４Ｂ）と金属結合し、よって第１の導電パターン１０７とバンプ１０４との電気的及び機械的な接続性の向上が図られている。このＴｉ膜１１４及びＣｕ膜１１５との形成は、スパッタリング法に限定されるものではなく、他の蒸着法（例えば、ＣＶＤ法）を用いることも可能である。
尚、図１Ｂは、上記の半導体装置１００の図１Ａに符号Ａで示す破線で囲った領域（バンプ１０４付近）を拡大して示す図である。
上記のように第１の導電パターン１０７がバンプ１０４に接続することにより、導電パターン１０６はバンプ１０４を介して半導体チップ１０１の電子回路と接続する。また、はんだバンプ１１０（請求項に記載の第１のバンプ）はこの導電パターン１０６上の所定位置に形成されており、よってはんだバンプ１１０は導電パターン１０６を介して半導体チップ１０１と電気的に接続した構成となる。
はんだバンプ１１０は、外部接続端子として機能するものである。よって、図２に示すように、半導体装置１００が実装基板１３０に実装される際、はんだバンプ１１０は実装基板１３０に形成された接続電極１３１に接合される。このはんだバンプ１１０は、ソルダーレジスト層（絶縁層）１０９に形成された開口部より突出するよう形成されている。尚、ソルダーレジスト層１０９は、絶縁層１０５，応力吸収層１２０，及び導電パターン１０６を覆うよう形成されている。
次に、応力吸収層１２０について説明する。
応力吸収層１２０は扁平な部材であり、絶縁層１０５の上部に積層形成されている。また、その形成領域は、はんだバンプ１１０が配設される領域１３５（以下、バンプ配設領域という）と略一致するように設定されている。よって、複数個形成されるはんだバンプ１１０は、全て応力吸収層１２０の上部に位置した構成となっている。
この応力吸収層１２０は、本実施例では絶縁層１０５と同一材質としており、よってＮＣＦと呼ばれるフィラーなどの硬度調整材料が殆ど添加されていない弾性変形可能な樹脂材料を用いている。また、応力吸収層１２０の厚さも、絶縁層１０５の厚さと同一の厚さ（例えば、２０〜５０μｍ）とされている。
また、応力吸収層１２０の弾性率は、後述する実装信頼性を高めるためには、極端に柔らかくするか、逆に硬い材料とすることが望ましい。具体的には、柔らかく設定する場合には２０〜１０００ＭＰａとすることが望ましく、また硬く設定する場合には５０００ＭＰａ（５ＧＰａ）以上とすることが望ましい。尚、本実施例で用いている半導体チップ１０１（シリコン）の線膨張率は３．５ｐｐｍであり、実装基板１３０の線膨張率は３０〜２００ｐｐｍである。ただし、上記した各構成要素の材料，厚さ，及び特性等はこれに限定されるものではない。
また、バンプ１０４の突起部１０４Ｂは、絶縁層１０５のみが形成された領域において突起部１０４Ｂが露出するよう構成されている。従って、導電パターン１０６は、絶縁層１０５の突起部１０４Ｂが露出した位置からバンプ配設領域１３５上のはんだバンプ１１０が形成される所定位置まで延出されている。このため、導電パターン１０６は、応力吸収層１２０の外周位置において段部が形成されており、この段部を介して応力吸収層１２０の上面に引き出されている。
上記のように本実施例に係る半導体装置１００は、はんだバンプ１１０が導電パターン１０６に配設されるバンプ配設領域１３５においては、絶縁層１０５と応力吸収層１２０とが積層された構成とされており、かつ絶縁層１０５及び応力吸収層１２０は弾性変形可能な樹脂材料を用いている。このため、はんだバンプ１１０に応力が作用としても、この応力は絶縁層１０５及び応力吸収層１２０により吸収される。
具体的には、図２に示すような半導体装置１００と実装基板１３０との接合時において、熱が印加されて半導体チップ１０１と実装基板１３０との熱膨張差に起因した応力がはんだバンプ１１０に作用したとしても、この応力は絶縁層１０５及び応力吸収層１２０により吸収される。従って、はんだバンプ１１０と導電パターン１０６との接合位置に印加されるようなことはなく、はんだバンプ１１０と導電パターン１０６との間で破断が生じることを防止できる。従って、応力吸収層１２０を設けることにより、半導体装置１００の実装基板１３０に対する実装信頼性の向上を図ることができる。
また本実施例では、応力吸収層１２０は各はんだバンプ１１０と対向する位置に個々に設けられているのではなく、複数のはんだバンプ１１０が配設されているバンプ配設領域１３５を覆うように広く形成された構成とされている。このため、個々のはんだバンプ１１０毎に応力吸収層を形成した構成では吸収することができないような大きな応力が特定のはんだバンプ１１０に印加されたような場合であっても、応力吸収層１２０が広く形成されているため多様な弾性変形が可能であり、よって確実にこの応力を吸収することができる。
よって、これによっても半導体装置１００の実装基板１３０への実装信頼性の向上が図られている。但し、必ずしもバンプ配設領域１３５の全てに応力吸収層１２０を配設する必要はなく、応力が発生し易い領域に部分的に応力吸収層１２０を配設することも可能である。
尚、上記した実施例では絶縁層１０５と応力吸収層１２０を同一材質としたため、はんだバンプ１１０に発生する応力を応力吸収層１２０と共に絶縁層１０５でも吸収する構成としていた。しかしながら、絶縁層１０５を弾性変形不能な材料により形成したした場合であっても、応力吸収層１２０による応力の吸収のみではんだバンプ１１０に印加される応力を吸収するよう構成することも可能である。また、応力吸収層１２０の層数は必ずしも単層である必要は無く、多層とすることも可能である。
続いて、図３Ａ〜図３Ｍを用い、上記した半導体装置１００の製造方法について説明する。尚、図３Ａ〜図３Ｍにおいて、図１Ａ〜図２に示した構成と対応する構成については、同一符号を付してその説明を省略する。
半導体装置１００を製造するには、先ず図３Ａに示す工程において、公知の方法を用いて、電子回路が形成された領域１０１ａを複数（例えば格子状に）有する半導体基板１０１Ａ（ウエハー等。以下、単に基板１０１Ａという）を製造する。
上記の領域１０１ａは、１個の半導体チップ１０１に相当する領域である。この領域１０１ａの電子回路が形成されたデバイス形成面１０１ｂには、電極パッド１０３が形成されている。また、デバイス形成面１０１ｂの電極パッド１０３以外の部分には、例えばＳｉＮ（Ｓｉ３Ｎ４）よりなる保護層（パッシベーション層）１０２が形成され、これによりデバイス形成面１０１ｂの保護が図られている。
図３Ｂは、図３Ａに示す基板１０１Ａの１つの領域１０１ａを拡大して示している。尚、図３Ｂ以下の図については、図示及び説明の便宜上、この１つの領域１０１ａを拡大して示すものとする。
図３Ｃに示す工程では、電極パッド１０３上に、例えばワイヤボンディング装置を用いてバンプ１０４を形成する。このバンプ１０４は、Ａｕよりなるボンディングワイヤにより形成される。このワイヤボンディング装置は、ボンディングワイヤの電極パッド１０３への接合と、当該接合後のボンディングワイヤの切断を連続的に行うことで、電極パッド１０３に接合されるバンプ本体１０４Ａと、バンプ本体１０４Ａから突出する突起部１０４Ｂを形成する。
次に、図３Ｄに示す工程において、基板１０１Ａ上（保護層１０２上）の全面に、樹脂材料よりなる絶縁層１０５がラミネート（貼り付け）される。この絶縁層１０５の材質としては、例えばＮＣＦと呼ばれるフィラーなどの硬度調整材料が殆ど添加されていない弾性変形可能な柔らかい樹脂材料が選定されている。また、その厚さとしては、２０〜５０μｍとすることが望ましい。
この絶縁層１０５が配設された状態で、バンプ１０４は絶縁層１０５内に位置している。しかしながら、その突起部１０４Ｂの先端は、必ずしも絶縁層１０５の上面から露出している必要はない。
次に、絶縁層１０５の上部には、銅箔１１２が配設されると共に圧着処理が行われる。これにより絶縁層１０５も押圧され、バンプ１０４の突起部１０４Ｂの一部は絶縁層１０５の上面から露出した状態となる。
この際、絶縁層１０５の厚さは、この圧着処理時に突起部１０４Ｂが確実に絶縁層１０５の上面から突出する厚さに選定されている。また、この圧着処理により、各バンプ１０４の突起部１０４Ｂは銅箔１１２により押圧され、その先端部の高さが均一化（レベリング）される。
尚、絶縁層１０５の材質は上記したＮＣＦに限定されるものではなく、様々な絶縁材料（樹脂材料）を用いることが可能である。例えば、絶縁層１０５として、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）や、ＡＣＦと呼ばれる樹脂材料を用いることも可能である。また、絶縁層１０５の上部に形成される層は、必ずしも銅箔１１２である必要はなく、ＰＥＴ等よりなるテンポラリーフィルムを用いることも可能である。更に、予め樹脂フィルムの片面にＣｕ箔が設けられた、片面銅箔付き樹脂フィルムを用いることも可能である。
上記の圧着処理が終了すると、例えばエッチング法を用いて銅箔１１２の除去が行われる。図３Ｅは、銅箔１１２が除去された状態を示している。前記したように、圧着処理時において突起部１０４Ｂは絶縁層１０５から露出されると共にレベリングされている。このため、銅箔１１２が除去された状態において、突起部１０４Ｂは絶縁層１０５から露出した状態となっている。
次に、図３Ｆに示す工程において、絶縁層１０５上に応力吸収層１２０がラミネート（貼り付け）される。この応力吸収層１２０は扁平なシート状の部材であり、絶縁層１０５上で後の工程において複数のはんだバンプ１１０が配設されるバンプ配設領域１３５の略全面に設けられる。
本実施例では、応力吸収層１２０は絶縁層１０５と同一材質とされている。即ち、応力吸収層１２０は、ＮＣＦと呼ばれるフィラーなどの硬度調整材料が殆ど添加されていない弾性変形可能な柔らかい樹脂材料が用いられている。また、その厚さも絶縁層１０５と同一されており、２０〜５０μｍの厚さに設定されている。
このように、応力吸収層１２０の材質及び厚さを絶縁層１０５と同一に設定することにより、応力吸収層１２０を形成する装置として絶縁層１０５の形成装置と同一の装置を用いることが可能となる。このため、応力吸収層１２０の形成処理を簡単化することができ、また製造設備の簡単化を図ることができる。
また、通常バンプ１０４の配設位置に対し、外部接続端子として機能するはんだバンプ１１０はファンインして設けられる。即ち、半導体チップ１０１上において、バンプ配設領域１３５はバンプ１０４の形成位置よりも内側に位置している。よって、バンプ１０４の突起部１０４Ｂが絶縁層１０５から露出した位置は応力吸収層１２０の外部に位置しており、応力吸収層１２０を形成することにより突起部１０４Ｂの先端部が応力吸収層１２０に覆われてしまうようなことはない。
尚、応力吸収層１２０の材質は上記したＮＣＦに限定されるものではなく、はんだバンプ１１０と導電パターン１０６との間に発生する応力を吸収できる弾性を有するものであれば、様々の材料（絶縁材料）を用いることが可能である。例えば、応力吸収層１２０としてビルドアップ樹脂（フィラー入りのエポキシ樹脂）や、ＡＣＦと呼ばれる樹脂材料を用いることも可能である。また、応力吸収層１２０の厚さも必ずしも絶縁層１０５と同一とする必要はなく、はんだバンプ１１０と導電パターン１０６との間に発生する応力を吸収すべく、適宜その厚さを調整することが可能である。
上記のように絶縁層１０５上に応力吸収層１２０が形成されると、次に図３Ｇに示す工程において、絶縁層１０５，応力吸収層１２０，及びバンプ本体１０４Ａの上面に第１の導電層１０７Ａを形成する。この第１の導電パターン１０７は、蒸着法の一種であるスパッタ法を用いて形成することができる。尚、これに限定されずに、ＣＶＤ法等の他の蒸着法を用いることも可能である。
第１の導電パターン１０７は、Ｔｉ膜１１４とＣｕ膜１１５を積層した構成とされている。このため、絶縁層１０５上に第１の導電パターン１０７を形成するのに、先ずＴｉをターゲットとしてスパッタリングを行いＴｉ膜１１４を形成し、続いてＣｕをターゲットとしてスパッタリングを行いＣｕ膜１１５を形成する。このＴｉ膜１１４及びＣｕ膜１１５の形成処理は、同一のスパッタ装置を用いて連続的に形成することが可能である。
また、本実施例ではＴｉ膜１１４の厚さを0.1μｍとし、Ｃｕ膜１１５の厚さを1.0μｍとしている（尚、図３Ｇ〜図３Ｉ，図４では図示の便宜上、Ｔｉ膜１１４及びＣｕ膜１１５を他の層の厚さよりも誇張して厚く描いている）。しかしながら、Ｔｉ膜１１４に関しては、その厚さ及び材質はこれに限定されるものではない。例えば、Ｔｉ膜１１４に代えて、厚さを0.035μｍとしたＣｒ膜等の密着金属層を設ける構成としてもよい。更に、Ｔｉ膜１１４の形成は省略することも可能で、Ｃｕ膜１１５のみとすることも可能である。
本実施例では、上記のように第１の導電層１０７Ａ（Ｔｉ膜１１４，Ｃｕ膜１１５）をスパッタ法を用いて形成している。このため、絶縁層１０５から露出した突起部１０４ＢとＴｉ膜１１４は金属結合する。また、Ｔｉ膜１１４の上部に形成されるＣｕ膜１１５もスパッタ法を用いて形成されるため、Ｔｉ膜１１４とＣｕ膜１１５の接合も金属結合となる。
よって、従来のような圧接や導電性ペーストを用いた接合方法に比べ、バンプ１０４と第１の導電層１０７Ａとを強固に接合することができ、両者間の機械的及び電気的な接続性を高めることができる。
次に、図３Ｈ〜図３Ｊに示す工程において、第１の導電層１０７Ａを給電層（シード層）とした電解メッキにより、バンプ１０４に接続される導電パターン１０６を形成する。この導電パターン１０６を形成する方法としては、例えば、いわゆるサブトラクティブ法と、セミアディティブ法とがあるが、本実施例ではサブトラクティブ法を用いた例について説明する。
先ず、図３Ｈに示す工程において、第１の導電層１０７Ａ（Ｔｉ膜１１４，Ｃｕ膜１１５）を給電層とした電解メッキにより、第１の導電層１０７Ａ上に、例えばＣｕよりなる第２の導電層１０８Ａを積層する。第１の導電層１０７Ａは、絶縁層１０５及びこれに積層された応力吸収層１２０の上面に形成されているため、第２の導電層１０８Ａも絶縁層１０５及び応力吸収層１２０の上面全面に形成される。
次に、図３Ｉに示す工程において、第２の導電層１０８Ａ上に開口部Ｒａを有するマスクパターンＲ１を形成する。マスパターンＲ１は、塗布またはフィルムの貼り付けによるレジスト層の形成と、該レジスト層のフォトリソグラフィ法を用いたパターニングにより形成することができる。
次に、マスクパターンＲ１をマスクにした、第１及び第２の導電層１０７Ａ，１０８Ａのパターンエッチングを行うことにより、図３Ｊに示すように、第１及び第２の導電層１０７，１０８が積層された構造を有し、かつバンプ１０４に接続された導電パターン１０６が形成される。尚、本実施例では上記の第１の導電パターン１０７は厚さが１〜２μｍ、第２の導電パターン１０８は厚さが１０〜３０μｍ程度に形成されるが、この数値は一例であり、本発明はこれらの数値に限定されるものではない。
上記の導電パターン１０６を形成するにあたっては、第１の導電層１０７Ａを給電層とすることで電解メッキ法を用いることが容易となっている。例えば、給電層（シード層）を無電解メッキ法により形成する場合には、絶縁層の表面を荒らす処理（いわゆるデスミア処理）が必要になり、メッキ層を形成するための処理が複雑になってしまう。
これに対して本実施例による方法では、デスミア処理が不要となり、単純な方法で容易に給電層（第１の導電層１０７Ａ）を形成することが可能となる。このため、上記の方法によれば半導体装置を製造する方法が単純となり製造コストが抑制される。
次に、図３Ｋに示す工程において、必要に応じて、導電パターン１０６（Ｃｕ）の表面の粗化処理を施した後、絶縁層１０５上に、開口部１０９Ａを有するソルダーレジスト層（絶縁層）１０９を形成する。開口部１０９Ａからは、導電パターン１０６の一部が露出するようにする。
次に、図３Ｌに示す工程において、必要に応じて基板１０１Ａの裏面研削を行い、基板１０１Ａを所定の厚さとする。
次に、図３Ｍに示す工程において、開口部１０９Ａから露出する導電パターン１０６上にはんだバンプ１１０を形成する。このはんだバンプ１１０はバンプ配設領域１３５内に形成される。よって、はんだバンプ１１０と半導体チップ１０１との間には、共に弾性変形可能な絶縁層１０５と応力吸収層１２０が積層された状態で介在した構成となる。続いて、この基板１０１Ａをダイシングにより切断して半導体チップを個片化し、これにより図１Ａに示した半導体装置１００が製造される。
ところで、上記の製造方法では、導電パターン１０６をサブトラクティブ法により形成しているが、導電パターン１０６をセミアディティブ法を用いて形成してもよい。この場合、例えば、上記の製造方法において図３Ａ〜図３Ｇに示した工程を実施した後、図３Ｈ〜図３Ｊの工程に換えて、以下に説明する工程を実施すればよい。
即ち、図４に示すように、第１の導電層１０７Ａ上に導電パターン１０６の形成位置に対応した開口部Ｒｂを有するマスクパターンＲ２を形成する。このマスパターンＲ２は、塗布またはフィルムの貼り付けによるレジスト層の形成と、このレジスト層のフォトリソグラフィ法を用いたパターニングにより形成することができる。
次に、第１の導電層１０７Ａを給電層（シード層）とする電解メッキを実施し、開口部Ｒｂから露出する第１の導電層１０７Ａ上に第２の導電パターンを形成する。その後、マスクパターンＲ２を剥離し、更にマスクパターンＲ２を剥離することで露出する余剰な給電層１０７Ａをエッチングにより除去し、これにより図３Ｊに示す導電パターン１０６を形成することができる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
具体的には、基板１０１Ａとして半導体基板に代えてガラス基板や多層配線基板を用いることも可能であり、よってこれらの基板を用いる各種電子装置への適用が可能となる。
また、上記した実施例では応力吸収層１２０を単層構造としたが、同一或いは異なる特性（弾性等）を有する複数の層を積層した構成としてもよい。
図１Ａは、本発明の一実施例である半導体装置を示す断面図である。 図１Ｂは、図１Ａにおけるバンプ近傍を拡大して示す断面図である。 図２は、本発明の一実施例である半導体装置を実装基板に実装した状態を示す断面図である。 図３Ａは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その１）である。 図３Ｂは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その２）である。 図３Ｃは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その３）である。 図３Ｄは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その４）である。 図３Ｅは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その５）である。 図３Ｆは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その６）である。 図３Ｇは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その７）である。 図３Ｈは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その８）である。 図３Ｉは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その９）である。 図３Ｊは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その１０）である。 図３Ｋは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その１１）である。 図３Ｌは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その１２）である。 図３Ｍは、本発明の一実施例である半導体装置の製造方法を説明する断面図（その１３）である。 図４は、本発明の一実施例である半導体装置の製造方法の変形例を説明するための断面図である。
符号の説明
１００ 半導体装置
１０１ 半導体チップ
１０１Ａ 基板
１０２ 保護層
１０３ 電極パッド
１０４ バンプ
１０４Ａ バンプ本体
１０４Ｂ 突起部
１０５ 絶縁層
１０６ 導電パターン
１０７ 第１の導電パターン
１０７Ａ 第１の導電層
１０８ 第２の導電パターン
１０８Ａ 第２の導電層
１０９ ソルダーレジスト層
１１０ はんだバンプ
１１２ 銅箔
１２０ 応力吸収層
１３０ 実装基板
１３５ バンプ配設領域

Claims (8)

  1. 導電パターンに外部接続端子となる複数の第１のバンプが形成される電子部品の電子装置の製造方法であって、
    基板本体に形成された電極パッド上に、突起部を有する第２のバンプを形成する第１の工程と、
    前記基板本体上に絶縁層を形成すると共に、前記突起部の一部を該絶縁層の上面に露出させる第２の工程と、
    前記絶縁層上の前記第１のバンプが配設されるバンプ配設領域に扁平な応力吸収層を形成する第３の工程と、
    前記絶縁層及び前記応力吸収層の上面、及び前記突起部の露出した部分に第１の導電層を形成する第４の工程と、
    前記第１の導電層を給電層とした電解メッキにより第２の導電層を形成する第５の工程と、
    該第２の導電層をパターニングして導電パターンを形成する第６の工程と、
    前記応力吸収層上に形成された前記導電パターンに前記第１のバンプを形成する第７の工程とを有する電子装置の製造方法。
  2. 前記基板本体は半導体基板である請求項１に記載の電子装置の製造方法。
  3. 前記応力吸収層は弾性を有する樹脂である請求項１又は２に記載の電子装置の製造方法。
  4. 前記応力吸収層は前記絶縁層と同一材料である請求項１乃至３のいずれか一項に記載の電子装置の製造方法。
  5. 前記第４の工程で前記導電層を蒸着法を用いて形成する請求項１乃至４のいずれか一項に記載の電子装置の製造方法。
  6. 前記第１の工程では、前記第２のバンプがボンディングワイヤにより形成される請求項１乃至５のいずれか一項に記載の電子装置の製造方法。
  7. 外部接続端子となる第１のバンプと、
    電極パッドが形成された基板本体と、
    前記電極パッド上に形成された第２のバンプと、
    前記基板本体上に形成された絶縁層と、
    該絶縁層上に形成されると共に前記第１のバンプと前記第２のバンプに接続される導電パターンとを有する電子装置であって、
    前記絶縁層上で前記第１のバンプが配設されるバンプ配設領域に応力吸収層を設け、前記第１のバンプが応力吸収層の上部に位置するよう構成した電子装置。
  8. 前記基板本体は半導体チップであることを特徴とする請求項７記載の電子装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017183580A1 (ja) * 2016-04-19 2019-02-21 ローム株式会社 半導体装置、パワーモジュール及びその製造方法
DE112018002384T5 (de) 2017-05-10 2020-01-16 Rohm Co., Ltd. Leistungshalbleitereinrichtung und Fertigungsverfahren für selbige

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121542B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置の製造方法
JP4635062B2 (ja) 2008-03-11 2011-02-16 株式会社東芝 半導体装置の製造方法
JP5140565B2 (ja) * 2008-11-28 2013-02-06 三洋電機株式会社 素子搭載用基板、半導体モジュール、および携帯機器
CN101835085A (zh) * 2010-05-10 2010-09-15 瑞声声学科技(深圳)有限公司 硅基电容麦克风的制作方法
CN101848411A (zh) * 2010-06-07 2010-09-29 瑞声声学科技(深圳)有限公司 硅基电容麦克风及硅基电容麦克风的制作方法
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US9723717B2 (en) * 2011-12-19 2017-08-01 Advanpack Solutions Pte Ltd. Substrate structure, semiconductor package device, and manufacturing method of semiconductor package
KR102012935B1 (ko) 2012-06-13 2019-08-21 삼성전자주식회사 전기적 연결 구조 및 그의 제조방법
US9041215B2 (en) 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Single mask package apparatus and method
CN103545320B (zh) * 2013-11-11 2015-11-25 京东方科技集团股份有限公司 显示基板和含有该显示基板的柔性显示装置
KR102211741B1 (ko) * 2014-07-21 2021-02-03 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
CN105161466B (zh) * 2015-07-08 2018-04-17 华进半导体封装先导技术研发中心有限公司 高功率器件扇出型封装结构及生产工艺
CN105161474B (zh) * 2015-07-08 2019-01-04 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其生产工艺
CN106960829B (zh) * 2017-05-11 2019-07-12 北京工业大学 一种缓解芯片封装应力的结构及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323605A (ja) * 1999-05-10 2000-11-24 Hitachi Ltd 半導体装置とその製造方法、およびこれを用いた電子機器
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP2002280484A (ja) * 2001-03-19 2002-09-27 Fujikura Ltd 半導体パッケージおよび半導体パッケージの製造方法
JP2002313985A (ja) * 2002-04-05 2002-10-25 Oki Electric Ind Co Ltd チップサイズパッケージの製造方法
JP2005026679A (ja) * 2003-06-13 2005-01-27 Oki Electric Ind Co Ltd 半導体装置
JP2007088142A (ja) * 2005-09-21 2007-04-05 Fujikura Ltd 半導体装置及びその製造方法並びに電子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267731A (ja) * 1988-09-02 1990-03-07 Toshiba Corp はんだバンプ形半導体装置とその製造方法
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100430203B1 (ko) * 1999-10-29 2004-05-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
US6638847B1 (en) * 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
JP3640876B2 (ja) * 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
US6433427B1 (en) * 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
JP3767398B2 (ja) * 2001-03-19 2006-04-19 カシオ計算機株式会社 半導体装置およびその製造方法
JP4173751B2 (ja) * 2003-02-28 2008-10-29 株式会社ルネサステクノロジ 半導体装置
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
JP4441480B2 (ja) 2005-12-13 2010-03-31 日立電線株式会社 光コネクタ用接続治具

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323605A (ja) * 1999-05-10 2000-11-24 Hitachi Ltd 半導体装置とその製造方法、およびこれを用いた電子機器
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP2002280484A (ja) * 2001-03-19 2002-09-27 Fujikura Ltd 半導体パッケージおよび半導体パッケージの製造方法
JP2002313985A (ja) * 2002-04-05 2002-10-25 Oki Electric Ind Co Ltd チップサイズパッケージの製造方法
JP2005026679A (ja) * 2003-06-13 2005-01-27 Oki Electric Ind Co Ltd 半導体装置
JP2007088142A (ja) * 2005-09-21 2007-04-05 Fujikura Ltd 半導体装置及びその製造方法並びに電子装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017183580A1 (ja) * 2016-04-19 2019-02-21 ローム株式会社 半導体装置、パワーモジュール及びその製造方法
US10790247B2 (en) 2016-04-19 2020-09-29 Rohm Co., Ltd. Semiconductor device and fabrication method of the semiconductor device
US11189586B2 (en) 2016-04-19 2021-11-30 Rohm Co., Ltd. Semiconductor device and fabrication method of the semiconductor device
US11658140B2 (en) 2016-04-19 2023-05-23 Rohm Co., Ltd. Semiconductor device and fabrication method of the semiconductor device
US12074129B2 (en) 2016-04-19 2024-08-27 Rohm Co., Ltd. Semiconductor device and fabrication method of the semiconductor device
DE112018002384T5 (de) 2017-05-10 2020-01-16 Rohm Co., Ltd. Leistungshalbleitereinrichtung und Fertigungsverfahren für selbige
US11302665B2 (en) 2017-05-10 2022-04-12 Rohm Co., Ltd. Power semiconductor apparatus and fabrication method for the same
US11848295B2 (en) 2017-05-10 2023-12-19 Rohm Co., Ltd. Power semiconductor apparatus and fabrication method for the same
US12191275B2 (en) 2017-05-10 2025-01-07 Rohm Co., Ltd. Power semiconductor apparatus and fabrication method for the same

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