JP2008071407A

JP2008071407A - 半導体記憶装置

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Publication number: JP2008071407A
Application number: JP2006248821A
Authority: JP
Inventors: Naohisa Nishioka; 直久西岡
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-09-14
Filing date: 2006-09-14
Publication date: 2008-03-27
Anticipated expiration: 2026-09-14
Also published as: US7835206B2; US20080068918A1; JP4257353B2

Abstract

【課題】チップ面積の増大を抑制しつつ、パッケージング後に発見される不良ビットを正しく救済可能な半導体記憶装置を提供する。
【解決手段】バンク＃０〜＃７と、バンクごとに設けられた不良救済回路１７０〜１７７と、不良アドレスを記憶する不良アドレス記憶回路１８０〜１８３と、アクセスが要求されたアドレスと不良アドレスとを比較する比較回路１９０〜１９３とを備える。不良アドレス記憶回路１８０〜１８３及び比較回路１９０〜１９３は、それぞれ２つバンクに対して共通に割り当てられており、これによりチップ面積を縮小することが可能となる。救済可能な不良ビット数については少なくなるが、パッケージング後に発見される不良ビットの数は非常に少なく、このため、不良が発見されないバンクがほとんどであることから、実用上の障害となることはほとんどない。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、パッケージング後に発見される少数の不良ビットを救済可能な半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大しているが、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。

一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。このような欠陥アドレスは、ウェハ状態で行われる選別試験において検出され、検出された欠陥アドレスに応じてレーザビームを照射することにより、プログラムヒューズを切断する。

しかしながら、このようなアドレス置換を行った後においても、例えば、パッケージング時における熱ストレスなどにより、不良ビットが散発的に発生することがある。パッケージング後にこのような不良ビットが発見された場合、もはやレーザビームの照射によるアドレス置換を行うことはできないため、不良品として扱わざるを得ない。

このような問題を解決する方法として、レーザビームの照射によるアドレス置換に加えて、パッケージング後に発見された少数の不良ビットを救済可能な不良救済回路を設ける方法が提案されている。この場合、不良アドレスを記憶する回路としては、レーザビームの照射が必要なヒューズ回路ではなく、電気的に書き込み可能な不揮発性の記憶回路が用いられる。このような記憶回路としては、酸化膜の絶縁破壊を利用したいわゆる「アンチヒューズ回路」を用いることができる（特許文献１参照）。

ここで、パッケージング後に発見される不良ビットの数は、選別試験時に発見される不良ビットに比べて、その数が極めて少数であることから、ワード線単位又はビット線単位での置換を行うのではなく、ビット単位での置換を行うことが好ましい。したがって、例えば、メモリセルアレイが複数のバンクに分割されている場合には、バンクごとにいくつかの不良救済回路を設ければよい。この場合、不良アドレスを記憶する不良アドレス記憶回路と、アクセスが要求されたアドレスと不良アドレスとを比較する比較回路は、バンクごとにそれぞれ用意すればよい。
特開２００６−１０８３９４号公報

しかしながら、不良アドレスを記憶する不良アドレス記憶回路は、チップ上の占有面積が比較的大きいことから、バンクごとに不良アドレス記憶回路を割り当てると、チップ面積が増大してしまう。しかも、上述の通り、パッケージング後に発見される不良ビットの数は非常に少なく、このため、不良が発見されないバンクがほとんどである。したがって、バンクごとに不良アドレス記憶回路を割り当てる方法は、面積の増大に比べてメリットが少ないという問題があった。

したがって、本発明の目的は、チップ面積の増大を抑制しつつ、パッケージング後に発見される不良ビットを正しく救済可能な半導体記憶装置を提供することである。

本発明による半導体記憶装置は、複数のバンクと、バンクごとに設けられた不良救済回路と、不良アドレスを記憶する不良アドレス記憶回路と、アクセスが要求されたアドレスと不良アドレスとを比較する比較回路とを備え、不良アドレス記憶回路及び比較回路が２以上のバンクに対して共通に割り当てられ、且つ、当該２以上のバンクに対応する複数の不良救済回路のうち、いずれか一つの不良救済回路のみを使用可能であることを特徴とする。

不良救済回路は、メモリセルアレイとは別個に設けられた回路であり、メモリセルと異なる回路構成を有していることが好ましい。例えば、メモリセルがＤＲＡＭセル構成であれば、不良救済回路はＳＲＡＭセル構成とすればよい。

また、不良アドレス記憶回路は、電気的に書き込み可能な不揮発性の記憶回路であることが好ましく、電気的な書き込みによって非導通状態から導通状態へ不可逆的に変化させることが可能なアンチヒューズ回路であることがより好ましい。

さらに、比較回路は、対応する第１のバンクのＸアドレスについて一致検出を行う第１のＸアドレス比較部と、対応する第２のバンクのＸアドレスについて一致検出を行う第２のＸアドレス比較部と、第１又は第２のバンクのＹアドレスについての一致検出を行うＹアドレス比較部と、不良アドレス記憶回路に記憶された救済対象となるバンクに基づいて、第１のＸアドレス比較部からの一致信号及び第２のＸアドレス比較部からの一致信号のいずれか一方を遮断する手段とを有していることが好ましい。

本発明によれば、不良アドレス記憶回路や比較回路が２以上のバンクに対して共通に割り当てられていることから、チップ面積を縮小することが可能となる。この場合、救済可能な不良ビット数については少なくなるが、上述の通り、パッケージング後に発見される不良ビットの数は非常に少なく、このため、不良が発見されないバンクがほとんどであることから、実用上の障害となることはほとんどない。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置１００の主要部の構成を示すブロック図である。図１においては、カラム系回路とデータ系回路のみを図示しており、ロウ系の回路については省略している。

図１に示すように、本実施形態による半導体記憶装置１００は、８つのバンク＃０〜＃７に分割されている。各バンクには、メモリセルアレイ１１０〜１１７、プリデコーダ１２０〜１２７、Ｙデコーダ１３０〜１３７及びセンスアンプ１４０〜１４７が含まれている。メモリセルアレイ１１０〜１１７は、図２に示すように、複数のワード線ＷＬ、複数のビット線ＢＬ及びこれらの交点に配置された複数のメモリセルＭＣによって構成されており、メモリセルＭＣはＤＲＡＭセル構成を有している。メモリセルアレイ１１０〜１１７には、ウェハ状態で行われる選別試験においてアドレス置換を行うための冗長回路が含まれているが、これについては本発明の要旨とは直接関係が無いことから、図示を省略する。

所定のメモリセルＭＣにアクセスする場合、アドレスカウンタ１０１及び対応するアドレスラッチ回路１６０〜１６７を介して、カラムアドレスＣＡＤをプリデコーダ１２０〜１２７に供給する。これにより、対応するＹデコーダ１３０〜１３７は、所定のセンスアンプ１４０〜１４７を選択し、選択されたセンスアンプ１４０〜１４７とメインアンプ１５０〜１５７が接続状態となる。メインアンプ１５０〜１５７は、対応するバンク＃０〜＃７とリードライトバスＲＷＢＳとの間に設けられており、後述するように、リードアンプ及びライトバッファを含んでいる。メインアンプ１５０〜１５７はＦＩＦＯ１０２に接続されており、これにより、データ入出力端子ＤＱを介したデータの入出力が行われる。

図１に示すように、本実施形態による半導体記憶装置１００には、バンク＃０〜＃７ごとに不良救済回路１７０〜１７７が設けられている。不良救済回路１７０〜１７７は、メインアンプ１５０〜１５７に対応して設けられており、パッケージング後に発見された不良ビットの救済に用いられる。

図３は、メインアンプ１５０〜１５７及び不良救済回路１７０〜１７７の回路図である。

図３に示すように、メインアンプ１５０〜１５７は、メインＩＯ線対ＭＩＯＴ，ＭＩＯＢに現れる相補信号をハイレベル又はローレベルの単一信号に変換してリードライトバスＲＷＢＳに供給するリードアンプＲＡと、リードライトバスＲＷＢＳに現れる単一信号を相補信号の形式でメインＩＯ線対ＭＩＯＴ，ＭＩＯＢに供給するライトバッファＷＢとを備えている。ライトバッファＷＢには、スイッチＳ１，Ｓ２が含まれており、これらスイッチＳ１，Ｓ２は、書き込み信号ＷＲ＿ｓｅｌが活性化すると導通状態となる。

また、不良救済回路１７０〜１７７はフリップフロップ回路、すなわち、ＳＲＡＭセル構成を有している。このように、不良救済回路１７０〜１７７は、メモリセルアレイ１１０〜１１７に含まれるメモリセルＭＣとはタイプの異なる記憶素子であり、選別試験においてアドレス置換を行うための冗長回路とは違い、パッケージング後に発見された少数のビット不良を救済するための回路である。

不良救済回路１７０〜１７７は、スイッチＳ３，Ｓ４を介してリードライトバスＲＷＢＳに接続される。スイッチＳ３は、対応するヒット信号ＨＩＴ０〜ＨＩＴ３が活性化すると導通状態となり、スイッチＳ４は、対応するヒット信号ＨＩＴ０〜ＨＩＴ３及び書き込み信号ＷＲ＿ｓｅｌが活性化すると導通状態となる。また、スイッチＳ５は、対応するヒット信号ＨＩＴ０〜ＨＩＴ３が非活性状態である場合に導通状態となる。ここで、ヒット信号ＨＩＴ０はバンク＃０，＃１に対して使用される信号であり、ヒット信号ＨＩＴ１はバンク＃２，＃３に対して使用される信号であり、ヒット信号ＨＩＴ２はバンク＃４，＃５に対して使用される信号であり、ヒット信号ＨＩＴ３はバンク＃６，＃７に対して使用される信号である。これらヒット信号ＨＩＴ０〜ＨＩＴ３は、後述する比較回路によって生成される信号であり、置換すべきアドレスが供給された場合に活性化する。

図１に戻って、本実施形態による半導体記憶装置１００は、不良アドレスを記憶する不良アドレス記憶回路１８０〜１８３と、アクセスが要求されたアドレスと不良アドレスとを比較する比較回路１９０〜１９３とを備える。本実施形態による半導体記憶装置１００が８バンク構成であるのに対し、不良アドレス記憶回路１８０〜１８３及び比較回路１９０〜１９３は、それぞれ４つずつしか設けられていない。

具体的には、不良アドレス記憶回路１８０及び比較回路１９０は、バンク＃０，＃１に対して共通に割り当てられ、不良アドレス記憶回路１８１及び比較回路１９１は、バンク＃２，＃３に対して共通に割り当てられ、不良アドレス記憶回路１８２及び比較回路１９２は、バンク＃４，＃５に対して共通に割り当てられ、不良アドレス記憶回路１８３及び比較回路１９３は、バンク＃６，＃７に対して共通に割り当てられている。

特に限定されるものではないが、不良アドレス記憶回路１８０〜１８３はいわゆるアンチヒューズ回路によって構成されている。アンチヒューズ回路とは、電気的な書き込みによって非導通状態から導通状態へ不可逆的に変化させることが可能な回路であり、酸化膜の絶縁破壊を利用することによって不可逆的な導通変化を行う。

図４は比較回路１９０の回路図であり、（ａ）はＸアドレス比較部、（ｂ）はＹアドレス比較部をそれぞれ示している。

比較回路１９０には、２つのＸアドレス比較部１９０Ｘ０，１９０Ｘ１と、Ｙアドレス比較部１９０Ｙ０が含まれている。Ｘアドレス比較部１９０Ｘ０，１９０Ｘ１は、それぞれバンク＃０，＃１に対応する回路であり、救済対象となる不良ビットのＸアドレスの検出を行う。一方、Ｙアドレス比較部１９０Ｙ０はバンク＃０，＃１の両方に対応する回路であり、救済対象となる不良ビットのＹアドレスの検出を行う。

図４（ａ）に示すように、Ｘアドレス比較部１９０Ｘ０，１９０Ｘ１は、ＸアドレスXadd0〜Xadd11と、これらに対応する不良アドレス記憶回路１８０の出力値AF-Xadd0〜AF-Xadd11との一致を検出する複数の排他的論理和（ＥＯＲ）回路２００〜２１１と、これら複数のＥＯＲ回路２００〜２１１の出力を受けるＯＲ回路２２０と、ＯＲ回路２２０の出力とバンクアクティブ信号ＭＣＢＡＴの反転信号を受けるＯＲ回路２２１とを備えている。ＯＲ回路２２１の出力は、Ｘアドレス一致信号Xadd_Hit_B0, Xadd_Hit_B1として用いられる。このような回路構成により、ＸアドレスXadd0〜Xadd11と、これらに対応する不良アドレス記憶回路１８０の出力値AF-Xadd0〜AF-Xadd11が全て一致すると、対応するＸアドレス一致信号Xadd_Hit_B0又はXadd_Hit_B1がローレベル（アクティブレベル）となる。その他の場合には、Ｘアドレス一致信号Xadd_Hit_B0, Xadd_Hit_B1はハイレベル（非アクティブレベル）に維持される。

一方、図４（ｂ）に示すように、Ｙアドレス比較部１９０Ｙ０は、ＹアドレスYadd3〜Yadd9及びバンクアドレスYBA0と、これらに対応する不良アドレス記憶回路１８０の出力値AF-Yadd3〜AF-Yadd9及びAF-YBA0との一致を検出する複数の排他的論理和（ＥＯＲ）回路３０３〜３１０と、これら複数のＥＯＲ回路３０３〜３１０の出力を受けるＯＲ回路３２０と、ＯＲ回路３２０の出力を受けるＮＯＲ回路３２１とを備えている。これに加え、Ｙアドレス比較部１９０Ｙ０は、バンクアドレスYBA0に対応する不良アドレス記憶回路１８０の出力値AF-YBA0とＸアドレス一致信号Xadd_Hit_B0を受けるＮＯＲ回路３３０と、AF-YBA0の反転信号とＸアドレス一致信号Xadd_Hit_B1を受けるＮＯＲ回路３３１と、これらＮＯＲ回路３３０，３３１の出力を受けるＮＯＲ回路３４０とを備える。ＮＯＲ回路３４０の出力は、ＮＯＲ回路３２１に供給される。ＮＯＲ回路３２１の出力は、ヒット信号ＨＩＴ０として用いられる。

他の比較回路１９１〜１９３についても、図４に示す比較回路１９０と同様の回路構成を有している。

このような構成により、バンク＃０及びバンク＃１のいずれか一方に対して比較回路１９０を使用することが可能となる。つまり、比較回路１９０をバンク＃０に使用する場合には、バンクアドレスYBA0に対応する不良アドレス記憶回路１８０の出力値AF-YBA0がローレベル（０）とされることから、Ｘアドレス一致信号Xadd_Hit_B0を受けるＮＯＲ回路３３０が有効となり、Ｘアドレス一致信号Xadd_Hit_B1の論理は無視される。つまり、この場合、Ｘアドレス一致信号Xadd_Hit_B1はＮＯＲ回路３３１によって遮断されることになる。逆に、比較回路１９０をバンク＃１に使用する場合、AF-YBA0はハイレベル（１）とされることから、Ｘアドレス一致信号Xadd_Hit_B1を受けるＮＯＲ回路３３１が有効となり、Ｘアドレス一致信号Xadd_Hit_B0の論理は無視される。つまり、この場合、Ｘアドレス一致信号Xadd_Hit_B0はＮＯＲ回路３３０によって遮断されることになる。

このような構成により、バンク＃０及びバンク＃１のいずれか一方に対して比較回路１９０を使用することが可能となる。つまり、異なるバンクは同時に、異なるＸアドレスをアクティブ状態にできるため、Ｘアドレス一致信号Xadd_Hit_B0とXadd_Hit_B1は個別にアドレス比較を実施する必要がある。その場合に、比較回路１９０をバンク間で共有するために、Xadd_Hit_B0とXadd_Hit_B1の単純なＯＲ（負論理なのでＡＮＤ）を取ってしまうと、どちらのバンクでＸアドレスが一致しているかが判定できなくなり、誤動作してしまう。

しかしながら、本実施形態では、比較回路１９０をバンク＃０に使用する場合には、バンクアドレスYBA0に対応する不良アドレス記憶回路１８０の出力値AF-YBA0がローレベル（０）とされることから、Ｘアドレス一致信号Xadd_Hit_B0を受けるＮＯＲ回路３３０が有効となり、Ｘアドレス一致信号Xadd_Hit_B1の論理は無視される。逆に、比較回路１９０をバンク＃１に使用する場合には、バンクアドレスYBA1に対応する不良アドレス記憶回路１８０の出力値AF-YBA1がローレベル（０）とされることから、Ｘアドレス一致信号Xadd_Hit_B1を受けるＮＯＲ回路３３１が有効となり、Ｘアドレス一致信号Xadd_Hit_B0の論理は無視される。

これにより、不良アドレス記憶回路及び比較回路が共通に割り当てられた２つのバンクに対応する複数の不良救済回路のうち、いずれか一つの不良救済回路のみが使用可能となり、バンク間における不良アドレス記憶回路及び比較回路の共有を正しく行うことが可能となる。

このようにして、２つのバンクに対して不良アドレス記憶回路１８０〜１８３の一つ及び比較回路１９０〜１９３の一つを割り当てることが可能となる。しかも、AF-YBA0の論理レベルはパワーオン時に確定し、Ｘアドレス一致信号Xadd_Hit_B0又はXadd_Hit_B1の論理レベルはＸアドレスの比較時に確定する。このため、ＮＯＲ回路３４０の出力はＹアドレスの比較時において既に確定していることから、この部分がヒット信号ＨＩＴ０の生成タイミングをリミットすることはない。

以上説明したように、本実施形態による半導体記憶装置１００では、不良アドレス記憶回路及び比較回路が２以上のバンクに対して共通に割り当てられていることから、チップ面積を縮小することが可能となる。しかも、ＮＯＲ回路３３０，３３１，３４０からなる部分を用いてバンクの選択を行っていることから、ヒット信号ＨＩＴ０〜ＨＩＴ３を高速に生成することも可能となる。

次に、本発明の好ましい第２の実施形態について説明する。

図５は、本発明の好ましい第２の実施形態による半導体記憶装置４００の主要部の構成を示すブロック図である。図５において、第１の実施形態による半導体記憶装置１００と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図５に示すように、本実施形態による半導体記憶装置４００は、不良アドレス記憶回路及び比較回路が共通に割り当てられた２つのバンクに対して、メインアンプが共通に設けられている。例えば、バンク＃０，＃１に対して１つのメインアンプ４５０が用いられる。これにより、バンク数が８であるのに対し、メインアンプ４５０〜４５３の数は４つに削減される。これに伴い、不良救済回路４７０〜４７３についても、４つに削減されている。

本実施形態によれば、上記第１の実施形態による効果に加え、メインアンプ及び不良救済回路の数が削減されることから、チップ面積をより縮小することが可能となる。しかも、ヒット信号ＨＩＴ０〜ＨＩＴ３のファンアウトが小さくなることから、よりいっそうの高速化を実現することが可能となる。

次に、本発明の好ましい第３の実施形態について説明する。

図６は、本発明の好ましい第３の実施形態による半導体記憶装置５００の主要部の構成を示すブロック図である。図６において、第１及び第２の実施形態による半導体記憶装置１００，４００と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図６に示すように、本実施形態による半導体記憶装置５００は、不良アドレス記憶回路及び比較回路を対応する２つのバンクに隣接配置している。これにより、図１及び図５に示した比較回路用のアドレスラッチ回路１０３が省略されている。

図７は、本実施形態による半導体記憶装置５００のレイアウトを説明するための図である。

図７に示すように、本実施形態による半導体記憶装置５００は、中央に設けられたパッド列ＰＡＤを挟んで、バンク＃０，＃１，＃４，＃５と、バンク＃２，＃３，＃６，＃７が配置されている。また、バンク＃１とバンク＃４との間には、メインアンプ４５０，４５２が配置されており、バンク＃３とバンク＃６との間には、メインアンプ４５１，４５３が配置されている。さらに、メインアンプ４５０とメインアンプ４５２に挟まれた領域には、対応するメインアンプに隣接して不良アドレス記憶回路１８０，１８２及び比較回路１９０，１９２が配置されており、メインアンプ４５１とメインアンプ４５３に挟まれた領域には、対応するメインアンプに隣接して不良アドレス記憶回路１８１，１８３及び比較回路１９１，１９３が配置されている。

このように、不良アドレス記憶回路１８０〜１８３及び比較回路１９０〜１９３を、それぞれ対応するメモリバンクの近傍に分散配置すれば、アドレス配線やヒット信号ＨＩＴ０〜ＨＩＴ３の配線を非常に短くすることが可能となる。これにより、よりいっそうの高速化を実現することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、本発明をＤＲＡＭに適用した例を説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、他の種類の半導体記憶装置に適用しても構わないし、プロセッサとメモリが混載された半導体装置に適用しても構わない。

本発明の好ましい第１の実施形態による半導体記憶装置１００の主要部の構成を示すブロック図である。メモリセルアレイ１１０〜１１７の構造を模式的に示す図である。メインアンプ１５０〜１５７及び不良救済回路１７０〜１７７の回路図である。比較回路１９０の回路図であり、（ａ）はＸアドレス比較部、（ｂ）はＹアドレス比較部をそれぞれ示している。本発明の好ましい第２の実施形態による半導体記憶装置４００の主要部の構成を示すブロック図である。本発明の好ましい第３の実施形態による半導体記憶装置５００の主要部の構成を示すブロック図である。図６に示す半導体記憶装置５００のレイアウトを説明するための図である。

符号の説明

１００，４００，５００半導体記憶装置
１０１アドレスカウンタ
１０２ＦＩＦＯ
１０３アドレスラッチ回路
１１０〜１１７メモリセルアレイ
１２０〜１２７プリデコーダ
１３０〜１３７Ｙデコーダ
１４０〜１４７センスアンプ
１５０〜１５７，４５０〜４５３メインアンプ
１６０〜１６７アドレスラッチ回路
１７０〜１７７，４７０〜４７３不良救済回路
１８０〜１８３不良アドレス記憶回路
１９０〜１９３比較回路
１９０Ｘ０，１９０Ｘ１Ｘアドレス比較部
１９０Ｙ０Ｙアドレス比較部
２００〜２１１，３０３〜３１０ＥＯＲ回路
２２０，２２１，３２０ＯＲ回路
３２１，３３０，３３１，３４０ＮＯＲ回路
ＲＡリードアンプ
ＷＢライトバッファ
Ｓ１〜Ｓ５スイッチ

Claims

複数のバンクと、前記バンクごとに設けられた不良救済回路と、不良アドレスを記憶する不良アドレス記憶回路と、アクセスが要求されたアドレスと前記不良アドレスとを比較する比較回路とを備え、
前記不良アドレス記憶回路及び前記比較回路が２以上のバンクに対して共通に割り当てられ、且つ、当該２以上のバンクに対応する複数の不良救済回路のうち、いずれか一つの不良救済回路のみを使用可能であることを特徴とする半導体記憶装置。
前記複数のバンクは、複数のワード線と複数のビット線との交点に配置された複数のメモリセルからなるメモリセルアレイを含んでおり、
前記不良救済回路は、前記メモリセルアレイとは別個に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
前記不良救済回路は、前記メモリセルと異なる回路構成を有していることを特徴とする請求項２に記載の半導体記憶装置。
前記不良救済回路はＳＲＡＭセル構成であり、前記メモリセルはＤＲＡＭセル構成であることを特徴とする請求項３に記載の半導体記憶装置。
前記不良アドレス記憶回路は、電気的に書き込み可能な不揮発性の記憶回路であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
前記不良アドレス記憶回路は、電気的な書き込みによって非導通状態から導通状態へ不可逆的に変化させることが可能なアンチヒューズ回路であることを特徴とする請求項５に記載の半導体記憶装置。
前記比較回路は、対応する第１のバンクのＸアドレスについて一致検出を行う第１のＸアドレス比較部と、対応する第２のバンクのＸアドレスについて一致検出を行う第２のＸアドレス比較部と、前記第１又は第２のバンクのＹアドレスについての一致検出を行うＹアドレス比較部と、前記不良アドレス記憶回路に記憶された救済対象となるバンクに基づいて、前記第１のＸアドレス比較部からの一致信号及び前記第２のＸアドレス比較部からの一致信号のいずれか一方を遮断する手段とを有していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
前記複数のバンクとリードライトバスとの間に設けられた複数のメインアンプをさらに備え、
前記メインアンプは、前記不良アドレス記憶回路及び前記比較回路が共通に割り当てられた２以上のバンクに対して、共通に設けられていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
前記不良救済回路は、対応する前記メインアンプごとに設けられていることを特徴とする請求項８に記載の半導体記憶装置。
前記不良アドレス記憶回路及び前記比較回路は、対応するメインアンプに隣接して配置されていることを特徴とする請求項９に記載の半導体記憶装置。