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KR102420897B1 - 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법 - Google Patents

메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법 Download PDF

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KR102420897B1
KR102420897B1 KR1020160032358A KR20160032358A KR102420897B1 KR 102420897 B1 KR102420897 B1 KR 102420897B1 KR 1020160032358 A KR1020160032358 A KR 1020160032358A KR 20160032358 A KR20160032358 A KR 20160032358A KR 102420897 B1 KR102420897 B1 KR 102420897B1
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repair
signal
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김용주
권정현
이성은
이재선
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에스케이하이닉스 주식회사
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Abstract

본 발명의 일 실시예에 따르면, 메모리 시스템은 동일한 커맨드 및 어드레스에 따라 동시에 억세스는 다수 개의 메모리 칩들 - 각 반도체 칩은 다른 반도체 칩들의 뱅크들과 맵핑되는 다수 개의 뱅크들을 포함함 - 이 실장된 메모리 모듈; 및 상기 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 상기 메모리 칩들의 리페어 정보에 따라 각 메모리 칩의 뱅크들의 순서를 재배치하는 메모리 컨트롤러를 포함할 수 있다.

Description

메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법{MEMORY MODULE, MEMORY SYSTEM INCULDING THE SAME, AND OPERATION METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 리페어 동작을 수행할 수 있는 듀얼 인 라인 메모리 모듈(DUAL IN LINE MEMORY MODULE : 이하 DIMM 이라 함)에 관한 것이다.
최근에는 대용량화와 고성능화를 기하기 위해서 대부분의 반도체 메모리 장치들은 필요로 하는 시스템 형태로 제품화되고 있다. 예를 들면, PC 등에는 여러 개의 반도체 메모리 장치들이 하나의 PCB(Printed Circuit Board)위에 집적된 모듈(module)의 형태로 제품화되고 시스템에 슬롯(slot)을 통해서 실장된다.
이렇게, 시스템 형태로 제품화된 모듈의 형태 중에서 현재 가장 보편적으로 많이 쓰이고 있는 모듈의 형태 중 하나는 듀얼 인 라인 메모리 모듈(DIMM)이다.
듀얼 인 라인 메모리 모듈(DIMM)에는 다수 개의 디램(DRAM) 칩들과 레지스터가 실장 될 수 있다. 한편, 디램(DRAM) 칩을 구성하고 있는 수많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 디램(DRAM) 칩은 제 기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램(DRAM) 칩 내에 설치해 둔 예비 메모리 셀을 이용하여 결함 셀(DEFECTIVE CELL)을 대체시킴으로써 수율(yield)을 높이는 리던던시 방식을 채용하고 있다. 이러한 리던던시 방식은 메모리 셀이 불량으로 체크되었을 때, 이 불량 셀을 로우(ROW)/컬럼(COLUMN) 단위로 미리 준비한 리던던시 셀(REDUNDANCY CELL)로 대체시켜 칩을 버리지 않고 사용하기 위한 것이다.
하지만, 다수 개의 디램(DRAM) 칩들을 구비하는 듀얼 인 라인 메모리 모듈(DIMM)의 경우, 동일한 커맨드 및 어드레스에 따라 적어도 하나 이상의 디램(DRAM) 칩들이 구동되어야 한다. 즉, 디램(DRAM) 칩들 내의 뱅크들은 서로 맵핑되고, 서로 맵핑된 뱅크들의 로우 어드레스 혹은 컬럼 어드레스는 동일한 커맨드 및 어드레스에 따라 억세스될 수 있다. 이 때, 각 디램(DRAM) 칩에 포함된 결함 셀이 서로 다른 로우(ROW) 혹은 컬럼(COLUMN)에 위치하는 경우, 동일한 커맨드 및 어드레스에 따라 구동되는 디램(DRAM) 칩들 모두가 결함 셀이 위치한 로우(ROW) 혹은 컬럼(COLUMN)을 사용할 수 없게 되어 듀얼 인 라인 메모리 모듈(DIMM)의 전체 수율이 저하된다.
따라서, 듀얼 인 라인 메모리 모듈(DIMM)에서 효율적인 리페어 동작을 위한 스킴이 필요하다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 동일한 커맨드 및 어드레스에 따라 동작하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서, 다수 개의 메모리 칩들의 리페어 정보에 따라 각 메모리 칩의 뱅크들의 순서를 재배치할 수 있는 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템은 동일한 커맨드 및 어드레스에 따라 동시에 억세스는 다수 개의 메모리 칩들 - 각 반도체 칩은 다른 반도체 칩들의 뱅크들과 서로 맵핑되는 다수 개의 뱅크들을 포함함 - 이 실장된 메모리 모듈; 및 상기 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 상기 메모리 칩들의 리페어 정보에 따라 각 메모리 칩의 뱅크들의 순서를 재배치하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 메모리 모듈은 동일한 커맨드 및 어드레스에 따라 동시에 억세스 되며, 각각이 서로 맵핑되는 다수 개의 뱅크들을 포함하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서, 상기 메모리 칩들 각각은, 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들을 구비하는 다수의 뱅크들이 배치된 메모리 어레이 영역; 상기 리페어 대상 셀들의 리페어 어드레스를 저장하고, 이를 상기 리페어 정보로 출력하는 리페어 저장부; 상기 리페어 정보와 로우 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어 신호를 생성하는 리페어 제어부; 뱅크 어드레스를 디코딩하여 다수 개의 뱅크 선택 신호들을 생성하고, 상기 뱅크 선택 신호들을 토대로 다수 개의 뱅크 활성화 신호들을 생성하되, 맵핑 신호에 응답하여 상기 뱅크 선택 신호들의 순서를 재배치하는 뱅크 제어부; 상기 뱅크 선택 신호들 및 상기 리페어 제어 신호에 따라 상기 로우 어드레스에 대응하는 워드 라인을 활성화시키는 로우 회로; 및 리드 혹은 라이트 동작 시에 상기 뱅크 활성화 신호들 및 컬럼 어드레스에 의해 선택된 비트 라인의 데이터를 억세스하는 컬럼 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 메모리 시스템의 동작 방법은 동일한 커맨드 및 어드레스에 따라 동시에 억세스 되며, 각각이 서로 맵핑되는 다수 개의 뱅크들을 포함하는 다수 개의 메모리 칩들이 실장된 메모리 모듈 및 메모리 컨트롤러를 포함하는 메모리 시스템에 있어서, 상기 각 메모리 칩이, 위크 셀 혹은 결함 셀로 판단되는 메모리 셀들의 로우 혹은 컬럼 어드레스를 리페어 정보로 저장하는 단계; 초기화 구간에 진입하면, 상기 메모리 컨트롤러가, 상기 메모리 모듈의 각 메모리 칩에 저장된 리페어 정보를 토대로 맵핑 신호를 생성하는 단계; 상기 메모리 칩들이, 상기 맵핑 신호에 응답하여 뱅크들의 순서를 재배치 하는 단계; 및 초기화 구간이 종료된 후, 상기 메모리 칩들이, 상기 재배치된 뱅크들의 순서에 따라 노멀 동작을 수행하는 단계를 포함할 수 있다.
제안된 실시예에 따른 메모리 모듈은, 동일한 커맨드 및 어드레스에 따라 동작하는 다수 개의 메모리 칩들을 구비하며, 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 결함 셀들의 로우 혹은 컬럼 어드레스가 동일한 뱅크들을 서로 맵핑함으로써 메모리 모듈 전체 수율을 향상시킬 수 있는 효과가 있다.
도 1 은 메모리 컨트롤러와 듀얼 인 라인 메모리 모듈(DIMM)을 포함하는 메모리 시스템(10)의 구성을 도시한 블록도 이다.
도 2 는 도 1 의 메모리 모듈(30)을 설명하기 위한 블록 구성도이다.
도 3a 는 종래의 뱅크 맵핑에 따른 결함 로우의 개수를 설명하기 위한 도면이고, 도 3b 는 본 발명의 뱅크 맵핑에 따른 결함 로우의 개수를 설명하기 위한 도면이다.
도 4 는 본 발명의 일 실시예에 따른 메모리 시스템(100)의 구성을 도시한 블록 구성도 이다.
도 5 는 도 4 의 디램(DRAM) 칩(122A)의 구성을 설명하기 위한 블록 구성도 이다.
도 6a 는 본 발명의 일 실시예에 따른 도 5 의 뱅크 제어부(260)를 설명하기 위한 블록 구성도 이다.
도 6b 는 도 6a 의 뱅크 재배치부(330)의 동작을 설명하기 위한 개략도 이다.
도 7 은 본 발명의 다른 실시예에 따른 도 5 의 뱅크 제어부(260)를 설명하기 위한 블록 구성도 이다.
도 8a 및 8b 는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1 은 메모리 컨트롤러와 듀얼 인 라인 메모리 모듈(DIMM)을 포함하는 메모리 시스템의 구성을 도시한 블록 다이어그램이다.
도 1 을 참조하면, 메모리 시스템(10)은, 메모리 컨트롤러(20) 및 다수 개의 메모리 모듈들(30~60)을 구비한다. 다수 개의 메모리 모듈들(30~60)은 DIMM으로 구현되고, 각각의 메모리 모듈들(30~60)은 대응되는 슬롯(미도시)에 각각 삽입된다.
메모리 컨트롤러(20)는 로우 어드레스 스트로브(row address strobe; RAS) 신호, 컬럼 어드레스 스트로브(column address strobe; CAS) 신호, 라이트 인에이블 신호(write enable signal: WE), 칩 선택 신호(CS) 등의 커맨드(CMD), 어드레스(ADD) 및 클럭 신호(CLK)를 소정의 전송 라인을 통하여 다수 개의 메모리 모듈들(30~60)로 출력한다. 칩 선택 신호(CS)는 반도체 장치, 랭크 또는 메모리 모듈을 억세스하기 위한 신호이다. 또한, 메모리 컨트롤러(20)는 리드 동작 시 다수 개의 메모리 모듈들(30~60)로부터 독출된 데이터(DQ)를 소정의 전송 라인을 통하여 입력받고, 라이트 동작 시 다수 개의 메모리 모듈들(30~60)로 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 소정의 전송 라인을 통하여 전송한다.
다수 개의 메모리 모듈들(30~60) 각각은, 종류에 따라 하나의 랭크(RANK)로 구성될 수도 있고, 하나 이상의 랭크로 구성될 수도 있다. 즉, 다수 개의 메모리 모듈들(30~60) 각각은, 양면 또는 단면에 복수 개의 메모리 칩이 장착될 수 있으며, 양면에 메모리 칩이 장착된 경우가 두 개의 랭크를 구비하는 것을 의미하고, 단면에만 메모리 칩이 장착된 경우가 하나의 랭크를 구비하는 것을 의미한다. 도 1 에는 다수 개의 메모리 모듈들(30~60) 각각이 두 개의 랭크를 구비하는 경우가 도시되어 있다. 즉, 다수 개의 메모리 모듈들(30~60) 각각의 전면(30A~60A)과 후면(30B~60B)에 복수 개의 메모리 칩이 장착된 경우가 도 1 에 도시되어 있다. 다수 개의 메모리 모듈들(30~60) 각각은, 다수 개의 메모리 칩들(31A~61A, 31B~61B) 및 주변 회로부(33A~63A, 33B~63B)를 포함할 수 있다.
이하, 도 2 를 참조하여, 듀얼 인 라인 메모리 모듈(DIMM)의 구성을 간략히 설명하기로 한다. 다수 개의 메모리 모듈들(30~60)은 실질적으로 동일한 구성을 가지므로, 설명의 편의를 위해, 다수 개의 메모리 모듈들(30~60) 중 메모리 모듈(30)의 전면(30A)에 배치된 구성을 예로 들어 설명하기로 한다.
도 2 는 도 1 의 메모리 모듈(30)을 설명하기 위한 블록 구성도이다.
도 2 를 참조하면, 메모리 모듈(30)에는 메모리 장치들, 예컨대 디램(DRAM) 칩들(31A_1~31A_N) 및 주변 회로부(33A)가 구비된다.
주변 회로부(33A)는 레지스터(33A_1) 및 클럭 버퍼부(33A_2)를 포함할 수 있다.
클럭 버퍼부(33A_2)는, 클럭 신호(CLK)를 버퍼링하여 내부 클럭 신호(ICLK)를 출력할 수 있다. 클럭 버퍼부(33A_2)는, 위상고정루프(PLL) 혹은 지연고정루프(DLL)로 구현될 수 있다. 도면에서는, 클럭 버퍼부(33A_2)가 클럭 신호(CLK)를 버퍼링하여 하나의 내부 클럭 신호(ICLK)를 생성하는 것을 도시하였지만, 본 발명은 이에 한정되지 않는다. 즉, 클럭 신호(CLK)에 따라 다양한 종류의 내부 클럭 신호들(ICLKi)이 생성될 수 있다.
레지스터(33A_1)는, 메모리 컨트롤러(도 1 의 10)로부터 출력되는 커맨드(CMD) 및 어드레스(ADD)는 소정의 전송 라인을 통하여 전달받아 이를 버퍼링하고, 클럭 버퍼부(33A_2)에서 출력되는 내부 클럭 신호(ICLK)에 응답하여 내부 커맨드(ICMD) 및 내부 어드레스(IADD)를 각 디램(DRAM) 칩들(31A_1~31A_N)에게 출력한다.
디램(DRAM) 칩들(31A_1~31A_N) 각각은, 내부 클럭 신호(ICLK), 내부 커맨드(ICMD) 및 내부 어드레스(IADD)를 입력받아 리드 동작, 라이트 동작, 리프레쉬 동작, 리페어 동작 등을 수행할 수 있다. 디램(DRAM) 칩들(31A_1~31A_N) 각각은, 다수 개의 뱅크들을 포함할 수 있다. 다수의 뱅크들은 각각 셀 어레이(CELL ARRAY), 로우 회로, 컬럼 회로를 포함할 수 있다. 이 때, 하나의 듀얼 인 라인 메모리 모듈(DIMM)에 실장된 디램(DRAM) 칩들(31A_1~31A_N)은 동일한 커맨드(CMD), 클럭 신호(CLK) 및 어드레스(ADD)에 따라 구동될 수 있다.
이하, 도 3a 및 도 3b 를 참조하여, 디램(DRAM) 칩들의 리페어 동작을 설명하기로 한다. 설명의 편의를 위해, 디램(DRAM) 칩들은 제 1 디램(DRAM) 칩(CHIP_A) 및 제 2 디램(DRAM) 칩(CHIP_B)을 포함하며, 제 1 디램(DRAM) 칩(CHIP_A) 및 제 2 디램(DRAM) 칩(CHIP_B) 각각은 4 개의 뱅크를 포함하는 경우를 예로 들어 설명하기로 한다.
도 3a 는 종래의 뱅크 맵핑에 따른 결함 로우의 개수를 설명하기 위한 도면이고, 도 3b 는 본 발명의 뱅크 맵핑에 따른 결함 로우의 개수를 설명하기 위한 도면이다. 참고로, 본 발명에서 설명하는 결함 로우는, 결함 셀이 위치한 로우(ROW)를 의미하며, 결함 셀은 페일이 발생한 셀 혹은 페일이 발생한 가능성이 있는 위크셀(weak cell)을 포함할 수 있다.
도 3a 를 참조하면, 제 1 디램(DRAM) 칩(CHIP_A)의 제 1 뱅크(A1)에는 세 번째 로우(D3), 열 번째 로우(D10)에 각각 결함 셀(DEFECTIVE CELL)이 위치하고, 제 2 뱅크(A2)에는 네 번째 로우(D4)에 결함 셀이 위치하고, 제 4 뱅크(A4)에는 세 번째 로우(D3), 다섯 번째 로우(D5) 및 열네 번째 로우(D14)에 각각 결함 셀이 위치하는 경우를 도시하고 있다. 또한, 제 2 디램(DRAM) 칩(CHIP_B)의 제 1 뱅크(B1)에는 네 번째 로우(D4)에 결함 셀(DEFECTIVE CELL)이 위치하고, 제 2 뱅크(B2)에는 네 번째 로우(D4), 다섯 번째 로우(D5) 및 열네 번째 로우(D14)에 각각 결함 셀이 위치하고, 제 3 뱅크(B3)에는 세 번째 로우(D3) 및 열 한번 째 로우(D11)에 각각 결함 셀이 위치하는 경우를 도시하고 있다.
이 때, 하나의 듀얼 인 라인 메모리 모듈(DIMM)에 실장된 제 1 디램(DRAM) 칩(CHIP_A) 및 제 2 디램(DRAM) 칩(CHIP_B)은 동일한 커맨드(CMD), 클럭 신호(CLK) 및 어드레스(ADD)에 따라 구동되어야 하므로, 제 1 디램(DRAM) 칩(CHIP_A) 및 제 2 디램(DRAM) 칩(CHIP_B) 중 하나라도 결함 셀이 위치하는 로우, 즉, 결함 로우(DEFECTIVE ROW)는 제 1 디램(DRAM) 칩(CHIP_A) 및 제 2 디램(DRAM) 칩(CHIP_B) 모두에서 사용될 수 없다.
따라서, 종래의 뱅크 맵핑에 따른 결함 로우(DEFECTIVE ROW)의 개수는 제 1 뱅크(A1, B1)에서 3개, 제 2 뱅크(A2, B2)에서 3개, 제 3 뱅크(A3, B3)에서 2개, 제 4 뱅크(A4, B4)에서 3개가 되어 총 11 개의 로우가 사용할 수 없게 된다. 즉, 제 1 디램(DRAM) 칩(CHIP_A)의 제 3 뱅크(A3)의 경우, 결함 셀이 없음에도 불구하고, 제 2 디램(DRAM) 칩(CHIP_B)의 제 3 뱅크(A3)에 두 개의 결함 셀로 인해 동일한 로우, 즉, 세 번째 로우(D3) 및 열 한번 째 로우(D11)사용할 수 없게 되어 듀얼 인 라인 메모리 모듈(DIMM)의 전체 수율이 저하된다.
본 발명의 실시예에서는, 동일한 커맨드 및 어드레스에 따라 동작하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서, 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 메모리 칩들의 리페어 정보를 토대로 결함 셀이 위치한 로우 혹은 컬럼 어드레스가 동일한 뱅크들이 서로 맵핑되도록 제어 함으로써 듀얼 인 라인 메모리 모듈(DIMM)의 전체 수율을 향상시킬 수 있는 방법에 대해 논의하고자 한다.
즉, 도 3b 를 참조하면, 본 발명의 뱅크 맵핑에 따라 제 2 디램(DRAM) 칩(CHIP_B)의 뱅크들이 재배치 된다. 예를 들어, 결함 로우가 존재하지 않는 제 1 디램(DRAM) 칩(CHIP_A)의 제 3 뱅크(A3)와 제 2 디램(DRAM) 칩(CHIP_B)의 제 4 뱅크(B4)를 매칭시키고, 동일한 결함 로우를 가지는 제 1 디램(DRAM) 칩(CHIP_A)의 제 1 뱅크(A1), 제 2 뱅크(A2) 및 제 4 뱅크(A4)와 제 2 디램(DRAM) 칩(CHIP_B)의 제 3 뱅크(B3), 제 1 뱅크(B1) 및 제 2 뱅크(B2)를 각각 매칭시킨다. 즉, 제 1 디램(DRAM) 칩(CHIP_A)의 제 1 내지 제 4뱅크들(A1~A4)에 대응하는 제 2 디램(DRAM) 칩(CHIP_B)의 뱅크들이 제 3 뱅크(B3), 제 1 뱅크(B1), 제 4 뱅크(B4) 및 제 2 뱅크(B2)의 순서가 되도록 맵핑시킬 수 있다.
따라서, 동일한 조건에서, 본 발명의 뱅크 맵핑에 따른 결함 로우(DEFECTIVE ROW)의 개수는 제 1 뱅크(A1, B1)에서 3개, 제 2 뱅크(A2, B2)에서 1개, 제 3 뱅크(A3, B3)에서 0개, 제 4 뱅크(A4, B4)에서 4개가 되어 총 8 개의 로우가 사용할 수 없게 된다. 따라서, 종래의 뱅크 맵핑에 따른 결함 로우(DEFECTIVE ROW)의 개수인 11개에 비해 본 발명의 뱅크 맵핑에 따른 결함 로우의 개수는 8로 메모리 모듈 전체 수율을 향상시킬 수 있다.
이하, 도 4 를 참조하여, 본 발명의 실시예에 따른 뱅크 맵핑을 수행하는 메모리 모듈을 포함하는 메모리 시스템에 대해 설명하고자 한다. 본 발명의 요지를 모호하지 않도록 하기 위해 각 메모리 모듈에 구비되는 주변 회로부의 구성 및 이에 대한 설명은 상세히 설명하지 않기로 한다.
도 4 는 본 발명의 일 실시예에 따른 메모리 시스템(100)의 구성을 도시한 블록 구성도 이다.
도 4 를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(100)은, 메모리 컨트롤러(110)과 다수 개의 메모리 모듈들(120)을 포함할 수 있다. 다수 개의 메모리 모듈들(120) 각각은 DIMM으로 구현될 수 있고, 대응되는 슬롯(미도시)에 각각 삽입될 수 있다.
메모리 컨트롤러(110)는 커맨드(CMD), 어드레스(ADD) 및 클럭 신호(CLK)를 소정의 전송 라인을 통하여 다수 개의 메모리 모듈들(120)로 출력할 수 있다. 또한, 메모리 컨트롤러(110)는 리드 동작 시 다수 개의 메모리 모듈들(120)로부터 독출된 데이터(DQ)를 소정의 전송 라인을 통하여 입력받고, 라이트 동작 시 다수 개의 메모리 모듈들(120)로 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 소정의 전송 라인을 통하여 전송할 수 있다.
다수 개의 메모리 모듈들(120) 각각은, 종류에 따라 하나의 랭크(RANK)로 구성될 수도 있고, 하나 이상의 랭크로 구성될 수도 있다. 다수 개의 메모리 모듈들(120) 각각에는, 다수 개의 메모리 장치들, 예컨대 디램(DRAM) 칩들(122)이 실장될 수 있다.
디램(DRAM) 칩들(122) 각각은, 메모리 셀 어레이를 포함하는 메모리 코어(미도시)와, 메모리 셀 어레이 내의 결함 셀의 로우 혹은 컬럼 어드레스, 즉, 리페어 대상 어드레스를 저장하는 리페어 저장부(미도시)를 포함할 수 있다. 통상적으로, 메모리 장치는 설계 및 제조 이후에, 웨이퍼 레벨의 테스트 과정과 패키지 이후의 테스트 과정을 거쳐 칩의 불량 여부를 결정하는 리던던시 분석(REDUNDANCY ANALSYS) 동작을 수행하게 된다. 리던던시 분석(REDUNDANCY ANALSYS) 동작 후에 위크 셀 혹은 결함 셀로 판단되는 메모리 셀들의 로우 혹은 컬럼 어드레스를 리페어 대상 어드레스로 리페어 저장부에 저장한다.
메모리 컨트롤러(110)는, 리던던시 분석(REDUNDANCY ANALSYS) 동작 후에 저장되는 리페어 대상 어드레스에 대한 정보, 즉, 리페어 정보(INF_R)를 디램(DRAM) 칩들(122) 각각으로부터 입력받아 저장하고 이를 토대로 결함 셀의 어드레스가 동일한 뱅크들을 서로 맵핑시키기 위한 맵핑 신호(REMAP<0:m>)를 생성하는 리페어 정보 관리부(112)를 포함할 수 있다. 이 때, m은 디램(DRAM) 칩들(122) 각각에 구비되는 뱅크의 개수에 따라 결정될 수 있다. 참고로, 맵핑 신호(REMAP<0:m>)는 PAD (per-DRAM addressability) 모드 시에 해당 디램(DRAM) 칩들(122)로 전송될 수 있다. 참고로, PDA 모드란, 각각의 디램(DRAM) 칩들(122)에 대해, 독립적인 모드 레지스터 셋 동작을 수행할 수 있도록 지원하는 모드이다. 또한, 맵핑 신호(REMAP<0:m>)는, 어드레스(ADD) 혹은 커맨드(CMD) 형태로 소정의 전송 라인을 통하여 메모리 컨트롤러(110)로부터 각 메모리 모듈들(120)로 출력되고, 리페어 정보(INF_R)는 데이터(DQ) 형태로 소정의 전송 라인을 통하여 각 메모리 모듈들(120)로부터 메모리 컨트롤러(110)로 전달될 수 있다.
일 실시예에서, 리페어 정보 관리부(112)는, 디램(DRAM) 칩들(122)의 리페어 정보(INF_R)를 저장하기 위한 저장부(미도시)를 포함하며, 저장부는, 어레이 이-퓨즈 (ARE) 회로, 혹은 NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 하나로 구성될 수 있다.
디램(DRAM) 칩들(120)은, PAD 모드 시에 메모리 컨트롤러(110)로부터 전송되는 맵핑 신호(REMAP<0:m>)에 응답하여 뱅크들의 순서를 재배치 할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 반도체 시스템은, 동일한 커맨드 및 어드레스에 따라 동작하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서, 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 메모리 칩들의 리페어 정보를 토대로 결함 셀의 어드레스가 동일한 뱅크들이 서로 맵핑되도록 제어함으로써 메모리 모듈 전체 수율을 향상시킬 수 있다.
이하, 본 발명의 일 실시예에 따른 디램(DRAM) 칩들(122)의 구성을 설명하기로 한다.
도 5 는 도 4 의 디램(DRAM) 칩(122A)의 구성을 설명하기 위한 블록 구성도 이다. 다수 개의 디램(DRAM) 칩들(122)은 실질적으로 동일한 구성을 가지므로, 설명의 편의를 위해, 디램(DRAM) 칩(122A)을 예로 들어 설명하기로 한다.
도 5 를 참조하면, 디램(DRAM) 칩(122A)은, 커맨드 디코더(210), 어드레스 버퍼(220), 리프레쉬 제어부(230), 리페어 저장부(240), 리페어 제어부(250), 뱅크 제어부(260), 메모리 어레이 영역(270), 로우 회로(280), 센스 앰프부(292) 및 컬럼 회로(294)를 포함할 수 있다.
커맨드 디코더(210)는, 클럭 신호(CLK)에 응답하여 외부로부터 입력되는 커맨드(CMD)를 디코딩하여 리프레쉬 신호(REF), 부트업 신호(BOOTUP), 라이트/리드 신호(WT/RD), 액티브 신호(ACT), 프리차지 신호(PCG) 및 센스 앰프 제어 신호(SAEN)를 생성할 수 있다. 이 때, 커맨드(CMD)는, 리셋 신호(RST), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 칩 선택 신호(/CS)를 포함할 수 있다.
어드레스 버퍼(220)는, 클럭 신호(CLK)에 응답하여 외부로부터 입력되는 어드레스(ADD)를 버퍼링하여 뱅크 어드레스(B_ADD), 로우 어드레스(R_ADD) 및 컬럼 어드레스(C_ADD)를 출력할 수 있다. 이 때, 각 어드레스의 비트 수는 구비된 뱅크의 개수, 로우의 개수 및 컬럼의 개수에 따라 달라질 수 있다. 예를 들어, 메모리 어레이 영역(270)에 4 개의 뱅크들이 구비된 경우, 뱅크 어드레스(B_ADD)는 2 비트로 구성될 수 있다.
한편, 메모리 어레이 영역(270)에는 다수 개의 뱅크들(BK0~BK3)이 구비될 수 있다. 각 뱅크에는, 노멀 셀 영역(미도시) 및 리던던시 셀 영역(미도시)이 포함된다. 노말 셀 영역에 결함 셀, 즉, 리페어 대상 메모리 셀이 발견되면 리페어 대상 메모리 셀이 위치한 노말 워드 라인은 리던던시 셀 영역의 리던던시 워드 라인과 대체된다. 참고로, 메모리 모듈(122A)의 뱅크들(BK0~BK3)은 각각 다른 메모리 모듈의 뱅크들과 맵핑되어 동일한 커맨드(CMD) 및 어드레스(ADD)에 의해 억세스 될 수 있다.
리프레쉬 제어부(230)는, 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스(REF_ADD) 혹은 로우 어드레스(R_ADD)를 선택하여 타겟 로우 어드레스(ATROW)를 출력할 수 있다. 리프레쉬 동작 시에, 리프레쉬 제어부(230)는 리프레쉬 어드레스(REF_ADD)를 타겟 로우 어드레스(ATROW)로 출력하고, 로우 회로(280)는 타겟 로우 어드레스(ATROW)를 입력 받아 메모리 어레이 영역(270) 내의 다수 개의 뱅크들(BK0~BK3)의 워드 라인을 순차적으로 억세스하여 리프레쉬 동작을 수행할 수 있다.
리페어 저장부(240)는, 메모리 어레이 영역(270) 내의 결함 셀에 대응하는 로우 어드레스를 리페어 대상 어드레스로 저장하고 이를 리페어 정보(INF_R)로 출력할 수 있다. 보다 상세하게, 리페어 저장부(240)는, 리페어 퓨즈부(242) 및 퓨즈 정보 저장부(244)를 포함할 수 있다. 리페어 퓨즈부(242)는 리페어 대상 어드레스를 프로그래밍하기 위한 다수의 퓨즈들(미도시)를 포함할 수 있다. 리페어 퓨즈부(242)는 부트업 신호(BOOTUP)에 응답하여 프로그래밍된 리페어 대상 어드레스를 퓨즈 정보 저장부(244)에 출력할 수 있다. 퓨즈 정보 저장부(244)는 리페어 퓨즈부(242)로부터 제공되는 리페어 대상 어드레스를 리페어 정보(INF_R)로 저장하고, 이를 리페어 제어부(250)로 출력할 수 있다.
리페어 제어부(250)는, 퓨즈 정보 저장부(244)로부터 제공되는 리페어 정보(INF_R)와 리프레쉬 제어부(230)로부터 출력되는 타겟 로우 어드레스(ATROW)를 비교하여 리페어 제어 신호(HITSUM)를 출력할 수 있다. 만약, 리페어 정보(INF_R)와 타겟 로우 어드레스(ATROW)가 일치하면, 리페어 제어부(250)는 리페어 제어 신호(HITSUM)를 활성화시켜 출력할 수 있다.
뱅크 제어부(260)는, 뱅크 어드레스(B_ADD)를 디코딩하여 다수 개의 뱅크 선택 신호들(BS_RE)을 생성하되, 맵핑 신호(REMAP<0:m>)에 응답하여 다수 개의 뱅크 선택 신호들(BS_RE)의 순서를 재배치할 수 있다. 참고로, 맵핑 신호(REMAP<0:m>)는 PAD (per-DRAM addressability) 모드 시에 어드레스(ADD) 혹은 커맨드(CMD) 형태로 소정의 전송 라인을 통하여 메모리 컨트롤러(도 4 의 110)로부터 디램(DRAM) 칩(122A)으로 전송될 수 있다. 또한, 뱅크 제어부(260)는, 액티브 신호(ACT), 프리차지 신호(PCG)에 응답하여 다수 개의 뱅크 선택 신호들(BS_RE)을 이용하여 다수 개의 뱅크 활성화 신호들(RACT)을 생성할 수 있다. 이 때, 뱅크 선택 신호(BS_RE)는 다수의 뱅크들(BK0~BK3) 각각에 대응하여 해당 뱅크가 선택되었음을 알려주는 신호이며, 뱅크 활성화 신호(RACT)는 다수의 뱅크들(BK0~BK3) 각각에 대응하여 해당 뱅크를 액티브 하라는 액티브 명령이 활성화되었음을 알려주는 신호이다. 예를 들어, 메모리 어레이 영역(270)에 4 개의 뱅크들(BK0~BK3)이 구비된 경우, 뱅크 어드레스(B_ADD)는 2 비트 뱅크 어드레스(B_ADD<0:1>)로 구성되고, 뱅크 제어부(260)는 각 뱅크에 대응되는 4 개의 뱅크 선택 신호들(BS_RE<0:3>) 및 4 개의 뱅크 활성화 신호들(RACT<0:3>)을 생성할 수 있다.
한편, 일 실시예에서, 뱅크 제어부(260)는, 뱅크 어드레스(B_ADD)를 디코딩하여 프리 뱅크 선택 신호(BS)를 생성하되, 맵핑 신호(REMAP<0:m>)에 응답하여 프리 뱅크 선택 신호(BS)를 재배치하여 뱅크 선택 신호(BS_RE)를 생성할 수 있다. 다른 실시예에서, 뱅크 제어부(260)는, 맵핑 신호(REMAP<0:m>)에 응답하여 뱅크 어드레스(B_ADD)를 먼저 재배치하여 재배치된 뱅크 어드레스(B_RE_ADD)를 생성하고, 이를 디코딩하여 뱅크 선택 신호(BS_RE)를 생성할 수 있다.
로우 회로(280)는, 뱅크 활성화 신호들(RACT<0:3>)에 응답하여, 타겟 로우 어드레스(ATROW)에 의해 선택된 워드 라인을 활성화시킬 수 있다. 로우 회로(280)는, 리페어 제어 신호(HITSUM)가 활성화된 경우, 상기 타겟 로우 어드레스(ATROW)에 의해 지정되는 워드 라인을 대신해 리던던시(redundancy) 워드 라인을 활성화 시킬 수 있다. 이에 따라, 퓨즈 정보 저장부(244)에 저장된 리페어 정보(INF_R)에 대응하는 리페어 대상 어드레스는 리던던시 워드 라인으로 대체될 수 있다.
센스 앰프부(292)는, 센스 앰프 제어 신호(SAEN)에 응답하여 상기 메모리 어레이 영역(270)로부터 비트 라인(bit line)을 통해서 전송되는 메모리 셀의 데이터를 감지하여 증폭하는 동작을 수행할 수 있다.
컬럼 회로(294)는, 다수의 뱅크 선택 신호(BS_RE0~BS_RE3) 중 활성화되는 뱅크 선택 신호에 대응하는 뱅크를 선택하고, 선택된 뱅크 내에서 컬럼 어드레스(C_ADD)에 의해 선택된 비트 라인들의 데이터를 억세스 할 수 있다. 예를 들어, 리드 동작 시에, 컬럼 회로(294)는 리드 신호(RD)에 응답하여 컬럼 어드레스(C_ADD)에 의해 선택된 비트 라인(bit line)으로부터 전달되는 데이터를 DQ 패드로 출력할 수 있다. 또한, 라이트 동작 시에, 컬럼 회로(294)는 라이트 신호(WT)에 응답하여 컬럼 어드레스(C_ADD) 대응되는 비트 라인(bit line)에 DQ 패드를 통해 입력되는 데이터를 전달하여 저장할 수 있다.
상기와 같은 구성을 가지는 디램(DRAM) 칩(122A)은, 뱅크 어드레스(B_ADD)를 디코딩하여 다수 개의 뱅크 선택 신호들(BS_RE)을 생성하되, 메모리 컨트롤러(도 4 의 110)로부터 전달되는 맵핑 신호(REMAP<0:m>)에 응답하여 다수 개의 뱅크 선택 신호들(BS_RE)의 순서를 재배치할 수 있다. 이 때, 맵핑 신호(REMAP<0:m>)는, 동일한 커맨드 및 어드레스에 따라 동작하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서, 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 메모리 칩들의 리페어 정보를 토대로 결함 셀의 어드레스가 동일한 뱅크들을 맵핑시킬 수 있는 정보를 포함하고 있다. 따라서, 메모리 모듈 전체 수율을 향상시킬 수 있다.
도 6a 는 본 발명의 일 실시예에 따른 도 5 의 뱅크 제어부(260)를 설명하기 위한 블록 구성도 이다. 도 6b 는 도 6a 의 뱅크 재배치부(330)의 동작을 설명하기 위한 개략도 이다.
도 6a 를 참조하면, 뱅크 제어부(260)는, 선택 신호 생성부(310), 재배치부(330) 및 활성화 신호 생성부(350)을 포함할 수 있다.
선택 신호 생성부(310)는, 뱅크 어드레스(B_ADD<0:1>)를 디코딩하여 다수 개의 뱅크들(BK0~BK3) 각각에 대응되는 다수 개의 프리 뱅크 선택 신호들(BS0~BS3)을 생성할 수 있다. 선택 신호 생성부(310)는, 뱅크 어드레스(B_ADD<0:1>)에 의해 선택된 뱅크 선택 신호를 활성화시키고, 나머지 뱅크 선택 신호들은 비활성화 시킬 수 있다. 예를 들어, 뱅크(BK2)가 선택된 경우에 프리 뱅크 선택 신호(BS2)는 '하이' 레벨로 활성화 시키고, 나머지 프리 뱅크 선택 신호들(BS0, BS1, BS3)은 '로우' 레벨로 비활성화 시킬 수 있다.
재배치부(330)는, 맵핑 신호(REMAP<0:m>)에 응답하여 프리 뱅크 선택 신호들(BS0~BS3)의 순서를 재배치 하여 다수 개의 뱅크 선택 신호들(BS_RE0~BS_RE3)을 생성할 수 있다. 도 6b 과 같이, 재배치부(330)는, 맵핑 신호(REMAP<0:m>)에 응답하여 프리 뱅크 선택 신호들(BS0~BS3)과 뱅크 선택 신호들(BS_RE0~BS_RE3)를 일대일로 매칭하여 경로를 메모리 어레이 영역 내의 뱅크들의 순서를 도 3b 와 같이 재배치 할 수 있다.
활성화 신호 생성부(350)는, 액티브 신호(ACT) 및 프리차지 신호(PCG)에 응답하여 뱅크 선택 신호들(BS_RE0~BS_RE3)에 대응하는 뱅크를 활성화 시키기 위한 다수 개의 뱅크 활성화 신호들(RACT0~RACT3)을 생성할 수 있다. 활성화 신호 생성부(350)는, 액티브 신호(ACT)의 활성화 시에 뱅크 선택 신호들(BS_RE0~BS_RE3) 중 활성화된 뱅크 선택 신호에 대응하는 뱅크 활성화 신호를 활성화 시키고, 프리차지 신호(PCG)의 활성화 시에 뱅크 선택 신호들(BS_RE0~BS_RE3) 중 활성화된 뱅크 선택 신호에 대응하는 뱅크 활성화 신호를 비활성화 시킨다. 예를 들어, 활성화 신호 생성부(350)는, 뱅크 선택 신호(BS_RE2)와 액티브 신호(ACT)가 활성화되면 뱅크 활성화 신호(RACT2)를 활성화 시키고, 이후에 뱅크 선택 신호(BS_RE2)와 프리차지 신호(PCG)가 활성화되면 활성화된 뱅크 활성화 신호(RACT2)를 비활성화 시킨다. 뱅크 활성화 신호들(RACT0~RACT3)은 한번 활성화되면 프리차지 신호(ACT)에 의해 비활성화될 때까지 계속 활성화된 상태를 유지하므로, 여러 개의 뱅크 활성화 신호(RACT0~RACT3)가 중복적으로 활성화되는 것이 가능하다. 즉, 다수의 뱅크(BK0~BK3)가 동시에 액티브될 수 있다.
한편, 도 6a 에서는, 뱅크 선택 신호(BS)가 재배치되는 경우를 설명하였지만, 다른 실시예에서는, 뱅크 어드레스(B_ADD)가 재배치 된 후 뱅크 선택 신호(BS)가 생성되는 구성을 가질 수 있다.
도 7 은 본 발명의 다른 실시예에 따른 도 5 의 뱅크 제어부(260)를 설명하기 위한 블록 구성도 이다.
도 7 을 참조하면, 뱅크 제어부(260)는, 재배치부(410), 선택 신호 생성부(430) 및 활성화 신호 생성부(450)을 포함할 수 있다.
재배치부(410)는, 맵핑 신호(REMAP<0:m>)에 응답하여 뱅크 어드레스(B_ADD)를 재배치하여 재배치된 뱅크 어드레스(B_RE_ADD)를 생성할 수 있다. 선택 신호 생성부(310)는, 재배치된 뱅크 어드레스(B_RE_ADD)를 디코딩하여 다수 개의 뱅크들(BK0~BK3) 각각에 대응되는 다수 개의 뱅크 선택 신호들(BS_RE0~BS_RE3)을 생성할 수 있다. 활성화 신호 생성부(450) 액티브 신호(ACT) 및 프리차지 신호(PCG)에 응답하여 뱅크 선택 신호들(BS_RE0~BS_RE3)에 대응하는 뱅크를 활성화 시키기 위한 다수 개의 뱅크 활성화 신호들(RACT0~RACT3)을 생성할 수 있다.
이하, 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기로 한다.
도 8a 및 8b 는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트 이다.
도 8a 및 8b 를 참조하면, 우선, 메모리 모듈에 실장된 다수의 디램 칩들은 설계 및 제조 이후에, 웨이퍼 레벨의 테스트 과정과 패키지 이후의 테스트 과정을 거쳐 칩의 불량 여부를 결정하는 리던던시 분석(REDUNDANCY ANALSYS) 동작을 수행한다(S800). 리던던시 분석(REDUNDANCY ANALSYS) 동작 후에, 각 디램 칩은 위크 셀 혹은 결함 셀로 판단되는 메모리 셀들의 로우 혹은 컬럼 어드레스를 리페어 정보로 리페어 저장부에 저장한다(S810).
각 디램 칩이 메모리 모듈에 실장되고, 메모리 모듈이 대응되는 슬롯(미도시)에 삽입된 후 메모리 시스템이 구성되면, 초기 파라미터 설정을 위한 초기화 구간에 진입한다(S820). 초기화 구간에서, 메모리 컨트롤러는 메모리 모듈의 각 디램 칩에 저장된 리페어 대상 어드레스에 대한 정보, 즉, 리페어 정보(INF_R)를 입력 받아 저장(S830)하고, 이를 토대로 결함 셀의 어드레스가 동일한 뱅크들을 맵핑시키기 위한 맵핑 신호(REMAP)를 생성할 수 있다(S840). 이후, 생성된 맵핑 신호(REMAP)는, PAD (per-DRAM addressability) 모드 시에 어드레스(ADD) 혹은 커맨드(CMD) 형태로 소정의 전송 라인을 통하여 메모리 컨트롤러로부터 각 디램(DRAM) 칩으로 전송될 수 있다.
디램(DRAM) 칩들은, 메모리 컨트롤러로부터 전송되는 맵핑 신호(REMAP)에 응답하여 뱅크들의 순서를 재배치 할 수 있다(S850). 뱅크들의 순서를 재배치 하는 동작은 도 5 내지 7 에 설명되어 있는 바와 같이, 뱅크 어드레스(B_ADD)를 디코딩하여 다수 개의 뱅크 선택 신호들(BS_RE)을 생성하되, 메모리 컨트롤러로부터 전달되는 맵핑 신호(REMAP<0:m>)에 응답하여 다수 개의 뱅크 선택 신호들(BS_RE)의 순서를 재배치하는 동작을 포함할 수 있다. 이 후, 초기화 구간이 종료되고(S860), 재배치된 뱅크들의 순서에 따라 노멀 동작, 예를 들어, 리드 동작, 라이트 동작, 리프레쉬 동작, 리페어 동작 등을 수행할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 반도체 시스템은, 동일한 커맨드 및 어드레스에 따라 동작하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서, 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 메모리 칩들의 리페어 정보를 토대로 결함 셀의 어드레스가 동일한 뱅크들이 서로 맵핑되도록 제어함으로써 메모리 모듈 전체 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10, 100: 메모리 시스템 30, 40, 50, 60: 메모리 모듈
110: 메모리 컨트롤러 112: 리페어 정보 관리부
120: 메모리 모듈 122: 디램 칩들
210: 커맨드 디코더 220: 어드레스 버퍼
230: 리프레쉬 제어부 240: 리페어 저장부
250: 리페어 제어부 260: 뱅크 제어부
270: 셀 어레이 영역 280: 로우 회로
292: 센스 앰프부 294: 컬럼 회로

Claims (20)

  1. 동일한 커맨드 및 어드레스에 따라 동시에 억세스는 다수 개의 메모리 칩들 - 각 반도체 칩은 다른 반도체 칩들의 뱅크들과 서로 맵핑되는 다수 개의 뱅크들을 포함함 - 이 실장된 메모리 모듈; 및
    상기 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 상기 메모리 칩들의 리페어 정보에 따라 각 메모리 칩의 뱅크들의 순서를 재배치하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 칩들의 뱅크들을 서로 맵핑시킬 때, 결함 셀의 로우 어드레스 혹은 컬럼 어드레스가 동일한 뱅크들을 서로 맵핑시키는 것
    을 특징으로 하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메모리 컨트롤러는,
    초기화 구간에서, 상기 각 메모리 칩의 리페어 정보를 입력받아 저장하고, 저장된 리페어 정보를 토대로, 결함 셀의 로우 어드레스 혹은 컬럼 어드레스가 동일한 뱅크들을 서로 맵핑시키기 위한 맵핑 신호를 생성하는 리페어 정보 관리부
    를 포함하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 리페어 정보 관리부는,
    상기 각 메모리 칩의 리페어 정보를 입력받아 저장하기 위한 어레이 이-퓨즈 (ARE) 혹은 비휘발성 메모리 장치
    를 포함하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 맵핑 신호는,
    PAD (per-DRAM addressability) 모드 시에 어드레스 혹은 커맨드 형태로 상기 메모리 컨트롤러로부터 상기 메모리 칩들 각각으로 전송되는 것
    을 특징으로 하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 다수 개의 메모리 칩들 각각은,
    노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들을 구비하는 다수의 뱅크들이 배치된 메모리 어레이 영역;
    상기 리페어 대상 셀들의 리페어 어드레스를 저장하고, 이를 상기 리페어 정보로 출력하는 리페어 저장부;
    상기 리페어 정보와 로우 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어 신호를 생성하는 리페어 제어부;
    뱅크 어드레스를 디코딩하여 다수 개의 뱅크 선택 신호들을 생성하고, 상기 뱅크 선택 신호들을 토대로 다수 개의 뱅크 활성화 신호들을 생성하되, 상기 맵핑 신호에 응답하여 상기 뱅크 선택 신호들의 순서를 재배치하는 뱅크 제어부;
    상기 뱅크 선택 신호들 및 상기 리페어 제어 신호에 따라 상기 로우 어드레스에 대응하는 워드 라인을 활성화시키는 로우 회로; 및
    리드 혹은 라이트 동작 시에 상기 뱅크 활성화 신호들 및 컬럼 어드레스에 의해 선택된 비트 라인의 데이터를 억세스하는 컬럼 회로
    를 포함하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 뱅크 제어부는,
    상기 뱅크 어드레스를 디코딩하여 상기 다수 개의 뱅크들 각각에 대응되는 프리 뱅크 선택 신호들을 생성하기 위한 선택 신호 생성부;
    상기 맵핑 신호에 응답하여 상기 프리 뱅크 선택 신호들의 순서를 재배치 하여 상기 뱅크 선택 신호들을 생성하기 위한 재배치부; 및
    액티브 신호 및 프리차지 신호에 응답하여 상기 뱅크 선택 신호들에 대응하는 뱅크를 활성화 시키기 위한 상기 뱅크 활성화 신호들을 생성하기 위한 활성화 신호 생성부
    를 포함하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 뱅크 제어부는,
    상기 맵핑 신호에 응답하여 상기 뱅크 어드레스를 재배치하여 재배치된 뱅크 어드레스를 생성하기 위한 재배치부;
    상기 재배치된 뱅크 어드레스를 디코딩하여 상기 뱅크 선택 신호들을 생성하기 위한 선택 신호 생성부; 및
    액티브 신호 및 프리차지 신호에 응답하여 상기 뱅크 선택 신호들에 대응하는 뱅크를 활성화 시키기 위한 상기 뱅크 활성화 신호들을 생성하기 위한 활성화 신호 생성부
    를 포함하는 메모리 시스템.
  9. 동일한 커맨드 및 어드레스에 따라 동시에 억세스 되며, 각각이 서로 맵핑되는 다수 개의 뱅크들을 포함하는 다수 개의 메모리 칩들이 실장된 메모리 모듈에서,
    상기 메모리 칩들 각각은,
    노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들을 구비하는 다수의 뱅크들이 배치된 메모리 어레이 영역;
    상기 리페어 대상 셀들의 리페어 어드레스를 저장하고, 이를 리페어 정보로 출력하는 리페어 저장부;
    상기 리페어 정보와 로우 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어 신호를 생성하는 리페어 제어부;
    뱅크 어드레스를 디코딩하여 다수 개의 뱅크 선택 신호들을 생성하고, 상기 뱅크 선택 신호들을 토대로 다수 개의 뱅크 활성화 신호들을 생성하되, 상기 리페어 정보를 토대로 생성된 맵핑 신호에 응답하여 상기 뱅크 선택 신호들의 순서를 재배치하는 뱅크 제어부;
    상기 뱅크 선택 신호들 및 상기 리페어 제어 신호에 따라 상기 로우 어드레스에 대응하는 워드 라인을 활성화시키는 로우 회로; 및
    리드 혹은 라이트 동작 시에 상기 뱅크 활성화 신호들 및 컬럼 어드레스에 의해 선택된 비트 라인의 데이터를 억세스하는 컬럼 회로
    를 포함하는 메모리 모듈.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 맵핑 신호는,
    상기 리페어 정보를 토대로, 결함 셀의 로우 어드레스 혹은 컬럼 어드레스가 동일한 뱅크들을 서로 맵핑시키기 위한 정보를 포함하는 것
    을 특징으로 하는 메모리 모듈.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 맵핑 신호는,
    PAD (per-DRAM addressability) 모드 시에 어드레스 혹은 커맨드 형태로 메모리 컨트롤러로부터 상기 메모리 칩들 각각으로 전송되는 것
    을 특징으로 하는 메모리 모듈.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 뱅크 제어부는,
    상기 뱅크 어드레스를 디코딩하여 상기 다수 개의 뱅크들 각각에 대응되는 프리 뱅크 선택 신호들을 생성하기 위한 선택 신호 생성부;
    상기 맵핑 신호에 응답하여 상기 프리 뱅크 선택 신호들의 순서를 재배치 하여 상기 뱅크 선택 신호들을 생성하기 위한 재배치부; 및
    액티브 신호 및 프리차지 신호에 응답하여 상기 뱅크 선택 신호들에 대응하는 뱅크를 활성화 시키기 위한 상기 뱅크 활성화 신호들을 생성하기 위한 활성화 신호 생성부
    를 포함하는 메모리 모듈.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 뱅크 제어부는,
    상기 맵핑 신호에 응답하여 상기 뱅크 어드레스를 재배치하여 재배치된 뱅크 어드레스를 생성하기 위한 재배치부;
    상기 재배치된 뱅크 어드레스를 디코딩하여 상기 뱅크 선택 신호들을 생성하기 위한 선택 신호 생성부; 및
    액티브 신호 및 프리차지 신호에 응답하여 상기 뱅크 선택 신호들에 대응하는 뱅크를 활성화 시키기 위한 상기 뱅크 활성화 신호들을 생성하기 위한 활성화 신호 생성부
    를 포함하는 메모리 모듈.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 리페어 저장부는,
    상기 리페어 대상 셀들의 리페어 어드레스를 프로그램하는 다수의 퓨즈셋을 구비하고, 부트업 신호에 응답하여 상기 다수의 퓨즈셋에 프로그래밍된 리페어 어드레스를 출력하는 리페어 퓨즈부; 및
    상기 리페어 퓨즈부로부터 제공되는 리페어 어드레스를 상기 리페어 정보로 저장하는 퓨즈 정보 저장부
    를 포함하는 메모리 모듈.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    외부로부터 입력되는 클럭 신호를 버퍼링하여 적어도 하나의 내부 클럭 신호를 출력하는 클럭 버퍼부; 및
    외부로부터 입력되는 커맨드 및 어드레스를 입력받아 버퍼링하고, 상기 내부 클럭 신호에 응답하여 내부 커맨드 및 내부 어드레스를 상기 메모리 칩들에게 제공하는 레지스터
    를 더 포함하는 메모리 모듈.
  16. 동일한 커맨드 및 어드레스에 따라 동시에 억세스 되며, 각각이 서로 맵핑되는 다수 개의 뱅크들을 포함하는 다수 개의 메모리 칩들이 실장된 메모리 모듈 및 메모리 컨트롤러를 포함하는 메모리 시스템에 있어서,
    상기 각 메모리 칩이, 위크 셀 혹은 결함 셀로 판단되는 메모리 셀들의 로우 혹은 컬럼 어드레스를 리페어 정보로 저장하는 단계;
    초기화 구간에 진입하면, 상기 메모리 컨트롤러가, 상기 메모리 모듈의 각 메모리 칩에 저장된 리페어 정보를 토대로 맵핑 신호를 생성하는 단계;
    상기 메모리 칩들이, 상기 맵핑 신호에 응답하여 뱅크들의 순서를 재배치 하는 단계; 및
    초기화 구간이 종료된 후, 상기 메모리 칩들이, 상기 재배치된 뱅크들의 순서에 따라 노멀 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 맵핑 신호는,
    상기 리페어 정보를 토대로, 결함 셀의 로우 어드레스 혹은 컬럼 어드레스가 동일한 뱅크들을 서로 맵핑시키기 위한 정보
    를 포함하는 메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 맵핑 신호에 응답하여 뱅크들의 순서를 재배치 하는 단계는,
    뱅크 어드레스를 디코딩하여 다수 개의 뱅크 선택 신호들을 생성하되, 상기 맵핑 신호에 응답하여 상기 뱅크 선택 신호들의 순서를 재배치하는 단계; 및
    액티브 신호 및 프리차지 신호에 응답하여 상기 뱅크 선택 신호들에 대응하는 뱅크를 활성화 시키기 위한 뱅크 활성화 신호들을 생성하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 뱅크 선택 신호들의 순서를 재배치하는 단계는,
    상기 뱅크 어드레스를 디코딩하여 상기 다수 개의 뱅크들 각각에 대응되는 프리 뱅크 선택 신호들을 생성하는 단계; 및
    상기 맵핑 신호에 응답하여 상기 프리 뱅크 선택 신호들의 순서를 재배치 하여 상기 뱅크 선택 신호들을 생성하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 뱅크 선택 신호들의 순서를 재배치하는 단계는,
    상기 맵핑 신호에 응답하여 상기 뱅크 어드레스를 재배치하여 재배치된 뱅크 어드레스를 생성하는 단계; 및
    상기 재배치된 뱅크 어드레스를 디코딩하여 상기 뱅크 선택 신호들을 생성하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
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