JP2000286703A - リセット回路及びｐｌｌ周波数シンセサイザ - Google Patents
リセット回路及びｐｌｌ周波数シンセサイザInfo
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- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 パワーセーブ解除後のＰＬＬ動作時間の遅れ
を無くしロックアップタイムが遅れないようにする周波
数シンセサイザを提供する。 【解決手段】リセット回路２１に設けられた制御回路２
３は、パワーセーブ信号PSが解除されると、遅延回路２
２の出力信号SGCをその時の周波数設定信号DIVのレベル
と一致させるためのセット信号S又はリセット信号Rを遅
延回路２２に出力する。判定回路２４は、パワーセーブ
信号PSが解除された時には周波数設定信号DIVのレベル
と遅延回路２２の出力信号SGCのレベルが一致している
ことから、位相比較器を停止させるためのＬレベルの出
力信号OUTに出力することはない。その結果、パワーセ
ーブ信号PSが解除された時には、位相比較器は直ちに基
準信号と比較信号の位相を比較する比較動作を開始する
ことができる。
を無くしロックアップタイムが遅れないようにする周波
数シンセサイザを提供する。 【解決手段】リセット回路２１に設けられた制御回路２
３は、パワーセーブ信号PSが解除されると、遅延回路２
２の出力信号SGCをその時の周波数設定信号DIVのレベル
と一致させるためのセット信号S又はリセット信号Rを遅
延回路２２に出力する。判定回路２４は、パワーセーブ
信号PSが解除された時には周波数設定信号DIVのレベル
と遅延回路２２の出力信号SGCのレベルが一致している
ことから、位相比較器を停止させるためのＬレベルの出
力信号OUTに出力することはない。その結果、パワーセ
ーブ信号PSが解除された時には、位相比較器は直ちに基
準信号と比較信号の位相を比較する比較動作を開始する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、出力信号周波数を
設定された周波数に一致させるように動作するＰＬＬ周
波数シンセサイザ及びそのＰＬＬ周波数シンセサイザに
好適なリセット回路に関する。
設定された周波数に一致させるように動作するＰＬＬ周
波数シンセサイザ及びそのＰＬＬ周波数シンセサイザに
好適なリセット回路に関する。
【０００２】近年、携帯電話等の移動体通信機器にＰＬ
Ｌ周波数シンセサイザが採用されている。移動体通信機
器において、使用周波数帯域は２本以上あり、各周波数
間隔が大きく、ＰＬＬ周波数シンセサイザを構成する１
つのＶＣＯ（電圧制御発振器）では、その周波数変化に
対応できなくなっている。そのため、ＰＬＬ周波数シン
セサイザは、ＶＣＯが安定するまで一時動作を停止せる
ための機能を備えている。また、ＰＬＬ周波数シンセサ
イザは、移動体通信機器に使用される電池の長寿命化が
求められていて消費電力の低減のためのパワーセーブ機
能が備えられている。そして、これら２つの機能を備え
たＰＬＬ周波数シンセサイザにおいても、移動体通信機
器の利便性を向上させるために、出力信号周波数を所望
の周波数に即座に切り替える必要がある。
Ｌ周波数シンセサイザが採用されている。移動体通信機
器において、使用周波数帯域は２本以上あり、各周波数
間隔が大きく、ＰＬＬ周波数シンセサイザを構成する１
つのＶＣＯ（電圧制御発振器）では、その周波数変化に
対応できなくなっている。そのため、ＰＬＬ周波数シン
セサイザは、ＶＣＯが安定するまで一時動作を停止せる
ための機能を備えている。また、ＰＬＬ周波数シンセサ
イザは、移動体通信機器に使用される電池の長寿命化が
求められていて消費電力の低減のためのパワーセーブ機
能が備えられている。そして、これら２つの機能を備え
たＰＬＬ周波数シンセサイザにおいても、移動体通信機
器の利便性を向上させるために、出力信号周波数を所望
の周波数に即座に切り替える必要がある。
【０００３】
【従来の技術】携帯電話等の移動体通信機器において、
使用周波数帯域は２本以上あり、各周波数間隔が大き
く、ＰＬＬ周波数シンセサイザに設けられた１つのＶＣ
Ｏ（電圧制御発振器）では、周波数変化に対応できなく
なってきている。そのため、二つ以上、又は、ＶＣＯを
構成する部品の定数を変えて対応しなくてはならず、Ｖ
ＣＯが安定するまでＰＬＬ周波数シンセサイザの動作を
遅らさなければならない。そこで、一時的にＰＬＬ周波
数シンセサイザの動作を初期化しその間だけＰＬＬ周波
数シンセサイザが動作しないようにリセット回路が設け
られている。
使用周波数帯域は２本以上あり、各周波数間隔が大き
く、ＰＬＬ周波数シンセサイザに設けられた１つのＶＣ
Ｏ（電圧制御発振器）では、周波数変化に対応できなく
なってきている。そのため、二つ以上、又は、ＶＣＯを
構成する部品の定数を変えて対応しなくてはならず、Ｖ
ＣＯが安定するまでＰＬＬ周波数シンセサイザの動作を
遅らさなければならない。そこで、一時的にＰＬＬ周波
数シンセサイザの動作を初期化しその間だけＰＬＬ周波
数シンセサイザが動作しないようにリセット回路が設け
られている。
【０００４】又、移動体通信機器において使用される電
池の寿命を長くするために、ＰＬＬ周波数シンセサイザ
においてもパワーセーブのための機能が備えられてい
る。図６は、従来のリセット回路を備えたパワーセーブ
機能付きのＰＬＬ周波数シンセサイザ１０の要部回路図
を示す。
池の寿命を長くするために、ＰＬＬ周波数シンセサイザ
においてもパワーセーブのための機能が備えられてい
る。図６は、従来のリセット回路を備えたパワーセーブ
機能付きのＰＬＬ周波数シンセサイザ１０の要部回路図
を示す。
【０００５】基準発振器１１からの基準発振信号fosc
は、基準信号入力バッファ１２を介してリファレンスカ
ウンタ１３及び初期位相検出器１４に入力される。又、
比較発振信号finは、比較信号分周器１５を介して分周
されてメインカウンタ１６及び初期位相検出器１４に入
力される。リファレンスカウンタ１３は、設定された基
準分周比に基づいて基準発振信号foscを分周し、その分
周信号を基準信号frとして位相比較器１７に出力する。
比較信号分周器１５は、予め定めた分周比に基づいて比
較発振信号finを分周し、その分周信号fppをメインカウ
ンタ１６に出力する。メインカウンタ１６は、設定され
た比較分周比に基づいて前記分周信号fppを分周し、そ
の分周信号を比較信号fpとして位相比較器１７に出力す
る。
は、基準信号入力バッファ１２を介してリファレンスカ
ウンタ１３及び初期位相検出器１４に入力される。又、
比較発振信号finは、比較信号分周器１５を介して分周
されてメインカウンタ１６及び初期位相検出器１４に入
力される。リファレンスカウンタ１３は、設定された基
準分周比に基づいて基準発振信号foscを分周し、その分
周信号を基準信号frとして位相比較器１７に出力する。
比較信号分周器１５は、予め定めた分周比に基づいて比
較発振信号finを分周し、その分周信号fppをメインカウ
ンタ１６に出力する。メインカウンタ１６は、設定され
た比較分周比に基づいて前記分周信号fppを分周し、そ
の分周信号を比較信号fpとして位相比較器１７に出力す
る。
【０００６】初期位相検出器１４は、基準発振信号fosc
と分周信号fppを入力し、分周信号fppの立ち上がった時
から予め定めた期間内に基準発振信号foscの立ち上がり
エッジが発生している時には、リファレンスカウンタ１
３及びメインカウンタ１６を動作可能な状態にする指令
信号を両カウンタ１３，１６に出力する。反対に、分周
信号fppの立ち上がった時から予め定めた期間内に基準
発振信号foscの立ち上がりエッジが発生しない時には、
初期位相検出器１４はリファレンスカウンタ１３及びメ
インカウンタ１６を非動作にする指令信号を両カウンタ
１３，１６に出力する。
と分周信号fppを入力し、分周信号fppの立ち上がった時
から予め定めた期間内に基準発振信号foscの立ち上がり
エッジが発生している時には、リファレンスカウンタ１
３及びメインカウンタ１６を動作可能な状態にする指令
信号を両カウンタ１３，１６に出力する。反対に、分周
信号fppの立ち上がった時から予め定めた期間内に基準
発振信号foscの立ち上がりエッジが発生しない時には、
初期位相検出器１４はリファレンスカウンタ１３及びメ
インカウンタ１６を非動作にする指令信号を両カウンタ
１３，１６に出力する。
【０００７】基準信号frと比較信号fpを入力する位相比
較器１７は、その基準信号frの立ち上がりエッジと比較
信号fpの立ち上がりエッジとを比較する。そして、位相
比較器１７は、両信号fr，fpの周波数差及び位相差に応
じたパルス信号をチャージポンプ１８に出力する。チャ
ージポンプ１８は、位相比較器１７からのパルス信号に
基づいて、その出力段のプルアップ側トランジスタ或い
はプルダウン側トランジスタがオンされる。そして、チ
ャージポンプ１８は次段のローパスフィルタ１９を負荷
としてプルアップ側トランジスタがオンされるとその出
力電圧が上昇させ、プルダウン側トランジスタがオンさ
せるとその出力電圧が低下する。
較器１７は、その基準信号frの立ち上がりエッジと比較
信号fpの立ち上がりエッジとを比較する。そして、位相
比較器１７は、両信号fr，fpの周波数差及び位相差に応
じたパルス信号をチャージポンプ１８に出力する。チャ
ージポンプ１８は、位相比較器１７からのパルス信号に
基づいて、その出力段のプルアップ側トランジスタ或い
はプルダウン側トランジスタがオンされる。そして、チ
ャージポンプ１８は次段のローパスフィルタ１９を負荷
としてプルアップ側トランジスタがオンされるとその出
力電圧が上昇させ、プルダウン側トランジスタがオンさ
せるとその出力電圧が低下する。
【０００８】ローパスフィルタ１９は、チャージポンプ
１８の負荷として動作し、同チャージポンプの出力電圧
を平滑にしてＶＣＯ（電圧制御発振器）２０に出力す
る。ＶＣＯ２０はローパスフィルタ１９の出力電圧に応
じた周波数の出力信号fvcoを出力し、その出力信号fvco
は通信機器の搬送波として利用される。又、この出力信
号fvcoは、前記した比較発振信号finとして比較信号分
周器１５に出力される。つまり、このＰＬＬ周波数シン
セサイザ１０は、搬送波に利用される出力信号fvcoをリ
ファレンスカウンタ１３の基準分周比とメインカウンタ
１５の比較分周比に対応する周波数にロックする。
１８の負荷として動作し、同チャージポンプの出力電圧
を平滑にしてＶＣＯ（電圧制御発振器）２０に出力す
る。ＶＣＯ２０はローパスフィルタ１９の出力電圧に応
じた周波数の出力信号fvcoを出力し、その出力信号fvco
は通信機器の搬送波として利用される。又、この出力信
号fvcoは、前記した比較発振信号finとして比較信号分
周器１５に出力される。つまり、このＰＬＬ周波数シン
セサイザ１０は、搬送波に利用される出力信号fvcoをリ
ファレンスカウンタ１３の基準分周比とメインカウンタ
１５の比較分周比に対応する周波数にロックする。
【０００９】このＰＬＬ周波数シンセサイザ１０は、リ
セット回路５１を備えている。リセット回路５１は、前
記リファレンスカウンタ１３からの基準信号frを遅延ク
ロックCLKとして入力するとともに、周波数設定信号DIV
を入力する。図７は、そのリセット回路５１の回路図を
示す。
セット回路５１を備えている。リセット回路５１は、前
記リファレンスカウンタ１３からの基準信号frを遅延ク
ロックCLKとして入力するとともに、周波数設定信号DIV
を入力する。図７は、そのリセット回路５１の回路図を
示す。
【００１０】リセット回路５１は、遅延回路５２とエク
スクルーシブノア回路５３とを有している。遅延回路５
２は、３個のＤ型フリップフロップ（ＤＦＦ）５２ａ〜
５２ｃを備えている。各ＤＦＦ５２ａ〜５２ｃのクロッ
ク入力端子Ｃには、図６に示す遅延クロックCLK（基準
信号fr）が入力される。初段のＤＦＦ５２ａのデータ入
力端子Ｄは周波数設定信号DIVを入力し、同ＤＦＦ５２
ａの出力端子Ｑは中段のＤＦＦ５２ｂのデータ入力端子
Ｄに接続されている。中段のＤＦＦ５２ｂの出力端子Ｑ
は最終段のＤＦＦ５２ｃのデータ入力端子Ｄに接続され
ている。
スクルーシブノア回路５３とを有している。遅延回路５
２は、３個のＤ型フリップフロップ（ＤＦＦ）５２ａ〜
５２ｃを備えている。各ＤＦＦ５２ａ〜５２ｃのクロッ
ク入力端子Ｃには、図６に示す遅延クロックCLK（基準
信号fr）が入力される。初段のＤＦＦ５２ａのデータ入
力端子Ｄは周波数設定信号DIVを入力し、同ＤＦＦ５２
ａの出力端子Ｑは中段のＤＦＦ５２ｂのデータ入力端子
Ｄに接続されている。中段のＤＦＦ５２ｂの出力端子Ｑ
は最終段のＤＦＦ５２ｃのデータ入力端子Ｄに接続され
ている。
【００１１】周波数設定信号DIVは、ＰＬＬ周波数シン
セサイザ１０が生成する出力信号fvcoの周波数を変更さ
せるたび毎にＨレベルとＬレベルの間を反転する信号で
あって、外部装置から出力される。
セサイザ１０が生成する出力信号fvcoの周波数を変更さ
せるたび毎にＨレベルとＬレベルの間を反転する信号で
あって、外部装置から出力される。
【００１２】詳述すると、図８に示すように、周波数設
定信号DIVがＬレベルからＨレベルに立ち上がった時、
最初（１番目）の出力された遅延クロックCLKに応答し
て、初段のＤＦＦ５２ａは該周波数設定信号DIVのＨレ
ベルを保持するとともに出力端子Ｑから該周波数設定信
号DIV（出力信号SGA）を出力する。続いて２番目の遅延
クロックCLKが出力されると、中段のＤＦＦ５２ｂは初
段のＤＦＦ５２ａが保持し出力している出力信号SGAの
Ｈレベルを保持するとともに出力端子Ｑから該出力信号
SGA（出力信号SGB）を出力する。続いて３番目の遅延ク
ロックCLKが出力されると、最終段のＤＦＦ５２ｃは中
段のＤＦＦ５２ｂが保持し出力している該出力信号SGB
のＨレベルを保持するとともに出力端子Ｑから該出力信
号SGB（出力信号SGC）を出力する。
定信号DIVがＬレベルからＨレベルに立ち上がった時、
最初（１番目）の出力された遅延クロックCLKに応答し
て、初段のＤＦＦ５２ａは該周波数設定信号DIVのＨレ
ベルを保持するとともに出力端子Ｑから該周波数設定信
号DIV（出力信号SGA）を出力する。続いて２番目の遅延
クロックCLKが出力されると、中段のＤＦＦ５２ｂは初
段のＤＦＦ５２ａが保持し出力している出力信号SGAの
Ｈレベルを保持するとともに出力端子Ｑから該出力信号
SGA（出力信号SGB）を出力する。続いて３番目の遅延ク
ロックCLKが出力されると、最終段のＤＦＦ５２ｃは中
段のＤＦＦ５２ｂが保持し出力している該出力信号SGB
のＨレベルを保持するとともに出力端子Ｑから該出力信
号SGB（出力信号SGC）を出力する。
【００１３】つまり、Ｄ型フリップフロップ（ＤＦＦ）
５２ａ〜５２ｃからなる遅延回路５２は、シフトレジス
タであって、周波数設定信号DIVのレベルが変化する
と、その変化した時から遅延クロックCLKを３個入力し
た時、変化したレベルの周波数設定信号DIV（出力信号S
GC）を出力する。
５２ａ〜５２ｃからなる遅延回路５２は、シフトレジス
タであって、周波数設定信号DIVのレベルが変化する
と、その変化した時から遅延クロックCLKを３個入力し
た時、変化したレベルの周波数設定信号DIV（出力信号S
GC）を出力する。
【００１４】エクスクルーシブノア回路５３は、遅延回
路５２の出力信号SGCと周波数設定信号DIVを入力する。
エクスクルーシブノア回路５３は出力信号SGCのレベル
と周波数設定信号DIVのレベルが一致した時Ｈレベル、
不一致の時Ｌレベルのリセット信号としての出力信号OU
Tを出力する。従って、エクスクルーシブノア回路５３
は、周波数設定信号DIVのレベルが変化すると、その変
化した時から遅延クロックCLKが３個されるまでの間、
出力信号OUTはＬレベルとなる。
路５２の出力信号SGCと周波数設定信号DIVを入力する。
エクスクルーシブノア回路５３は出力信号SGCのレベル
と周波数設定信号DIVのレベルが一致した時Ｈレベル、
不一致の時Ｌレベルのリセット信号としての出力信号OU
Tを出力する。従って、エクスクルーシブノア回路５３
は、周波数設定信号DIVのレベルが変化すると、その変
化した時から遅延クロックCLKが３個されるまでの間、
出力信号OUTはＬレベルとなる。
【００１５】このリセット回路５１の出力信号OUTは、
内部回路としての前記位相比較器１７に出力される。そ
して、位相比較器１７は、出力信号OUTがＨレベルの時
には動作状態となり、出力信号OUTがＬレベルの時には
停止状態となる。従って、位相比較器１７は、周波数設
定信号DIVのレベルが変化する毎に、その変化した時か
ら遅延クロックCLKが３個されるまでの間、動作を停止
（初期化）する。つまり、設定周波数が変化してそれに
対応してＶＣＯ２０が安定するまでの期間、リセット回
路５１は、一時的に位相比較器１７の動作を停止（初期
化）してＰＬＬ周波数シンセサイザ１０が動作しないよ
うにする。
内部回路としての前記位相比較器１７に出力される。そ
して、位相比較器１７は、出力信号OUTがＨレベルの時
には動作状態となり、出力信号OUTがＬレベルの時には
停止状態となる。従って、位相比較器１７は、周波数設
定信号DIVのレベルが変化する毎に、その変化した時か
ら遅延クロックCLKが３個されるまでの間、動作を停止
（初期化）する。つまり、設定周波数が変化してそれに
対応してＶＣＯ２０が安定するまでの期間、リセット回
路５１は、一時的に位相比較器１７の動作を停止（初期
化）してＰＬＬ周波数シンセサイザ１０が動作しないよ
うにする。
【００１６】又、ＰＬＬ周波数シンセサイザ１０は、パ
ワーセーブ信号PSを入力する。パワーセーブ信号PSは、
前記基準信号入力バッファ１２、初期位相検出器１４、
比較信号分周器１５、メインカウンタ１６及び位相比較
出器１７に入力される。パワーセーブ信号PSはＰＬＬ周
波数シンセサイザ１０を動作させる時にはＨレベル、Ｐ
ＬＬ周波数シンセサイザ１１を停止させる時にはＬレベ
ルとなる信号であって、外部装置から出力される。
ワーセーブ信号PSを入力する。パワーセーブ信号PSは、
前記基準信号入力バッファ１２、初期位相検出器１４、
比較信号分周器１５、メインカウンタ１６及び位相比較
出器１７に入力される。パワーセーブ信号PSはＰＬＬ周
波数シンセサイザ１０を動作させる時にはＨレベル、Ｐ
ＬＬ周波数シンセサイザ１１を停止させる時にはＬレベ
ルとなる信号であって、外部装置から出力される。
【００１７】従って、パワーセーブ信号PSがＬレベルの
時、基準信号バッフア１２、初期位相検出器１４、比較
信号分周器１５、メインカウンタ１６及び位相比較出器
１７は、停止する。つまり、不使用時には、ＰＬＬ周波
数シンセサイザ１０を停止状態にして電池の消費電力を
抑えるようにしている。
時、基準信号バッフア１２、初期位相検出器１４、比較
信号分周器１５、メインカウンタ１６及び位相比較出器
１７は、停止する。つまり、不使用時には、ＰＬＬ周波
数シンセサイザ１０を停止状態にして電池の消費電力を
抑えるようにしている。
【００１８】
【発明が解決しようとする課題】ところで、上記したリ
セット回路５１を備えたパワーセーブ機能付きのＰＬＬ
周波数シンセサイザ１０は、パワーセーブ中（パワーセ
ーブ信号PSがＬレベル）に周波数設定信号DIVのレベル
が切り替わると以下の問題が生じる。
セット回路５１を備えたパワーセーブ機能付きのＰＬＬ
周波数シンセサイザ１０は、パワーセーブ中（パワーセ
ーブ信号PSがＬレベル）に周波数設定信号DIVのレベル
が切り替わると以下の問題が生じる。
【００１９】図９は、パワーセーブ信号PSが切り替わっ
た時の各回路の出力波形をタイミングチャートを示す。
パワーセーブ中（パワーセーブ信号PSがＬレベル）に、
周波数設定信号DIVのレベルが切り替わったとき、リセ
ット回路５１の出力信号OUTはＬレベルとなっていて、
位相比較器１７を停止させる状態となる。
た時の各回路の出力波形をタイミングチャートを示す。
パワーセーブ中（パワーセーブ信号PSがＬレベル）に、
周波数設定信号DIVのレベルが切り替わったとき、リセ
ット回路５１の出力信号OUTはＬレベルとなっていて、
位相比較器１７を停止させる状態となる。
【００２０】そして、パワーセーブが解除（パワーセー
ブ信号PSがＨレベル）されてＰＬＬ周波数シンセサイザ
１０が動作状態になって最初の遅延クロックCLK（基準
信号fr）が入力された時、初段のＤＦＦ５２ａ以外の中
段及び最終段のＤＦＦ５２ｂ，５２ｃは、前記周波数設
定信号DIVが切り替わる前の状態を保持している。その
結果、最終段のＤＦＦ５２ｃが周波数設定信号DIVが切
り替わった後の状態を保持するまで、リセット回路５１
の出力信号OUTはＬレベルのままとなる。つまり、パワ
ーセーブが解除されてもＰＬＬ周波数シンセサイザ１０
はその動作開始時間が遅くなりロックアップタイムが遅
れる。
ブ信号PSがＨレベル）されてＰＬＬ周波数シンセサイザ
１０が動作状態になって最初の遅延クロックCLK（基準
信号fr）が入力された時、初段のＤＦＦ５２ａ以外の中
段及び最終段のＤＦＦ５２ｂ，５２ｃは、前記周波数設
定信号DIVが切り替わる前の状態を保持している。その
結果、最終段のＤＦＦ５２ｃが周波数設定信号DIVが切
り替わった後の状態を保持するまで、リセット回路５１
の出力信号OUTはＬレベルのままとなる。つまり、パワ
ーセーブが解除されてもＰＬＬ周波数シンセサイザ１０
はその動作開始時間が遅くなりロックアップタイムが遅
れる。
【００２１】本発明は、上記問題点を解消するためにな
されたものであって、その目的はパワーセーブ中に周波
数設定信号が切り替わっても、パワーセーブ解除後のロ
ックアップタイムが遅れないようにすることができるＰ
ＬＬ周波数シンセサイザ及びリセット回路を提供するこ
とにある。
されたものであって、その目的はパワーセーブ中に周波
数設定信号が切り替わっても、パワーセーブ解除後のロ
ックアップタイムが遅れないようにすることができるＰ
ＬＬ周波数シンセサイザ及びリセット回路を提供するこ
とにある。
【００２２】
【課題を解決するための手段】請求項１に記載の発明に
よれば、制御回路は、パワーセーブ信号が解除される
と、遅延回路の出力信号をその時の切替信号のレベルと
一致させるための制御信号を遅延回路に出力する。従っ
て、判定回路は、パワーセーブ信号が解除された時に
は、切替信号のレベルと遅延回路の出力信号のレベルが
一致していることから、リセット信号を内部回路に出力
することはない。その結果、パワーセーブ信号が解除さ
れた時には、内部回路は直ちに動作が開始することがで
きる。
よれば、制御回路は、パワーセーブ信号が解除される
と、遅延回路の出力信号をその時の切替信号のレベルと
一致させるための制御信号を遅延回路に出力する。従っ
て、判定回路は、パワーセーブ信号が解除された時に
は、切替信号のレベルと遅延回路の出力信号のレベルが
一致していることから、リセット信号を内部回路に出力
することはない。その結果、パワーセーブ信号が解除さ
れた時には、内部回路は直ちに動作が開始することがで
きる。
【００２３】請求項２に記載の発明によれば、リセット
回路に設けられた制御回路は、パワーセーブ信号が解除
されると、遅延回路の出力信号をその時の周波数設定信
号のレベルと一致させるための制御信号を遅延回路に出
力する。従って、判定回路は、パワーセーブ信号が解除
された時には周波数設定信号のレベルと遅延回路の出力
信号のレベルが一致していることから、リセット信号を
位相比較器に出力することはない。その結果、パワーセ
ーブ信号が解除された時には、位相比較器は直ちに基準
信号と比較信号の位相を比較する比較動作を開始するこ
とができる。
回路に設けられた制御回路は、パワーセーブ信号が解除
されると、遅延回路の出力信号をその時の周波数設定信
号のレベルと一致させるための制御信号を遅延回路に出
力する。従って、判定回路は、パワーセーブ信号が解除
された時には周波数設定信号のレベルと遅延回路の出力
信号のレベルが一致していることから、リセット信号を
位相比較器に出力することはない。その結果、パワーセ
ーブ信号が解除された時には、位相比較器は直ちに基準
信号と比較信号の位相を比較する比較動作を開始するこ
とができる。
【００２４】請求項３に記載の発明によれば、時間調整
回路は、遅延回路が生成した遅延時間が異なる複数の出
力信号のいずれか１つを選択して出力する。そして、制
御回路は、パワーセーブ信号が解除されると、時間調整
回路が選択した出力信号をその時の周波数設定信号のレ
ベルと一致させるための制御信号を前記遅延回路に出力
する。従って、判定回路は、パワーセーブ信号が解除さ
れた時には周波数設定信号のレベルと時間調整回路が選
択した出力信号のレベルが一致していることから、リセ
ット信号を位相比較器に出力することはない。その結
果、パワーセーブ信号が解除された時には、位相比較器
は直ちに基準信号と比較信号の位相を比較する比較動作
を開始することができる。
回路は、遅延回路が生成した遅延時間が異なる複数の出
力信号のいずれか１つを選択して出力する。そして、制
御回路は、パワーセーブ信号が解除されると、時間調整
回路が選択した出力信号をその時の周波数設定信号のレ
ベルと一致させるための制御信号を前記遅延回路に出力
する。従って、判定回路は、パワーセーブ信号が解除さ
れた時には周波数設定信号のレベルと時間調整回路が選
択した出力信号のレベルが一致していることから、リセ
ット信号を位相比較器に出力することはない。その結
果、パワーセーブ信号が解除された時には、位相比較器
は直ちに基準信号と比較信号の位相を比較する比較動作
を開始することができる。
【００２５】請求項４に記載の発明によれば、初段のＤ
型フリップフロップに入力さる周波数設定信号は、Ｄ型
フリップフロップの数だけ遅延して最終段のＤ型フリッ
プフロップから出力信号として出力される。そして、パ
ワーセーブ信号が解除された時、その時の周波数設定信
号のレベルと一致するように、各Ｄ型フリップフロップ
はセット又はリセットされる。
型フリップフロップに入力さる周波数設定信号は、Ｄ型
フリップフロップの数だけ遅延して最終段のＤ型フリッ
プフロップから出力信号として出力される。そして、パ
ワーセーブ信号が解除された時、その時の周波数設定信
号のレベルと一致するように、各Ｄ型フリップフロップ
はセット又はリセットされる。
【００２６】請求項５の発明によれば、初段のＤ型フリ
ップフロップに入力さる周波数設定信号は、Ｄ型フリッ
プフロップの数だけ遅延して最終段のＤ型フリップフロ
ップから出力信号として出力される。パワーセーブ信号
が出力されると、各Ｄ型フリップフロップはセットされ
る。そして、パワーセーブ信号が解除された時、初段の
Ｄ型フリップフロップを除く各Ｄ型フリップフロップの
データ入力端子にその時の周波数設定信号のレベルと一
致する信号が入力される。
ップフロップに入力さる周波数設定信号は、Ｄ型フリッ
プフロップの数だけ遅延して最終段のＤ型フリップフロ
ップから出力信号として出力される。パワーセーブ信号
が出力されると、各Ｄ型フリップフロップはセットされ
る。そして、パワーセーブ信号が解除された時、初段の
Ｄ型フリップフロップを除く各Ｄ型フリップフロップの
データ入力端子にその時の周波数設定信号のレベルと一
致する信号が入力される。
【００２７】
【発明の実施の形態】以下、本発明を具体化した第１実
施形態を図１〜図３に従って説明する。本実施形態は、
リセット回路に特徴があるため、説明の便宜上、図６で
示した従来のＰＬＬ周波数シンセサイザ１０と同様な構
成について同一の符号を付してその説明を一部省略す
る。
施形態を図１〜図３に従って説明する。本実施形態は、
リセット回路に特徴があるため、説明の便宜上、図６で
示した従来のＰＬＬ周波数シンセサイザ１０と同様な構
成について同一の符号を付してその説明を一部省略す
る。
【００２８】図１はＰＬＬ周波数シンセサイザのブロッ
ク回路図、図２は、ＰＬＬ周波数シンセサイザに設けた
リセット回路の回路図である。図１において、リセット
回路２１は、前記リファレンスカウンタ１３からの基準
信号frを遅延クロックCLKとして入力するとともに、前
記周波数設定信号DIVを入力する。又、リセット回路２
１は前記パワーセーブ信号PSを入力する。
ク回路図、図２は、ＰＬＬ周波数シンセサイザに設けた
リセット回路の回路図である。図１において、リセット
回路２１は、前記リファレンスカウンタ１３からの基準
信号frを遅延クロックCLKとして入力するとともに、前
記周波数設定信号DIVを入力する。又、リセット回路２
１は前記パワーセーブ信号PSを入力する。
【００２９】図２において、リセット回路２１は、遅延
回路２２、制御回路２３及び判定回路２４を有してい
る。遅延回路２２はセット・リセット入力端子SET，RST
を有した３個のＤ型フリップフロップ（ＳＲ―ＤＦＦ）
２２ａ〜２２ｃを備えている。各ＳＲ−ＤＦＦ２２ａ〜
２２ｃのクロック入力端子Ｃには、遅延クロックCLK
（基準信号fr）が入力される。初段のＳＲ−ＤＦＦ２２
ａのデータ入力端子Ｄは周波数設定信号DIVを入力し、
同ＤＦＦ２２ａの出力端子Ｑは中段のＳＲ−ＤＦＦ２２
ｂのデータ入力端子Ｄに接続されている。中段のＳＲ−
ＤＦＦ２２ｂの出力端子Ｑは最終段のＳＲ−ＤＦＦ２２
ｃのデータ入力端子Ｄに接続されている。
回路２２、制御回路２３及び判定回路２４を有してい
る。遅延回路２２はセット・リセット入力端子SET，RST
を有した３個のＤ型フリップフロップ（ＳＲ―ＤＦＦ）
２２ａ〜２２ｃを備えている。各ＳＲ−ＤＦＦ２２ａ〜
２２ｃのクロック入力端子Ｃには、遅延クロックCLK
（基準信号fr）が入力される。初段のＳＲ−ＤＦＦ２２
ａのデータ入力端子Ｄは周波数設定信号DIVを入力し、
同ＤＦＦ２２ａの出力端子Ｑは中段のＳＲ−ＤＦＦ２２
ｂのデータ入力端子Ｄに接続されている。中段のＳＲ−
ＤＦＦ２２ｂの出力端子Ｑは最終段のＳＲ−ＤＦＦ２２
ｃのデータ入力端子Ｄに接続されている。
【００３０】つまり、ＳＲ−ＤＦＦ２２ａ〜２２ｃから
なる遅延回路２２は、シフトレジスタであって、周波数
設定信号DIVのレベルが切り替わると、その切り替わっ
た時から遅延クロックCLKが３個される時まで、切り替
わる前のレベルの周波数設定信号DIV（出力信号SGC）を
出力する。言い換えると、遅延回路２２は、周波数設定
信号DIVを予め定めた時間（クロックCLKが３個入力され
るまで）遅延させて出力信号SGCとして出力する。
なる遅延回路２２は、シフトレジスタであって、周波数
設定信号DIVのレベルが切り替わると、その切り替わっ
た時から遅延クロックCLKが３個される時まで、切り替
わる前のレベルの周波数設定信号DIV（出力信号SGC）を
出力する。言い換えると、遅延回路２２は、周波数設定
信号DIVを予め定めた時間（クロックCLKが３個入力され
るまで）遅延させて出力信号SGCとして出力する。
【００３１】制御回路２３は、第１オア回路２３ａ、第
２オア回路２３ｂ及びインバータ回路２３ｃを備えてい
る。第１オア回路２３ａは、インバータ回路２３ｃを介
して前記周波数設定信号DIVを入力するとともに、パワ
ーセーブ信号PSを入力する。そして、制御信号を構成す
る第１オア回路２３ａの出力信号は、セット信号Sとし
て各ＳＲ−ＤＦＦ２２ａ〜２２ｃのセット入力端子SET
に入力される。
２オア回路２３ｂ及びインバータ回路２３ｃを備えてい
る。第１オア回路２３ａは、インバータ回路２３ｃを介
して前記周波数設定信号DIVを入力するとともに、パワ
ーセーブ信号PSを入力する。そして、制御信号を構成す
る第１オア回路２３ａの出力信号は、セット信号Sとし
て各ＳＲ−ＤＦＦ２２ａ〜２２ｃのセット入力端子SET
に入力される。
【００３２】従って、各ＳＲ−ＤＦＦ２２ａ〜２２ｃ
は、セット信号Sに応答して、セットされて各出力信号S
GA〜SGCはＨレベルとなる。第２オア回路２３ｂは、前
記周波数設定信号DIVを入力するとともに、パワーセー
ブ信号PSを入力する。そして、制御信号を構成する第２
オア回路２３ｂの出力信号は、リセット信号Rとして各
ＳＲ−ＤＦＦ２２ａ〜２２ｃのリセット入力端子RSTに
入力される。従って、各ＳＲ−ＤＦＦ２２ａ〜２２ｃ
は、リセット信号Rに応答して、リセットされて各出力
信号SGA〜SGCはＬレベルとなる。
は、セット信号Sに応答して、セットされて各出力信号S
GA〜SGCはＨレベルとなる。第２オア回路２３ｂは、前
記周波数設定信号DIVを入力するとともに、パワーセー
ブ信号PSを入力する。そして、制御信号を構成する第２
オア回路２３ｂの出力信号は、リセット信号Rとして各
ＳＲ−ＤＦＦ２２ａ〜２２ｃのリセット入力端子RSTに
入力される。従って、各ＳＲ−ＤＦＦ２２ａ〜２２ｃ
は、リセット信号Rに応答して、リセットされて各出力
信号SGA〜SGCはＬレベルとなる。
【００３３】判定回路２４はエクスクルーシブノア回路
２４ａからなり、そのエクスクルーシブノア回路２４ａ
は、遅延回路２２の出力信号SGCと、周波数設定信号DIV
を入力する。エクスクルーシブノア回路２４ａは出力信
号SGCのレベルと周波数設定信号DIVのレベルが一致した
時Ｈレベル、不一致の時リセット信号としてのＬレベル
の出力信号OUTを出力する。従って、エクスクルーシブ
ノア回路２４ａは、周波数設定信号DIVのレベルが切り
替わると、その切り替わった時から遅延クロックCLKが
３個出力されるまでの時間（以下、リセット停止時間と
いう）、出力信号OUTはＬレベルとなる。
２４ａからなり、そのエクスクルーシブノア回路２４ａ
は、遅延回路２２の出力信号SGCと、周波数設定信号DIV
を入力する。エクスクルーシブノア回路２４ａは出力信
号SGCのレベルと周波数設定信号DIVのレベルが一致した
時Ｈレベル、不一致の時リセット信号としてのＬレベル
の出力信号OUTを出力する。従って、エクスクルーシブ
ノア回路２４ａは、周波数設定信号DIVのレベルが切り
替わると、その切り替わった時から遅延クロックCLKが
３個出力されるまでの時間（以下、リセット停止時間と
いう）、出力信号OUTはＬレベルとなる。
【００３４】この出力信号OUTは、位相比較器１７に出
力される。そして、位相比較器１７は、出力信号OUTが
Ｈレベルのとき動作が可能な状態に制御され、出力信号
OUTがＬレベルのとき動作が停止されるように制御され
る。
力される。そして、位相比較器１７は、出力信号OUTが
Ｈレベルのとき動作が可能な状態に制御され、出力信号
OUTがＬレベルのとき動作が停止されるように制御され
る。
【００３５】次に、上記のように構成したＰＬＬ周波数
シンセサイザの作用を説明する。 （１）パワーセーブが解除されている状態 パワーセーブが解除されている状態では、パワーセーブ
信号PSはＨレベルであって、セット信号S及びリセット
信号Rは共にＨレベルとなている。
シンセサイザの作用を説明する。 （１）パワーセーブが解除されている状態 パワーセーブが解除されている状態では、パワーセーブ
信号PSはＨレベルであって、セット信号S及びリセット
信号Rは共にＨレベルとなている。
【００３６】今、周波数設定信号DIVのレベルが切り替
わると、エクスクルーシブノア回路２４ａは、リセット
停止時間の間、Ｌレベルの出力信号OUTを位相比較器１
７に出力する。従って、周波数設定信号DIVのレベルが
切り替わった時からリセット停止時間が経過するまで、
位相比較器１７は停止して動作しない。
わると、エクスクルーシブノア回路２４ａは、リセット
停止時間の間、Ｌレベルの出力信号OUTを位相比較器１
７に出力する。従って、周波数設定信号DIVのレベルが
切り替わった時からリセット停止時間が経過するまで、
位相比較器１７は停止して動作しない。
【００３７】その結果、ＰＬＬ周波数シンセサイザは、
周波数設定信号DIVのレベルが切り替わると、ＶＣＯ２
０が安定して動作するまで動作を停止する。 （２）パワーセーブ解除状態からパワーセーブ状態 次に、パワーセーブが解除されている状態からパワーセ
ーブになると、即ちパワーセーブ信号PSはＨレベルから
Ｌレベルになる。
周波数設定信号DIVのレベルが切り替わると、ＶＣＯ２
０が安定して動作するまで動作を停止する。 （２）パワーセーブ解除状態からパワーセーブ状態 次に、パワーセーブが解除されている状態からパワーセ
ーブになると、即ちパワーセーブ信号PSはＨレベルから
Ｌレベルになる。
【００３８】そして、パワーセーブ信号PSがＨレベルか
らＬレベルに立ち下がると、基準信号入力バッファ１
２、初期位相検出器１４、比較信号分周器１５及び位相
比較器２１はその動作を停止する。従って、ＰＬＬ周波
数シンセサイザは動作を停止する。
らＬレベルに立ち下がると、基準信号入力バッファ１
２、初期位相検出器１４、比較信号分周器１５及び位相
比較器２１はその動作を停止する。従って、ＰＬＬ周波
数シンセサイザは動作を停止する。
【００３９】この時、基準信号入力バッファ１２が停止
するため、リファレンス１３を介して出力される遅延ク
ロックCLK（基準信号fr）が消失することから、遅延回
路２２の各ＳＲ―ＤＦＦ２２ａ〜２２ｃは遅延クロック
CLK（基準信号fr）が発生するまで動作を停止する。そ
の結果、各ＳＲ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA
〜SGCは、その時の状態が保持される。
するため、リファレンス１３を介して出力される遅延ク
ロックCLK（基準信号fr）が消失することから、遅延回
路２２の各ＳＲ―ＤＦＦ２２ａ〜２２ｃは遅延クロック
CLK（基準信号fr）が発生するまで動作を停止する。そ
の結果、各ＳＲ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA
〜SGCは、その時の状態が保持される。
【００４０】又、パワーセーブ信号PSがＨレベルからＬ
レベルに立ち下がると、制御回路２３から出力されるセ
ット信号S及びリセット信号Rのいずれか一方がＨレベル
からＬレベルになる。つまり、その時の周波数設定信号
DIVのレベルによって、セット信号S及びリセット信号R
のいずれか一方がＨレベルからＬレベルになる。詳述す
ると、周波数設定信号DIVがＨレベルのとき、セット信
号SがＨレベルからＬレベルに立ち下がる。反対に、周
波数設定信号DIVがＬレベルのとき、リセット信号RがＨ
レベルからＬレベルになる。
レベルに立ち下がると、制御回路２３から出力されるセ
ット信号S及びリセット信号Rのいずれか一方がＨレベル
からＬレベルになる。つまり、その時の周波数設定信号
DIVのレベルによって、セット信号S及びリセット信号R
のいずれか一方がＨレベルからＬレベルになる。詳述す
ると、周波数設定信号DIVがＨレベルのとき、セット信
号SがＨレベルからＬレベルに立ち下がる。反対に、周
波数設定信号DIVがＬレベルのとき、リセット信号RがＨ
レベルからＬレベルになる。
【００４１】さらに詳述すると、遅延回路２２がＨレベ
ルの出力信号SGCを出力している時にはセット信号SがＨ
レベルからＬレベルになり、遅延回路２２がＬレベルの
出力信号SGCを出力している時にはリセット信号RがＨレ
ベルからＬレベルになる。
ルの出力信号SGCを出力している時にはセット信号SがＨ
レベルからＬレベルになり、遅延回路２２がＬレベルの
出力信号SGCを出力している時にはリセット信号RがＨレ
ベルからＬレベルになる。
【００４２】（３）パワーセーブ解除その１ 次に、パワーセーブ中に一回も周波数設定信号DIVが切
り替わらないでパワーセーブが解除される場合について
説明する。
り替わらないでパワーセーブが解除される場合について
説明する。
【００４３】パワーセーブ信号PSがＨレベルに立ち上が
ると、基準信号入力バッファ１２、初期位相検出器１
４、比較信号分周器１５及び位相比較器２１はその動作
を開始する。
ると、基準信号入力バッファ１２、初期位相検出器１
４、比較信号分周器１５及び位相比較器２１はその動作
を開始する。
【００４４】一方、制御回路２３は、パワーセーブ信号
PSがＨレベルに立ち上がると、周波数設定信号DIVのレ
ベルの状態で、セット信号S又はリセット信号Rのいずれ
か一方がＬレベルからＨレベルになる。詳述すると、周
波数設定信号DIVがＨレベルのとき（出力信号SGCもＨレ
ベルになっている）、セット信号SがＬレベルからＨレ
ベルになる。又、周波数設定信号DIVがＬレベルのとき
（出力信号SGCもＬレベルになっている）、リセット信
号RがＬレベルからＨレベルになる。
PSがＨレベルに立ち上がると、周波数設定信号DIVのレ
ベルの状態で、セット信号S又はリセット信号Rのいずれ
か一方がＬレベルからＨレベルになる。詳述すると、周
波数設定信号DIVがＨレベルのとき（出力信号SGCもＨレ
ベルになっている）、セット信号SがＬレベルからＨレ
ベルになる。又、周波数設定信号DIVがＬレベルのとき
（出力信号SGCもＬレベルになっている）、リセット信
号RがＬレベルからＨレベルになる。
【００４５】そして、今、周波数設定信号DIVがＨレベ
ルの状態で、セット信号SがＬレベルの時、遅延回路２
２の各ＳＲ―ＤＦＦ２２ａ〜２２ｃはセットされて、各
ＳＲ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレ
ベルとなる。従って、エクスクルーシブノア回路２４ａ
の出力信号OUTは、Ｈレベルとなる。その結果、位相比
較器１７は直ちに動作を開始する。
ルの状態で、セット信号SがＬレベルの時、遅延回路２
２の各ＳＲ―ＤＦＦ２２ａ〜２２ｃはセットされて、各
ＳＲ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレ
ベルとなる。従って、エクスクルーシブノア回路２４ａ
の出力信号OUTは、Ｈレベルとなる。その結果、位相比
較器１７は直ちに動作を開始する。
【００４６】反対に、周波数設定信号DIVがLレベルの状
態で、リセット信号RがＬレベルの時、遅延回路２２の
各ＳＲ―ＤＦＦ２２ａ〜２２ｃはリセットされて、各Ｓ
Ｒ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベ
ルとなる。従って、エクスクルーシブノア回路２４ａの
出力信号OUTは、Ｈレベルとなる。その結果、位相比較
器１７は直ちに動作を開始する。
態で、リセット信号RがＬレベルの時、遅延回路２２の
各ＳＲ―ＤＦＦ２２ａ〜２２ｃはリセットされて、各Ｓ
Ｒ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベ
ルとなる。従って、エクスクルーシブノア回路２４ａの
出力信号OUTは、Ｈレベルとなる。その結果、位相比較
器１７は直ちに動作を開始する。
【００４７】（４）パワーセーブ解除その２ 次に、パワーセーブ中に１回以上周波数設定信号DIVが
切り替わってパワーセーブが解除される場合について説
明する。
切り替わってパワーセーブが解除される場合について説
明する。
【００４８】（その２−１）ここでまず、パワーセーブ
信号PSがＬレベルからＨレベルに立ち上がる前に、周波
数設定信号DIVがＨレベルからＬレベルになる場合につ
いて説明する。この場合、先のパワーセーブ信号PSがＬ
レベルになるのに基づいてセット信号SがＬレベルにな
り、リセット信号RがＨレベルに保持されている。
信号PSがＬレベルからＨレベルに立ち上がる前に、周波
数設定信号DIVがＨレベルからＬレベルになる場合につ
いて説明する。この場合、先のパワーセーブ信号PSがＬ
レベルになるのに基づいてセット信号SがＬレベルにな
り、リセット信号RがＨレベルに保持されている。
【００４９】そして、周波数設定信号DIVがＨレベルか
らＬレベルに立ち下がると、制御回路２３は、セット信
号SはＨレベルになり、リセット信号RはＬレベルにな
る。リセット信号RがＬレベルの時に、各ＳＲ―ＤＦＦ
２２ａ〜２２ｃの出力信号SGA〜SGCはＨレベルとなる。
そして、エクスクルーシブノア回路２４ａの出力信号OU
TはＨレベルとなる。このＬレベルの出力信号OUTは位相
比較器１７に出力されるが、位相比較器１７はＬレベル
のパワーセーブ信号PSをすでに入力しているため動作が
停止されている。
らＬレベルに立ち下がると、制御回路２３は、セット信
号SはＨレベルになり、リセット信号RはＬレベルにな
る。リセット信号RがＬレベルの時に、各ＳＲ―ＤＦＦ
２２ａ〜２２ｃの出力信号SGA〜SGCはＨレベルとなる。
そして、エクスクルーシブノア回路２４ａの出力信号OU
TはＨレベルとなる。このＬレベルの出力信号OUTは位相
比較器１７に出力されるが、位相比較器１７はＬレベル
のパワーセーブ信号PSをすでに入力しているため動作が
停止されている。
【００５０】やがて、パワーセーブ信号PSがＬレベルか
らＨレベルに立ち上がると、基準信号入力バッファ１
２、初期位相検出器１４、比較信号分周器１５及び位相
比較器１７はその動作を開始する。
らＨレベルに立ち上がると、基準信号入力バッファ１
２、初期位相検出器１４、比較信号分周器１５及び位相
比較器１７はその動作を開始する。
【００５１】一方、制御回路２３は、周波数設定信号DI
VのＬレベルの状態でパワーセーブ信号PSがＨレベルに
立ち上がるため、リセット信号RがＬレベルからＨレベ
ルになる。リセット信号RがＬレベルの時に、各ＳＲ―
ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベルと
なる。そして、エクスクルーシブノア回路２４ａの出力
信号OUTはHレベルとなる。
VのＬレベルの状態でパワーセーブ信号PSがＨレベルに
立ち上がるため、リセット信号RがＬレベルからＨレベ
ルになる。リセット信号RがＬレベルの時に、各ＳＲ―
ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベルと
なる。そして、エクスクルーシブノア回路２４ａの出力
信号OUTはHレベルとなる。
【００５２】その結果、位相比較器１７はＨレベルのパ
ワーセーブ信号PSとＨレベルの出力信号OUTによって直
ちに動作を開始する。尚、パワーセーブ信号PSがＬレベ
ルからＨレベルに立ち上がる前に、再び周波数設定信号
DIVのＬレベルからＨレベルになった時には、セット信
号SはＬレベルに立ち下がり、リセット信号RはＨレベル
に立ち上がる。セット信号SのＨレベルに応答して、各
ＳＲ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレ
ベルとなる。そして、エクスクルーシブノア回路２４ａ
の出力信号OUTはＨレベルとなる。
ワーセーブ信号PSとＨレベルの出力信号OUTによって直
ちに動作を開始する。尚、パワーセーブ信号PSがＬレベ
ルからＨレベルに立ち上がる前に、再び周波数設定信号
DIVのＬレベルからＨレベルになった時には、セット信
号SはＬレベルに立ち下がり、リセット信号RはＨレベル
に立ち上がる。セット信号SのＨレベルに応答して、各
ＳＲ―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレ
ベルとなる。そして、エクスクルーシブノア回路２４ａ
の出力信号OUTはＨレベルとなる。
【００５３】制御回路２３は、周波数設定信号DIVのＨ
レベルの状態でパワーセーブ信号PSがＨレベルに立ち上
がると、セット信号SがＬレベルからＨレベルになる。
セット信号SがＬレベルの時、各ＳＲ―ＤＦＦ２２ａ〜
２２ｃの出力信号SGA〜SGCはＨレベルとなる。そして、
エクスクルーシブノア回路２４ａの出力信号OUTはHレベ
ルとなる。その結果、位相比較器２１はＨレベルのパワ
ーセーブ信号PSとＨレベルの出力信号OUTによって直ち
に動作を開始する。
レベルの状態でパワーセーブ信号PSがＨレベルに立ち上
がると、セット信号SがＬレベルからＨレベルになる。
セット信号SがＬレベルの時、各ＳＲ―ＤＦＦ２２ａ〜
２２ｃの出力信号SGA〜SGCはＨレベルとなる。そして、
エクスクルーシブノア回路２４ａの出力信号OUTはHレベ
ルとなる。その結果、位相比較器２１はＨレベルのパワ
ーセーブ信号PSとＨレベルの出力信号OUTによって直ち
に動作を開始する。
【００５４】（その２−２）次に、パワーセーブ信号PS
がＬレベルからＨレベルに立ち上がる前に、周波数設定
信号DIVがＬレベルからＨレベルに立ち上がる場合につ
いて説明する。
がＬレベルからＨレベルに立ち上がる前に、周波数設定
信号DIVがＬレベルからＨレベルに立ち上がる場合につ
いて説明する。
【００５５】この場合、先のパワーセーブ信号PSがＬレ
ベルに立ち下がりに基づいてリセット信号RがＬレベル
になり、セット信号SがＨレベルに保持されている。そ
して、周波数設定信号DIVがＬレベルからＨレベルに立
ち上がると、制御回路２３は、リセット信号RをＨレベ
ルにし、セット信号SをＬレベルにする。
ベルに立ち下がりに基づいてリセット信号RがＬレベル
になり、セット信号SがＨレベルに保持されている。そ
して、周波数設定信号DIVがＬレベルからＨレベルに立
ち上がると、制御回路２３は、リセット信号RをＨレベ
ルにし、セット信号SをＬレベルにする。
【００５６】セット信号SがＬレベルの時、各ＳＲ―Ｄ
ＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレベルとな
る。そして、エクスクルーシブノア回路２４ａの出力信
号OUTは、Ｈレベルとなる。このＨレベルの出力信号OUT
は位相比較器１７に出力されるが、位相比較器１７はＬ
レベルのパワーセーブ信号PSをすでに入力しているため
動作が停止されている。
ＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレベルとな
る。そして、エクスクルーシブノア回路２４ａの出力信
号OUTは、Ｈレベルとなる。このＨレベルの出力信号OUT
は位相比較器１７に出力されるが、位相比較器１７はＬ
レベルのパワーセーブ信号PSをすでに入力しているため
動作が停止されている。
【００５７】やがて、パワーセーブ信号PSがＬレベルか
らＨレベルに立ち上がると、基準信号入力バッファ１
２、初期位相検出器１４、比較信号分周器１５及び位相
比較器１７はその動作を開始する。
らＨレベルに立ち上がると、基準信号入力バッファ１
２、初期位相検出器１４、比較信号分周器１５及び位相
比較器１７はその動作を開始する。
【００５８】一方、制御回路２３は、周波数設定信号DI
VのＨレベルの状態でパワーセーブ信号PSがＨレベルに
立ち上がるため、セット信号SはＬレベルからＨレベル
になる。セット信号SがＬレベルの時に、各ＳＲ―ＤＦ
Ｆ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレベルとな
る。そして、エクスクルーシブノア回路２４ａの出力信
号OUTは、Ｈレベルとなる。
VのＨレベルの状態でパワーセーブ信号PSがＨレベルに
立ち上がるため、セット信号SはＬレベルからＨレベル
になる。セット信号SがＬレベルの時に、各ＳＲ―ＤＦ
Ｆ２２ａ〜２２ｃの出力信号SGA〜SGCはＨレベルとな
る。そして、エクスクルーシブノア回路２４ａの出力信
号OUTは、Ｈレベルとなる。
【００５９】その結果、位相比較器１７はＨレベルのパ
ワーセーブ信号PSとＨレベルの出力信号OUTによって直
ちに動作を開始する。尚、パワーセーブ信号PSがＬレベ
ルからＨレベルに立ち上がる前に、再び周波数設定信号
DIVのＨレベルからＬレベルに立ち下がった時には、リ
セット信号RはＬレベルになり、セット信号SはＨレベル
になる。リセット信号RのＬレベルに応答して、各ＳＲ
―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベル
となる。そして、エクスクルーシブノア回路２４ａの出
力信号OUTはＨレベルとなる。
ワーセーブ信号PSとＨレベルの出力信号OUTによって直
ちに動作を開始する。尚、パワーセーブ信号PSがＬレベ
ルからＨレベルに立ち上がる前に、再び周波数設定信号
DIVのＨレベルからＬレベルに立ち下がった時には、リ
セット信号RはＬレベルになり、セット信号SはＨレベル
になる。リセット信号RのＬレベルに応答して、各ＳＲ
―ＤＦＦ２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベル
となる。そして、エクスクルーシブノア回路２４ａの出
力信号OUTはＨレベルとなる。
【００６０】制御回路２３は、周波数設定信号DIVのＬ
レベルの状態でパワーセーブ信号PSがＨレベルに立ち上
がると、リセット信号ＲをＬレベルからＨレベルにな
る。リセット信号RがＬレベルの時に、各ＳＲ―ＤＦＦ
２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベルとなる。
そして、エクスクルーシブノア回路２４ａの出力信号OU
TはＨレベルとなる。その結果、位相比較器１７はＨレ
ベルのパワーセーブ信号PSとＨレベルの出力信号OUTに
よって直ちに動作を開始する。
レベルの状態でパワーセーブ信号PSがＨレベルに立ち上
がると、リセット信号ＲをＬレベルからＨレベルにな
る。リセット信号RがＬレベルの時に、各ＳＲ―ＤＦＦ
２２ａ〜２２ｃの出力信号SGA〜SGCはＬレベルとなる。
そして、エクスクルーシブノア回路２４ａの出力信号OU
TはＨレベルとなる。その結果、位相比較器１７はＨレ
ベルのパワーセーブ信号PSとＨレベルの出力信号OUTに
よって直ちに動作を開始する。
【００６１】次に上記のように構成したＰＬＬ周波数シ
ンセサイザの特徴を以下に記載する。 （１）本実施形態では、パワーセーブ信号PSがＬレベル
からＨレベルになってパワーセーブが解除された時、遅
延回路２２は制御回路２３からのセット信号S又はリセ
ット信号Rに基づいて、その時の周波数設定信号DIVのレ
ベルと同じレベルの出力信号SGCにセット又はリセット
される。従って、エクスクルーシブノア回路２４ａは同
じレベルの周波数設定信号DIVと出力信号SGCが入力され
ることから、エクスクルーシブノア回路２４ａはＬレベ
ルの出力信号OUTを位相比較器１７に出力することはな
い。
ンセサイザの特徴を以下に記載する。 （１）本実施形態では、パワーセーブ信号PSがＬレベル
からＨレベルになってパワーセーブが解除された時、遅
延回路２２は制御回路２３からのセット信号S又はリセ
ット信号Rに基づいて、その時の周波数設定信号DIVのレ
ベルと同じレベルの出力信号SGCにセット又はリセット
される。従って、エクスクルーシブノア回路２４ａは同
じレベルの周波数設定信号DIVと出力信号SGCが入力され
ることから、エクスクルーシブノア回路２４ａはＬレベ
ルの出力信号OUTを位相比較器１７に出力することはな
い。
【００６２】その結果、パワーセーブが解除された時に
は、位相比較器１７は、リセット回路２１にて予め定め
た時間停止することなく直ちに基準信号frと比較信号fp
の比較動作を開始する。つまり、ＰＬＬ周波数シンセサ
イザはパワーセーブ中に周波数設定信号が切り替わって
も、切り替わらなくてもパワーセーブ解除後のロックア
ップタイムがリセット回路２１によって遅れることはな
い。
は、位相比較器１７は、リセット回路２１にて予め定め
た時間停止することなく直ちに基準信号frと比較信号fp
の比較動作を開始する。つまり、ＰＬＬ周波数シンセサ
イザはパワーセーブ中に周波数設定信号が切り替わって
も、切り替わらなくてもパワーセーブ解除後のロックア
ップタイムがリセット回路２１によって遅れることはな
い。
【００６３】（２）本実施形態のリセット回路２１に設
けた制御回路２３は２個のノア回路２３ａ、２３ｂと１
個のインバータ回路２３ｃとで構成した。従って、リセ
ット回路２１の回路規模が必要以上に大きならず、ＰＬ
Ｌ周波数シンセサイザの回路規模の増大を抑制すること
ができる。
けた制御回路２３は２個のノア回路２３ａ、２３ｂと１
個のインバータ回路２３ｃとで構成した。従って、リセ
ット回路２１の回路規模が必要以上に大きならず、ＰＬ
Ｌ周波数シンセサイザの回路規模の増大を抑制すること
ができる。
【００６４】（第２実施形態）次に、第２実施形態を図
４に従って説明する。本実施形態は、リセット回路の遅
延回路と制御回路に特徴がある。そのため、その特徴部
分について詳細に説明し、第１実施形態と同一の部分に
ついては符号を同じにしてその説明を省略する。
４に従って説明する。本実施形態は、リセット回路の遅
延回路と制御回路に特徴がある。そのため、その特徴部
分について詳細に説明し、第１実施形態と同一の部分に
ついては符号を同じにしてその説明を省略する。
【００６５】図４において、リセット回路３１の遅延回
路３２は、セット入力端子SETを有した３個のＤ型フリ
ップフロップ（Ｓ―ＤＦＦ）３２ａ〜３２ｃを備えてい
る。Ｓ−ＤＦＦ３２ａ〜３２ｃのセット入力端子SET
は、インバータ３２ｄを介して前記パワーセーブ信号PS
を入力する。そして、パワーセーブ信号PSがＨレベルか
らＬレベルに立ち下がったとき、Ｓ−ＤＦＦ３２ａ〜３
２ｃはセットされ出力端子Ｑから出力される出力信号SG
A，SGB，SGCはＨレベルとなる。
路３２は、セット入力端子SETを有した３個のＤ型フリ
ップフロップ（Ｓ―ＤＦＦ）３２ａ〜３２ｃを備えてい
る。Ｓ−ＤＦＦ３２ａ〜３２ｃのセット入力端子SET
は、インバータ３２ｄを介して前記パワーセーブ信号PS
を入力する。そして、パワーセーブ信号PSがＨレベルか
らＬレベルに立ち下がったとき、Ｓ−ＤＦＦ３２ａ〜３
２ｃはセットされ出力端子Ｑから出力される出力信号SG
A，SGB，SGCはＨレベルとなる。
【００６６】各Ｓ−ＤＦＦ３２ａ〜３２ｃのクロック入
力端子Ｃには、遅延クロックCLK（基準信号fr）が入力
される。遅延クロックCLK（基準信号fr）に応答して、
各Ｓ−ＤＦＦ３２ａ〜３２ｃはその時のデータ入力端子
Ｄに入力される信号のレベルを保持するとともに該保持
した信号のレベルを出力端子Ｑから出力信号SGA，SGB，
SGCとして出力する。
力端子Ｃには、遅延クロックCLK（基準信号fr）が入力
される。遅延クロックCLK（基準信号fr）に応答して、
各Ｓ−ＤＦＦ３２ａ〜３２ｃはその時のデータ入力端子
Ｄに入力される信号のレベルを保持するとともに該保持
した信号のレベルを出力端子Ｑから出力信号SGA，SGB，
SGCとして出力する。
【００６７】制御回路３３は、２個のオア回路３３ａ，
３３ｂと２個のアンド回路３３ｃ，３３ｄとを備えてい
る。２個のオア回路３３ａ，３３ｂは共に２入力端子の
ノア回路であって、前記周波数設定信号DIVとパワーセ
ーブ信号PSを入力する。
３３ｂと２個のアンド回路３３ｃ，３３ｄとを備えてい
る。２個のオア回路３３ａ，３３ｂは共に２入力端子の
ノア回路であって、前記周波数設定信号DIVとパワーセ
ーブ信号PSを入力する。
【００６８】アンド回路３３ｃは２入力端子のアンド回
路であって、前記オア回路３３ａの出力信号SX1と前記
初段のＳ−ＤＦＦ３２ａの出力信号SGAを入力する。ア
ンド回路３３ｃの出力端子は中段のＳ−ＤＦＦ３２ｂの
データ入力端子Ｄに接続されている。従って、オア回路
３３ａの出力信号SX1がＨレベルの時、アンド回路３３
ｃは初段のＳ−ＤＦＦ３２ａの出力信号SGAを中段のＳ
−ＤＦＦ３２ｂに出力する。
路であって、前記オア回路３３ａの出力信号SX1と前記
初段のＳ−ＤＦＦ３２ａの出力信号SGAを入力する。ア
ンド回路３３ｃの出力端子は中段のＳ−ＤＦＦ３２ｂの
データ入力端子Ｄに接続されている。従って、オア回路
３３ａの出力信号SX1がＨレベルの時、アンド回路３３
ｃは初段のＳ−ＤＦＦ３２ａの出力信号SGAを中段のＳ
−ＤＦＦ３２ｂに出力する。
【００６９】アンド回路３３ｄは２入力端子のアンド回
路であって、前記オア回路３３ｂの出力信号SX2と前記
中段のＳ−ＤＦＦ３２ｂの出力信号SGBを入力する。ア
ンド回路３３ｄの出力端子は最終段のＳ−ＤＦＦ３２ｃ
のデータ入力端子Ｄに接続されている。従って、オア回
路３３ｂの出力信号SX2がＨレベルの時、アンド回路３
３ｄは中段のＳ−ＤＦＦ３２ｂの出力信号SGBを最終段
のＳ−ＤＦＦ３２ｃに出力する。
路であって、前記オア回路３３ｂの出力信号SX2と前記
中段のＳ−ＤＦＦ３２ｂの出力信号SGBを入力する。ア
ンド回路３３ｄの出力端子は最終段のＳ−ＤＦＦ３２ｃ
のデータ入力端子Ｄに接続されている。従って、オア回
路３３ｂの出力信号SX2がＨレベルの時、アンド回路３
３ｄは中段のＳ−ＤＦＦ３２ｂの出力信号SGBを最終段
のＳ−ＤＦＦ３２ｃに出力する。
【００７０】次に、上記のように構成したリセット回路
３１の作用を説明する。 （１）パワーセーブが解除されている状態 パワーセーブが解除されている状態では、パワーセーブ
信号PSはＨレベルである。従って、制御回路３３に設け
たアンド回路３３ｃ，３３ｄは、それぞれ次段のＳ−Ｄ
ＦＦ３２ｂ，３２ｃに出力信号SGB，SBCを出力する状態
となる。
３１の作用を説明する。 （１）パワーセーブが解除されている状態 パワーセーブが解除されている状態では、パワーセーブ
信号PSはＨレベルである。従って、制御回路３３に設け
たアンド回路３３ｃ，３３ｄは、それぞれ次段のＳ−Ｄ
ＦＦ３２ｂ，３２ｃに出力信号SGB，SBCを出力する状態
となる。
【００７１】その結果、第１実施形態と同様に、周波数
設定信号DIVのレベル切り替わる毎に、遅延回路３２は
その切り替わった時から遅延クロックCLKが３個される
時まで、切り替わる前のレベルの周波数設定信号DIV
（出力信号SGC）を出力する。
設定信号DIVのレベル切り替わる毎に、遅延回路３２は
その切り替わった時から遅延クロックCLKが３個される
時まで、切り替わる前のレベルの周波数設定信号DIV
（出力信号SGC）を出力する。
【００７２】従って、この出力信号SGCに基づいてエク
スクルーシブノア回路２４ａはＬレベルの出力信号OUT
を位相比較器１７に出力することになる。 （２）パワーセーブ解除状態からパワーセーブ状態 次に、パワーセーブが解除されている状態からパワーセ
ーブになると、即ちパワーセーブ信号PSはＨレベルから
Ｌレベルになる。従って、パワーセーブ信号PSの立ち下
がりに応答して、Ｓ−ＤＦＦ３２ａ〜３２ｃはセットさ
れ、出力信号SGA，SGB，SGCはＨレベルとなる。
スクルーシブノア回路２４ａはＬレベルの出力信号OUT
を位相比較器１７に出力することになる。 （２）パワーセーブ解除状態からパワーセーブ状態 次に、パワーセーブが解除されている状態からパワーセ
ーブになると、即ちパワーセーブ信号PSはＨレベルから
Ｌレベルになる。従って、パワーセーブ信号PSの立ち下
がりに応答して、Ｓ−ＤＦＦ３２ａ〜３２ｃはセットさ
れ、出力信号SGA，SGB，SGCはＨレベルとなる。
【００７３】又、パワーセーブ信号PSがＬレベルになる
と、オア回路３３ａ，３３ｂの出力信号SX1，SX2は周波
数設定信号DIVがＬレベルとき、Ｌレベルとなる。反対
に、周波数設定信号DIVがＨレベルの時には、出力信号S
X1，SX2はＨレベルとなる。
と、オア回路３３ａ，３３ｂの出力信号SX1，SX2は周波
数設定信号DIVがＬレベルとき、Ｌレベルとなる。反対
に、周波数設定信号DIVがＨレベルの時には、出力信号S
X1，SX2はＨレベルとなる。
【００７４】（ａ）周波数設定信号DIVがＬレベルの時 今、周波数設定信号DIVがＬレベルとき、初段のＳ−Ｄ
ＦＦ３２ａのデータ入力端子ＤはＬレベルの周波数設定
信号DIVが、中段のＳ−ＤＦＦ３２ｂのデータ入力端子
ＤはＬレベルの出力信号SX1が、最終段のＳ−ＤＦＦ３
２ｃのデータ入力端子ＤはＬレベルの出力信号SX2が入
力される。
ＦＦ３２ａのデータ入力端子ＤはＬレベルの周波数設定
信号DIVが、中段のＳ−ＤＦＦ３２ｂのデータ入力端子
ＤはＬレベルの出力信号SX1が、最終段のＳ−ＤＦＦ３
２ｃのデータ入力端子ＤはＬレベルの出力信号SX2が入
力される。
【００７５】この状態からパワーセーブ信号PSがＨレベ
ルになると（パワーセーブが解除されると）、最初のク
ロック信号CLKに応答して、各Ｓ−ＤＦＦ３２ａ〜３２
ｃの出力信号SGA，SGB，SGCはＬレベルとなる。従っ
て、出力信号SGCと周波数設定信号DIVが共にＬレベルに
なり、エクスクルーシブノア回路２４ａの出力信号OUT
はＨレベルとなる。その結果、位相比較器１７はＨレベ
ルのパワーセーブ信号PSとＨレベルの出力信号OUTによ
って直ちに動作を開始する。
ルになると（パワーセーブが解除されると）、最初のク
ロック信号CLKに応答して、各Ｓ−ＤＦＦ３２ａ〜３２
ｃの出力信号SGA，SGB，SGCはＬレベルとなる。従っ
て、出力信号SGCと周波数設定信号DIVが共にＬレベルに
なり、エクスクルーシブノア回路２４ａの出力信号OUT
はＨレベルとなる。その結果、位相比較器１７はＨレベ
ルのパワーセーブ信号PSとＨレベルの出力信号OUTによ
って直ちに動作を開始する。
【００７６】尚、パワーセーブ信号PSがＨレベルになる
前に、周波数設定信号DIVがＬレベルからＨレベルに切
り替わるとき、初段のＳ−ＤＦＦ３２ａのデータ入力端
子ＤはＨレベルの周波数設定信号DIVが、中段のＳ−Ｄ
ＦＦ３２ｂのデータ入力端子ＤはＨレベルの出力信号SG
Aが、最終段のＳ−ＤＦＦ３２ｃのデータ入力端子Ｄは
Ｈレベルの出力信号SGBが入力される。
前に、周波数設定信号DIVがＬレベルからＨレベルに切
り替わるとき、初段のＳ−ＤＦＦ３２ａのデータ入力端
子ＤはＨレベルの周波数設定信号DIVが、中段のＳ−Ｄ
ＦＦ３２ｂのデータ入力端子ＤはＨレベルの出力信号SG
Aが、最終段のＳ−ＤＦＦ３２ｃのデータ入力端子Ｄは
Ｈレベルの出力信号SGBが入力される。
【００７７】この状態からパワーセーブ信号PSがＨレベ
ルになると、最初のクロック信号CLKに応答して、各Ｓ
−ＤＦＦ３２ａ〜３２ｃの出力信号SGA，SGB，SGCはＨ
レベルとなる。従って、出力信号SGCと周波数設定信号D
IVが共にＨレベルになり、エクスクルーシブノア回路２
４ａの出力信号OUTはＨレベルとなる。その結果、位相
比較器１７はＨレベルのパワーセーブ信号PSとＨレベル
の出力信号OUTによって直ちに動作を開始する。
ルになると、最初のクロック信号CLKに応答して、各Ｓ
−ＤＦＦ３２ａ〜３２ｃの出力信号SGA，SGB，SGCはＨ
レベルとなる。従って、出力信号SGCと周波数設定信号D
IVが共にＨレベルになり、エクスクルーシブノア回路２
４ａの出力信号OUTはＨレベルとなる。その結果、位相
比較器１７はＨレベルのパワーセーブ信号PSとＨレベル
の出力信号OUTによって直ちに動作を開始する。
【００７８】（ｂ）周波数設定信号DIVがＨレベルの時 今、周波数設定信号DIVがＨレベルとき、初段のＳ−Ｄ
ＦＦ３２ａのデータ入力端子ＤはＨレベルの周波数設定
信号DIVが、中段のＳ−ＤＦＦ３２ｂのデータ入力端子
ＤはＨレベルの出力信号SX1が、最終段のＳ−ＤＦＦ３
２ｃのデータ入力端子ＤはＨレベルの出力信号SX2が入
力される。
ＦＦ３２ａのデータ入力端子ＤはＨレベルの周波数設定
信号DIVが、中段のＳ−ＤＦＦ３２ｂのデータ入力端子
ＤはＨレベルの出力信号SX1が、最終段のＳ−ＤＦＦ３
２ｃのデータ入力端子ＤはＨレベルの出力信号SX2が入
力される。
【００７９】この状態からパワーセーブ信号PSがＨレベ
ルになると、最初のクロック信号CLKに応答して、各Ｓ
−ＤＦＦ３２ａ〜３２ｃの出力信号SGA，SGB，SGCはＨ
レベルとなる。従って、出力信号SGCと周波数設定信号D
IVが共にＨレベルになり、エクスクルーシブノア回路２
４ａの出力信号OUTはＨレベルとなる。その結果、位相
比較器１７はＨレベルのパワーセーブ信号PSとＨレベル
の出力信号OUTによって直ちに動作を開始する。
ルになると、最初のクロック信号CLKに応答して、各Ｓ
−ＤＦＦ３２ａ〜３２ｃの出力信号SGA，SGB，SGCはＨ
レベルとなる。従って、出力信号SGCと周波数設定信号D
IVが共にＨレベルになり、エクスクルーシブノア回路２
４ａの出力信号OUTはＨレベルとなる。その結果、位相
比較器１７はＨレベルのパワーセーブ信号PSとＨレベル
の出力信号OUTによって直ちに動作を開始する。
【００８０】尚、パワーセーブ信号PSがＨレベルになる
前に、周波数設定信号DIVがＨレベルからＬレベルに切
り替わるとき、初段のＳ−ＤＦＦ３２ａのデータ入力端
子ＤはＬレベルの周波数設定信号DIVが、中段のＳ−Ｄ
ＦＦ３２ｂのデータ入力端子ＤはＬレベルの出力信号SX
1が、最終段のＳ−ＤＦＦ３２ｃのデータ入力端子Ｄは
Ｌレベルの出力信号SX2が入力される。
前に、周波数設定信号DIVがＨレベルからＬレベルに切
り替わるとき、初段のＳ−ＤＦＦ３２ａのデータ入力端
子ＤはＬレベルの周波数設定信号DIVが、中段のＳ−Ｄ
ＦＦ３２ｂのデータ入力端子ＤはＬレベルの出力信号SX
1が、最終段のＳ−ＤＦＦ３２ｃのデータ入力端子Ｄは
Ｌレベルの出力信号SX2が入力される。
【００８１】この状態からパワーセーブ信号PSがＨレベ
ルになると、最初のクロック信号CLKに応答して、各Ｓ
−ＤＦＦ３２ａ〜３２ｃの出力信号SGA，SGB，SGCはＬ
レベルとなる。従って、出力信号SGCと周波数設定信号D
IVが共にＨレベルになり、エクスクルーシブノア回路２
４ａの出力信号OUTはＨレベルとなる。その結果、位相
比較器１７はＨレベルのパワーセーブ信号PSとＨレベル
の出力信号OUTによって直ちに動作を開始する。
ルになると、最初のクロック信号CLKに応答して、各Ｓ
−ＤＦＦ３２ａ〜３２ｃの出力信号SGA，SGB，SGCはＬ
レベルとなる。従って、出力信号SGCと周波数設定信号D
IVが共にＨレベルになり、エクスクルーシブノア回路２
４ａの出力信号OUTはＨレベルとなる。その結果、位相
比較器１７はＨレベルのパワーセーブ信号PSとＨレベル
の出力信号OUTによって直ちに動作を開始する。
【００８２】このように本実施形態においても、パワー
セーブ信号PSがＬレベルからＨレベルになってパワーセ
ーブが解除された時、遅延回路２２の出力信号SGCは制
御回路２３からの出力信号SX1，SX2に基づいて、その時
の周波数設定信号DIVのレベルと同じレベルに制御され
る。従って、パワーセーブが解除された時には、位相比
較器１７は、リセット回路３１にて予め定めた時間停止
することなく直ちに基準信号frと比較信号fpの比較動作
を開始する。つまり、ＰＬＬ周波数シンセサイザはパワ
ーセーブ中に周波数設定信号が切り替わっても、切り替
わらなくてもパワーセーブ解除後のロックアップタイム
がリセット回路２１によって遅れることはない。
セーブ信号PSがＬレベルからＨレベルになってパワーセ
ーブが解除された時、遅延回路２２の出力信号SGCは制
御回路２３からの出力信号SX1，SX2に基づいて、その時
の周波数設定信号DIVのレベルと同じレベルに制御され
る。従って、パワーセーブが解除された時には、位相比
較器１７は、リセット回路３１にて予め定めた時間停止
することなく直ちに基準信号frと比較信号fpの比較動作
を開始する。つまり、ＰＬＬ周波数シンセサイザはパワ
ーセーブ中に周波数設定信号が切り替わっても、切り替
わらなくてもパワーセーブ解除後のロックアップタイム
がリセット回路２１によって遅れることはない。
【００８３】（第３実施形態）次に、第３実施形態を図
５に従って説明する。本実施形態は、第２実施形態と同
様に、リセット回路に特徴がある。そのため、その特徴
部分について詳細に説明し、第１実施形態と同一の部分
については符号を同じにしてその説明を省略する。
５に従って説明する。本実施形態は、第２実施形態と同
様に、リセット回路に特徴がある。そのため、その特徴
部分について詳細に説明し、第１実施形態と同一の部分
については符号を同じにしてその説明を省略する。
【００８４】図５において、リセット回路４１は、遅延
回路２２、制御回路２３、判定回路２４の他に時間調整
回路４２を備えている。時間調整回路４２は、選択信号
SELに基づいて遅延回路２２の中段のＳＲ−ＤＦＦ２２
ｂの出力信号SGBを判定回路２４に出力するか、最終段
のＳＲ−ＤＦＦ２２ｃの出力信号SGCを判定回路２４に
出力するか制御する回路である。尚、選択信号SELは、
ＰＬＬ周波数シンセサイザ１０が生成する出力信号fvco
の周波数を変更させるとき、その変更した周波数の出力
信号fvcoを生成するために用意された複数（本実施形態
では２個）のVCOの内の最適なＶＣＯを選択し動作させ
るための信号であって、外部装置から出力される。そし
て、本実施形態では、選択信号SELがＨレベルの時には
停止状態から安定した動作状態になるまでの時間が長い
ＶＣＯが選択され、選択信号SELがＬレベルの時には停
止状態から安定した動作状態になるまでの時間が短いＶ
ＣＯが選択されるようになっている。
回路２２、制御回路２３、判定回路２４の他に時間調整
回路４２を備えている。時間調整回路４２は、選択信号
SELに基づいて遅延回路２２の中段のＳＲ−ＤＦＦ２２
ｂの出力信号SGBを判定回路２４に出力するか、最終段
のＳＲ−ＤＦＦ２２ｃの出力信号SGCを判定回路２４に
出力するか制御する回路である。尚、選択信号SELは、
ＰＬＬ周波数シンセサイザ１０が生成する出力信号fvco
の周波数を変更させるとき、その変更した周波数の出力
信号fvcoを生成するために用意された複数（本実施形態
では２個）のVCOの内の最適なＶＣＯを選択し動作させ
るための信号であって、外部装置から出力される。そし
て、本実施形態では、選択信号SELがＨレベルの時には
停止状態から安定した動作状態になるまでの時間が長い
ＶＣＯが選択され、選択信号SELがＬレベルの時には停
止状態から安定した動作状態になるまでの時間が短いＶ
ＣＯが選択されるようになっている。
【００８５】時間調整回路４２は、２個のアンド回路４
２ａ，４２ｂ、１個のオア回路４２ｃ及び１個のインバ
ータ回路４２ｄを備えている。アンド回路４２ａは２入
力端子のアンド回路であって、選択信号SELと前記遅延
回路２２の中段ＳＲ−ＤＦＦ２２ｂの出力信号SGBを入
力する。アンド回路４２ａの出力端子は最終段のＳＲ−
ＤＦＦ２２ｃのデータ入力端子Ｄに接続されている。従
って、選択信号SELがＨレベルの時、アンド回路４２ａ
は中段のＳＲ−ＤＦＦ２２ｂの出力信号SGBを最終段の
Ｓ−ＤＦＦ３２ｃに出力する。反対に、選択信号SELが
Ｌレベルの時、アンド回路４２ａは中段のＳＲ−ＤＦＦ
２２ｂの出力信号SGBに関係なくＬレベルの信号（選択
信号SEL）を最終段のＳ−ＤＦＦ３２ｃに出力する。
２ａ，４２ｂ、１個のオア回路４２ｃ及び１個のインバ
ータ回路４２ｄを備えている。アンド回路４２ａは２入
力端子のアンド回路であって、選択信号SELと前記遅延
回路２２の中段ＳＲ−ＤＦＦ２２ｂの出力信号SGBを入
力する。アンド回路４２ａの出力端子は最終段のＳＲ−
ＤＦＦ２２ｃのデータ入力端子Ｄに接続されている。従
って、選択信号SELがＨレベルの時、アンド回路４２ａ
は中段のＳＲ−ＤＦＦ２２ｂの出力信号SGBを最終段の
Ｓ−ＤＦＦ３２ｃに出力する。反対に、選択信号SELが
Ｌレベルの時、アンド回路４２ａは中段のＳＲ−ＤＦＦ
２２ｂの出力信号SGBに関係なくＬレベルの信号（選択
信号SEL）を最終段のＳ−ＤＦＦ３２ｃに出力する。
【００８６】アンド回路４２ｂは、２入力端子のアンド
回路であって、インバータ回路４２ｄを介して選択信号
SELを入力するとともに、前記中段ＳＲ−ＤＦＦ２２ｂ
の出力信号SGBを入力する。アンド回路４２ｂの出力端
子は次段のオア回路４２ｃの入力端子に接続されてい
る。従って、選択信号SELがＬレベルの時、アンド回路
４２ｂは中段のＳＲ−ＤＦＦ２２ｂの出力信号SGBをオ
ア回路４２ｃに出力する。反対に、選択信号SELがＬレ
ベルの時、アンド回路４２ｂは中段のＳＲ−ＤＦＦ２２
ｂの出力信号SGBに関係なくＬレベルの信号をオア回路
４２ｃに出力する。
回路であって、インバータ回路４２ｄを介して選択信号
SELを入力するとともに、前記中段ＳＲ−ＤＦＦ２２ｂ
の出力信号SGBを入力する。アンド回路４２ｂの出力端
子は次段のオア回路４２ｃの入力端子に接続されてい
る。従って、選択信号SELがＬレベルの時、アンド回路
４２ｂは中段のＳＲ−ＤＦＦ２２ｂの出力信号SGBをオ
ア回路４２ｃに出力する。反対に、選択信号SELがＬレ
ベルの時、アンド回路４２ｂは中段のＳＲ−ＤＦＦ２２
ｂの出力信号SGBに関係なくＬレベルの信号をオア回路
４２ｃに出力する。
【００８７】オア回路４２ｃは、２入力端子のオア回路
であって、入力端子が前記アンド回路４２ｂの出力端子
に接続されているとともに、最終段のＳ−ＤＦＦ３２ｃ
の出力端子Ｑに接続されている。従って、オア回路４２
ｃは、選択信号SELがＬレベルの時、中段のＳＲ−ＤＦ
Ｆ２２ｂの出力信号SGBを出力信号SGXとして、選択信号
SELがＨレベルの時、最終段のＳＲ−ＤＦＦ２２ｃの出
力信号SGCを出力信号SGXとして出力する。
であって、入力端子が前記アンド回路４２ｂの出力端子
に接続されているとともに、最終段のＳ−ＤＦＦ３２ｃ
の出力端子Ｑに接続されている。従って、オア回路４２
ｃは、選択信号SELがＬレベルの時、中段のＳＲ−ＤＦ
Ｆ２２ｂの出力信号SGBを出力信号SGXとして、選択信号
SELがＨレベルの時、最終段のＳＲ−ＤＦＦ２２ｃの出
力信号SGCを出力信号SGXとして出力する。
【００８８】判定回路２４のエクスクルーシブノア回路
２４ａは、前記オア回路４２ｃの出力信号SGXと前記周
波数設定信号DIVを入力し、両信号SGX，DIVのレベルの
一致・不一致に基づく出力信号OUTを出力する。
２４ａは、前記オア回路４２ｃの出力信号SGXと前記周
波数設定信号DIVを入力し、両信号SGX，DIVのレベルの
一致・不一致に基づく出力信号OUTを出力する。
【００８９】つまり、停止状態から安定した動作状態に
なるまでの時間が長いＶＣＯが選択されているときに
は、Ｈレベルの選択信号SELが出力される。従って、時
間調整回路４２のオア回路４２ｃは、遅延回路２２の最
終段のＳＲ−ＤＦＦ２２ｃの出力信号SGCを出力信号SGX
としてエクスクルーシブノア回路２４ａに出力する。そ
の結果、パワーセーブが解除されている状態において周
波数設定信号DIVが切り替わった時、その切り替わった
時から３個目のクロック信号CLKを入力した時、出力信
号OUTはＬレベルからＨレベルに立ち上がる。
なるまでの時間が長いＶＣＯが選択されているときに
は、Ｈレベルの選択信号SELが出力される。従って、時
間調整回路４２のオア回路４２ｃは、遅延回路２２の最
終段のＳＲ−ＤＦＦ２２ｃの出力信号SGCを出力信号SGX
としてエクスクルーシブノア回路２４ａに出力する。そ
の結果、パワーセーブが解除されている状態において周
波数設定信号DIVが切り替わった時、その切り替わった
時から３個目のクロック信号CLKを入力した時、出力信
号OUTはＬレベルからＨレベルに立ち上がる。
【００９０】これに対して、停止状態から安定した動作
状態になるまでの時間が短いＶＣＯが選択されていると
きには、Ｌレベルの選択信号SELが出力される。従っ
て、オア回路４２ｃは、中段のＳＲ−ＤＦＦ２２ｂの出
力信号SGBを出力信号SGXとしてエクスクルーシブノア回
路２４ａに出力する。その結果、パワーセーブが解除さ
れている状態において周波数設定信号DIVが切り替わっ
た時、その切り替わった時から２個目のクロック信号CL
Kを入力した時、出力信号OUTはＬレベルからＨレベルに
立ち上がる。
状態になるまでの時間が短いＶＣＯが選択されていると
きには、Ｌレベルの選択信号SELが出力される。従っ
て、オア回路４２ｃは、中段のＳＲ−ＤＦＦ２２ｂの出
力信号SGBを出力信号SGXとしてエクスクルーシブノア回
路２４ａに出力する。その結果、パワーセーブが解除さ
れている状態において周波数設定信号DIVが切り替わっ
た時、その切り替わった時から２個目のクロック信号CL
Kを入力した時、出力信号OUTはＬレベルからＨレベルに
立ち上がる。
【００９１】つまり、リセット回路４１は、安定動作す
るまでの時間が短いＶＣＯの場合には、そのＶＣＯにあ
わせて位相比較器１７の停止時間を短くし、安定動作す
るまでの時間が長いＶＣＯの場合には、そのＶＣＯにあ
わせて位相比較器１７の停止時間を長くする出力信号OU
Tを出力する。
るまでの時間が短いＶＣＯの場合には、そのＶＣＯにあ
わせて位相比較器１７の停止時間を短くし、安定動作す
るまでの時間が長いＶＣＯの場合には、そのＶＣＯにあ
わせて位相比較器１７の停止時間を長くする出力信号OU
Tを出力する。
【００９２】尚、パワーセーブ信号PSに対するこのリセ
ット回路４１の動作は、第１実施形態と同様な動作を行
うのでその詳細な説明は省略する。このように本実施形
態では、第１実施形態と同様な優れた効果を有するとと
もに、リセット回路４１に時間調整回路４２を設けたの
で、選択されるＶＣＯに対応して位相比較器１７の停止
時間を制御することができる。従って、ＰＬＬ周波数シ
ンセサイザはパワーセーブ中に周波数設定信号が切り替
わっても、切り替わらなくてもパワーセーブ解除後のロ
ックアップタイムをより短くすることができる。
ット回路４１の動作は、第１実施形態と同様な動作を行
うのでその詳細な説明は省略する。このように本実施形
態では、第１実施形態と同様な優れた効果を有するとと
もに、リセット回路４１に時間調整回路４２を設けたの
で、選択されるＶＣＯに対応して位相比較器１７の停止
時間を制御することができる。従って、ＰＬＬ周波数シ
ンセサイザはパワーセーブ中に周波数設定信号が切り替
わっても、切り替わらなくてもパワーセーブ解除後のロ
ックアップタイムをより短くすることができる。
【００９３】発明の実施の形態は上記実施形態に限定さ
れるものではなく以下のように実施していもよい。 ・前記第２実施形態において、制御回路３３には、２個
のオア回路３２ａ，３２ｂを設けた。これを例えばオア
回路２３ｂを省略し、オア回路３２ａの出力信号SX1を
アンド回路３２ｄに出力するようにして実施してもよ
い。この場合、オア回路２３ｂが省略した分だけ回路規
模を小さくすることができる。
れるものではなく以下のように実施していもよい。 ・前記第２実施形態において、制御回路３３には、２個
のオア回路３２ａ，３２ｂを設けた。これを例えばオア
回路２３ｂを省略し、オア回路３２ａの出力信号SX1を
アンド回路３２ｄに出力するようにして実施してもよ
い。この場合、オア回路２３ｂが省略した分だけ回路規
模を小さくすることができる。
【００９４】・前記各実施形態において、リセット回路
２１，３１，４１の遅延クロック信号CLKは基準信号fr
を用いたが、比較信号fp、分周信号fpp又は比較発振信
号finを遅延クロック信号CLKとして用いてもよい。
２１，３１，４１の遅延クロック信号CLKは基準信号fr
を用いたが、比較信号fp、分周信号fpp又は比較発振信
号finを遅延クロック信号CLKとして用いてもよい。
【００９５】・前記各実施形態において、リセット回路
２１，３１，４１の判定回路２４はエクスクルーシブノ
ア回路２４ａを用いたが、エクスクルーシブオア回路
（排他的論理和回路）を用いてもよい。この場合、エク
スクルーシブオア回路（排他的論理和回路）の出力信号
OUTがＨレベルのとき、位相比較器１７を停止させるた
めのリセット信号となる。 ・前記各実施形態において、リセット回路２１，３１，
４１の遅延回路２２，３３はＤ型フリップフロップ回路
からなるシフトレジスタで構成したが、周波数設定信号
DIVを所定時間遅延されるものであるならば、例えば容
量素子を用いた遅延回路や、インバータ回路を複数直列
に接続した遅延回路を用いて実施してもよい。
２１，３１，４１の判定回路２４はエクスクルーシブノ
ア回路２４ａを用いたが、エクスクルーシブオア回路
（排他的論理和回路）を用いてもよい。この場合、エク
スクルーシブオア回路（排他的論理和回路）の出力信号
OUTがＨレベルのとき、位相比較器１７を停止させるた
めのリセット信号となる。 ・前記各実施形態において、リセット回路２１，３１，
４１の遅延回路２２，３３はＤ型フリップフロップ回路
からなるシフトレジスタで構成したが、周波数設定信号
DIVを所定時間遅延されるものであるならば、例えば容
量素子を用いた遅延回路や、インバータ回路を複数直列
に接続した遅延回路を用いて実施してもよい。
【００９６】・前記各実施形態において、リセット回路
２１，３１，４１の遅延回路２２，３３はＤ型フリップ
フロップ回路で構成し、その数を３個で構成したが、こ
れに限定されるものでなく、２個又は４個以上で構成し
てもよい。
２１，３１，４１の遅延回路２２，３３はＤ型フリップ
フロップ回路で構成し、その数を３個で構成したが、こ
れに限定されるものでなく、２個又は４個以上で構成し
てもよい。
【００９７】・上記各実施形態では、ＰＬＬ周波数シン
セサイザのリセット回路に具体化したが、ＰＬＬ周波数
シンセサイザ以外の電子回路に本発明のリセット回路を
用いてもよい。
セサイザのリセット回路に具体化したが、ＰＬＬ周波数
シンセサイザ以外の電子回路に本発明のリセット回路を
用いてもよい。
【００９８】
【発明の効果】請求項１に記載の発明によれば、パワー
セーブ解除後、内部回路の動作開始時間の遅れを無くす
ことができる。
セーブ解除後、内部回路の動作開始時間の遅れを無くす
ことができる。
【００９９】請求項２〜５に記載の発明によれば、パワ
ーセーブ解除後、ＰＬＬ動作時間の遅れを無くし周波数
シンセサイザのロックアップタイムが遅れないようにす
ることができる。
ーセーブ解除後、ＰＬＬ動作時間の遅れを無くし周波数
シンセサイザのロックアップタイムが遅れないようにす
ることができる。
【０１００】加えて、請求項３に記載の発明によれば、
ＶＣＯが種々選択されても、その選択に関係なくパワー
セーブ解除後、ＰＬＬ動作時間の遅れを無くし周波数シ
ンセサイザのロックアップタイムが遅れないようにする
ことができる。
ＶＣＯが種々選択されても、その選択に関係なくパワー
セーブ解除後、ＰＬＬ動作時間の遅れを無くし周波数シ
ンセサイザのロックアップタイムが遅れないようにする
ことができる。
【図１】ＰＬＬ周波数シンセサイザのブロック回路図
【図２】ＰＬＬ周波数シンセサイザに設けたリセット回
路の回路図
路の回路図
【図３】リセット回路のタイミングチャート
【図４】第２実施形態のリセット回路を示す回路図
【図５】第３実施形態のリセット回路を示す回路図
【図６】従来のＰＬＬ周波数シンセサイザのブロック回
路図
路図
【図７】従来のＰＬＬ周波数シンセサイザに設けたリセ
ット回路の回路図
ット回路の回路図
【図８】従来のリセット回路のタイミングチャート
【図９】従来のパワーセーブ信号が切り替わった時のリ
セット回路のタイミングチャート
セット回路のタイミングチャート
１７ 位相比較器 ２０ 電圧制御発振器（ＶＣＯ） ２１，３１，４１ リセット回路 ２２，３２ 遅延回路 ２３，３３ 制御回路 ２４ 判定回路 ４２ 時間調整回路 DIV 周波数設定信号 PS パワーセーブ信号 CLK クロック信号 fr 基準信号 SGC，SGX 出力信号 OUT 出力信号 SEL 選択信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 考樹 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J106 AA04 BB01 BB10 CC01 CC21 CC38 CC41 CC52 CC58 DD06 DD17 DD32 EE01 HH09 KK03 KK40 PP03 QQ09 RR01 RR11
Claims (5)
- 【請求項１】 切替信号を入力し、その切換信号を予め
定めた時間遅延させて出力信号として出力する遅延回路
と、 前記切替信号と前記遅延回路の出力信号とを入力し、両
信号のレベルの一致・不一致を判定し、前記切換信号の
レベルが切り替わった時、前記予め定めた時間不一致信
号を生成しその不一致信号を前記予め定めた時間だけ内
部回路を停止させるリセット信号として内部回路に出力
する判定回路とを備えたリセット回路であって、 前記内部回路を停止させるパワーセーブ信号を入力し、
その停止のためのパワーセーブ信号が解除された時に前
記遅延回路の出力信号をその時の切替信号のレベルと一
致させるための制御信号を遅延回路に出力する制御回路
を設けたことを特徴とするリセット回路。 - 【請求項２】 周波数設定信号のレベルが切り替わる毎
に、基準信号と比較信号の位相を比較する位相比較器の
比較動作を、予め定めた時間停止させるリセット回路を
備えたＰＬＬ周波数シンセサイザにおいて、 前記リセット回路は、 前記周波数設定信号を入力し、その周波数設定信号を予
め定めた時間遅延させて出力信号として出力する遅延回
路と、 前記周波数設定信号と前記遅延回路の出力信号とを入力
し、両信号のレベルの一致・不一致を判定し、前記周波
数設定信号のレベルが切り替わった時、前記予め定めた
時間不一致信号を生成しその不一致信号を前記予め定め
た時間だけ位相比較器を停止させるリセット信号として
該位相比較器に出力する判定回路と、 前記位相比較器を停止させるパワーセーブ信号を入力
し、その停止のためのパワーセーブ信号が解除された時
に前記遅延回路の出力信号をその時の周波数設定信号の
レベルと一致させるための制御信号を遅延回路に出力す
る制御回路とを備えたことを特徴とするＰＬＬ周波数シ
ンセサイザ。 - 【請求項３】 周波数設定信号のレベルが切り替わる毎
に、基準信号と比較信号の位相を比較する位相比較器の
比較動作を、予め定めた時間停止させるリセット回路を
備えたＰＬＬ周波数シンセサイザにおいて、 前記リセット回路は、 前記周波数設定信号を入力し、その周波数設定信号を複
数の予め定めた時間遅延させた出力信号を生成して出力
する遅延回路と、 前記遅延回路が生成した遅延時間が異なる複数の出力信
号のいずれか１つを選択して出力する時間調整回路と、 前記周波数設定信号と前記時間調整回路が選択した出力
信号とを入力し、両信号のレベルの一致・不一致を判定
し、前記周波数設定信号のレベルが切り替わった時、前
記予め定めた時間不一致信号を生成しその不一致信号を
前記予め定めた時間だけ位相比較器を停止させるリセッ
ト信号として該位相比較器に出力する判定回路と前記位
相比較器を停止させるパワーセーブ信号を入力し、その
停止のためのパワーセーブ信号が解除された時に前記時
間調整回路が選択した出力信号をその時の周波数設定信
号のレベルと一致させるための制御信号を遅延回路に出
力する制御回路とを備えたことを特徴とするＰＬＬ周波
数シンセサイザ。 - 【請求項４】 請求項２又は３に記載のＰＬＬ周波数シ
ンセサイザにおいて、 前記遅延回路は、セット・リセット入力端子付のＤ型フ
リップフロップを複数段直列に接続したシフトレジスタ
であり、前記制御回路は、パワーセーブ信号が解除され
た時、その時の周波数設定信号のレベルに基づいて各Ｄ
型フリップフロップをセット又はリセットさせるセット
・リセット信号生成回路であることを特徴とするＰＬＬ
周波数シンセサイザ。 - 【請求項５】 請求項２又は３に記載のＰＬＬ周波数シ
ンセサイザにおいて、 前記遅延回路は、セット入力端子付のＤ型フリップフロ
ップを複数段直列に接続したシフトレジスタであり、前
記制御回路は、パワーセーブ信号が入力された時、各Ｄ
型フリップフロップをセットし、パワーセーブ信号が解
除された時、初段のＤ型フリップフロップを除く各Ｄ型
フリップフロップのデータ入力端子に対してその時の周
波数設定信号のレベルと一致するレベルの信号を入力さ
せる信号生成回路であることを特徴とするＰＬＬ周波数
シンセサイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088383A JP2000286703A (ja) | 1999-03-30 | 1999-03-30 | リセット回路及びｐｌｌ周波数シンセサイザ |
| US09/523,287 US6795516B1 (en) | 1999-03-30 | 2000-03-10 | Reset circuit and pll frequency synthesizer |
| KR1020000014196A KR100652852B1 (ko) | 1999-03-30 | 2000-03-21 | 리셋트 회로 및 ｐｌｌ 주파수 신시사이저 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088383A JP2000286703A (ja) | 1999-03-30 | 1999-03-30 | リセット回路及びｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286703A true JP2000286703A (ja) | 2000-10-13 |
Family
ID=13941283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11088383A Pending JP2000286703A (ja) | 1999-03-30 | 1999-03-30 | リセット回路及びｐｌｌ周波数シンセサイザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6795516B1 (ja) |
| JP (1) | JP2000286703A (ja) |
| KR (1) | KR100652852B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936818B1 (ko) * | 2002-12-09 | 2010-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러의 리셋 회로 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016493A (ja) * | 2000-06-30 | 2002-01-18 | Hitachi Ltd | 半導体集積回路および光伝送用送信回路 |
| US7027796B1 (en) * | 2001-06-22 | 2006-04-11 | Rfmd Wpan, Inc. | Method and apparatus for automatic fast locking power conserving synthesizer |
| FI113817B (fi) * | 2002-05-27 | 2004-06-15 | Nokia Corp | Parannettu piirijärjestely vaihelukoksi, vaihelukon toteuttava integroitupiiri, vaihelukkoa hyödyntävä menetelmä ja solukkoverkon päätelaite |
| KR100514414B1 (ko) * | 2003-11-20 | 2005-09-09 | 주식회사 하이닉스반도체 | 지연 동기 루프 |
| DE102013110823A1 (de) * | 2013-09-30 | 2015-04-02 | Intel IP Corporation | Phasenregelschaltkreis, Verfahren zum Erzeugen eines Auswertungssignals, ein Gerät zum Erzeugen eines Auswertungssignals und eine elektronische Vorrichtung |
| CN107241093B (zh) * | 2017-05-23 | 2020-12-01 | 中国人民解放军国防科学技术大学 | 一种抗辐照双模式的锁相环电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04154318A (ja) * | 1990-10-18 | 1992-05-27 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ |
| US5337285A (en) * | 1993-05-21 | 1994-08-09 | Rambus, Inc. | Method and apparatus for power control in devices |
| JP3257259B2 (ja) * | 1994-07-01 | 2002-02-18 | ソニー株式会社 | データ抽出装置 |
| US5548250A (en) * | 1995-01-05 | 1996-08-20 | Cirrus Logic, Inc. | Low power phase lock loop clocking circuit for battery powered systems |
| US5920600A (en) * | 1995-09-18 | 1999-07-06 | Oki Electric Industry Co., Ltd. | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor |
| US6150889A (en) * | 1998-08-03 | 2000-11-21 | Motorola, Inc. | Circuit and method for minimizing recovery time |
-
1999
- 1999-03-30 JP JP11088383A patent/JP2000286703A/ja active Pending
-
2000
- 2000-03-10 US US09/523,287 patent/US6795516B1/en not_active Expired - Fee Related
- 2000-03-21 KR KR1020000014196A patent/KR100652852B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936818B1 (ko) * | 2002-12-09 | 2010-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러의 리셋 회로 |
Also Published As
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| KR100652852B1 (ko) | 2006-12-01 |
| US6795516B1 (en) | 2004-09-21 |
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