[go: up one dir, main page]

CN107241093B - 一种抗辐照双模式的锁相环电路 - Google Patents

一种抗辐照双模式的锁相环电路 Download PDF

Info

Publication number
CN107241093B
CN107241093B CN201710368082.9A CN201710368082A CN107241093B CN 107241093 B CN107241093 B CN 107241093B CN 201710368082 A CN201710368082 A CN 201710368082A CN 107241093 B CN107241093 B CN 107241093B
Authority
CN
China
Prior art keywords
frequency
phase
switch
control
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710368082.9A
Other languages
English (en)
Other versions
CN107241093A (zh
Inventor
郭阳
郭前程
梁斌
胡春媚
陈建军
陈希
袁珩洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University of Defense Technology
Original Assignee
National University of Defense Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University of Defense Technology filed Critical National University of Defense Technology
Priority to CN201710368082.9A priority Critical patent/CN107241093B/zh
Publication of CN107241093A publication Critical patent/CN107241093A/zh
Application granted granted Critical
Publication of CN107241093B publication Critical patent/CN107241093B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开一种抗辐照双模式的锁相环电路，包括压控振荡器以及电荷泵，还包括：两个分频鉴相电路模块，分别与压控振荡器的输出端连接，每个分频鉴相电路模块包括依次连接的分频器单元、鉴频鉴相器，分频器单元接入压控振荡器的输出信号进行分频，分频后信号经过鉴频鉴相器输出一组控制信号；逻辑电路模块，用于分别接收两个分频鉴相电路模块输出的两组控制信号，产生最终的多路控制信号输出；电荷泵控制开关模块，与电荷泵连接，包括多个控制开关，各个控制开关分别接收逻辑电路模块输出的各路控制信号以控制电荷泵的开断。本发明能够实现错误信号的自纠正，具有抗辐照功能，且结构简单、功耗小，并能够消除辐照效应对电路的影响等优点。

Description

一种抗辐照双模式的锁相环电路
技术领域
本发明涉及锁相环控制技术领域，尤其涉及一种抗辐照双模式的锁相环电路。
背景技术
辐射效应会对电子系统的工作状态产生影响，严重的甚至可能导致系统崩溃，其中辐射环境下主要是由单粒子瞬变(Single Event Transient，SET)效应对电子系统产生影响。锁相环PLL作为模拟电路中的关键部分，是为整个电路系统提供所需的时钟信号，其性能将直接影响整个模拟电路的性能，而锁相环中分频器(Frequency Divider, DIV)和鉴频鉴相器(Phase Frequency Detect, PFD)的抗辐照性能差，在SET效应影响下会导致DIV、PFD产生错误的UP/DN控制信号，使得PLL失锁，进而影响整个电路的工作状况。
为了提高PLL中DIV和PFD抗SET能力，目前普遍是采用三模冗余（Triple ModularRedundancy, TMR）技术，该方法可以在一定程度上提高DIV与PFD电路模块的抗SET能力，但存在以下缺陷：
（1）与常规的锁相环电路相比，采用TMR技术后的锁相环电路需要三倍的版图面积和功耗，所需的版图面积和功耗非常大，提高了成本；
（2）由于采用TMR技术需要引入投票器，因而同时会引入新的SET敏感节点，还会进一步影响电路性能；
（3）采用TMR技术时由于需要采用反馈自纠正设计，因而还会使得投票器的SET敏感性进一步放大，即投票器在SET效应下不仅会影响后续电路工作，还会通过反馈进一步影响DIV与PFD模块的工作状况。
有从业者提出通过冗余电路和n型、p型场效应管并联的方式提高电路抗辐照能力，但是通常仅能够提高特定集成电路的抗辐照能力，对于锁相环PLL中DIV与PFD的加固效果差，且无法消除辐照效应本身对电路工作的影响。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种能够实现错误信号的自纠正，具有抗辐照功能，且结构简单、功耗小，并能够消除辐照效应对电路的影响的抗辐照双模式的锁相环电路。
一种抗辐照双模式的锁相环电路，包括压控振荡器以及电荷泵，还包括：
两个分频鉴相电路模块，分别与所述压控振荡器的输出端连接，每个所述分频鉴相电路模块包括依次连接的分频器单元、鉴频鉴相器，所述分频器单元接入所述压控振荡器的输出信号进行分频，分频后信号经过所述鉴频鉴相器输出一组控制信号；
逻辑电路模块，用于分别接收两个所述分频鉴相电路模块输出的两组控制信号，产生最终的多路开关控制信号输出；
电荷泵控制开关模块，与所述电荷泵连接，包括多个控制开关，各个所述控制开关分别接收所述逻辑电路模块输出的各路开关控制信号以控制电荷泵的开断。
作为本发明的进一步改进：所述分频器单元包括相互连接的选择控制模块、以及用于进行分频的分频器，所述选择控制模块根据所述鉴频鉴相器输出的信号，控制所述分频器保持当前接入信号、或切换接入另一个所述分频鉴相电路模块的分频器中信号进行分频。
作为本发明的进一步改进：所述分频器为由触发器构成的分频环路电路，所述选择控制模块通过一个输入端连接在所述分频环路电路中，另一个输入端连接至另一路所述分频环路电路中。
作为本发明的进一步改进：两个所述选择控制模块分别连接在两个所述分频环路电路中相同位置处，所述选择控制模块的两个输入端的连接位置分别为两个所述分频环路电路中的相对应位置。
作为本发明的进一步改进：所述选择控制模块具体连接至所述分频环路电路中两个触发器之间。
作为本发明的进一步改进：所述分频鉴相电路模块还包括反馈单元，所述反馈单元的输入端连接所述鉴频鉴相器的输出端，输出端连接所述分频器单元中选择控制模块的控制端；所述反馈单元接收所述鉴频鉴相器的输出信号，生成反馈控制信号并发送给所述选择控制模块。
作为本发明的进一步改进：所述反馈单元为异或门，所述异或门的两个输入端分别连接所述鉴频鉴相器的两个输出端，输出端输出经过异或运算的结果作为反馈控制信号。
作为本发明的进一步改进：所述逻辑电路模块包括四条逻辑支路，其中两条所述逻辑支路分别接收所述两组控制信号中UP控制信号所构成的UP控制信号组，生成两路第一开关控制信号，另两条所述逻辑支路分别接收所述两组控制信号中DN控制信号所构成的DN控制信号组，生成两路第二开关控制信号。
作为本发明的进一步改进：所述逻辑支路包括依次连接的与运算单元以及非运算单元。
作为本发明的进一步改进：所述电荷泵控制开关模块包括由相互连接的第一开关管M1、第二开关管M2构成的第一开关管单元，以及由相互连接的第三开关管M3以及第四开关管M4连接的第二开关管单元，所述第一开关管M1、第三开关管M3分别接收生成的所述第一开关控制信号，所述第三开关管M3、第四开关管M4分别接收生成的所述第二开关控制信号，所述第一开关管M1、第二开关管M2相互连接以控制所述电荷泵。
为解决上述技术问题，本发明提出的技术方案为：
与现有技术相比，本发明的优点在于：
1）本发明抗辐照双模式的锁相环电路，通过设置两路分频鉴相电路构成双模式结构，由两个分频鉴相电路模块输出的两组控制信号经逻辑电路模块共同产生多路开关控制信号控制电荷泵的控制开关，当其中一个分频鉴相电路模块受到辐射效应而产生错误控制信号时，能够通过另一路分频鉴相电路模块产生正确的控制信号以纠正错误信号，最终产生正确的控制信号而避免辐照效应下错误控制电荷泵，实现错误信号的自纠正功能，有效提高了电路的抗辐照性能，且能够消除辐照效应对电路的影响；同时结构简单，与传统的TMR模式锁相环电路相比，所需的版图面积及功耗小；
2）本发明抗辐照双模式的锁相环电路，基于分频器的状态机特性，通过在分频环路电路中设置选择控制模块，由选择控制模块控制接入当前信号或另一路分频器中信号，可以阻隔错误信号在环路中的传输，同时接入正确的信号，实现错误信号的自纠正，提高了分频器、鉴频鉴相器的抗辐照能力；
3）本发明抗辐照双模式的锁相环电路，通过四条逻辑支路产生两组UP、DN开关控制信号，两组UP、DN开关控制信号共同控制电荷泵的开关，使得当一组UP、DN开关控制信号产生错误时，另一组UP、DN开关控制信号能够控制关断开关管，避免由于辐照效应对电荷泵CP产生的错误充放电控制，有效提高了锁相环电路的抗辐照能力，同时能够消除SET辐照效应本身对电路的影响。
附图说明
图1是本实施例中抗辐照双模式的锁相环电路的结构示意图。
图2是本发明具体实施例中分频器单元的电路结构示意图。
图3是本发明具体实施例中逻辑电路模块的电路结构示意图。
图4是本发明具体实施例中电荷泵控制开关模块的电路结构示意图。
图例说明：1、分频鉴相电路模块；11、分频器单元；111、选择控制模块；112、分频器；12、鉴频鉴相器；13、反馈单元；2、逻辑电路模块；3、电荷泵控制开关模块。
具体实施方式
以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。
如图1所示，本实施例抗辐照双模式的锁相环电路包括压控振荡器VCO以及电荷泵CP，还包括：
两个分频鉴相电路模块1，分别与压控振荡器VCO的输出端连接，每个分频鉴相电路模块1包括依次连接的分频器单元11、鉴频鉴相器12，分频器单元11接入压控振荡器1的输出信号进行分频，分频后信号经过鉴频鉴相器12输出一组控制信号；
逻辑电路模块2，用于分别接收两个分频鉴相电路模块1输出的两组控制信号，产生最终的多路开关控制信号输出；
电荷泵控制开关模块3，与电荷泵连接，包括多个控制开关，各个控制开关分别接收逻辑电路模块2输出的各路开关控制信号以控制电荷泵的开断。
本实施例具体分频器单元11分别接入压控振荡器的VCO0、VCO180（0度、180度时钟信号）反馈信号，输出信号CLKfb与参考时钟CLKref共同输入到鉴频鉴相器12（PFD）中，鉴频鉴相器12输出一组控制信号UP、DN（UP1、DN1；UP2、DN2），通过逻辑电路模块2产生四路开关控制信号，由四路开关控制信号控制电荷泵的开断。
本实施例通过设置两个分频鉴相电路模块1构成两路分频鉴相电路的双模式结构，由两个分频鉴相电路模块1输出的两组控制信号，经逻辑电路模块共同产生多路开关控制信号控制电荷泵的控制开关，当其中一个分频鉴相电路模块1受到辐射效应而产生错误控制信号时，能够通过另一路分频鉴相电路模块1产生正确的控制信号以纠正错误信号，最终产生正确的控制信号而避免辐照效应下错误控制电荷泵，实现错误信号的自纠正功能，有效提高了电路的抗辐照性能，且能够消除辐照效应对电路的影响；同时结构简单，与传统的TMR模式锁相环电路相比，所需的版图面积及功耗小。
如图2所示，本实施例中分频器单元11具体包括相互连接的选择控制模块111、以及用于进行分频的分频器112，选择控制模块111根据鉴频鉴相器12输出的信号，控制分频器112保持当前接入信号、或接入另一个分频鉴相电路模块1的分频器112中信号进行分频。由鉴频鉴相器12的输出信号即可判定分频鉴相电路模块1是否产生错误信号，如锁相环锁定状态中，可认为UP=DN=0，分频器单元11或者鉴频鉴相器12在高能粒子轰击下，可能会产生UP=1或者DN=1的错误信号。本实施例具体由鉴频鉴相器12输出的控制信号UP、DN生成反馈控制信号m(m1/m2)，由反馈控制信号m(m1/m2)控制：当鉴频鉴相器12输出的信号对应为未发生错误时，选择控制模块111控制保持当前路接入信号进行分频，通过鉴频鉴相器12输出控制信号UP、DN；当鉴频鉴相器12输出的信号对应为发生错误时，选择控制模块111控制切换接入另一路分频器112中信号进行分频，以纠正当前路错误信号，直至该路信号恢复正常状态。
由于分频器具有状态机特性，在高能粒子轰击下，错误信号会始终存在于某一路电路中，则当另一路再受到高能粒子轰击后便会产生错误信号，影响整个锁相环电路的正常工作。本实施例通过采用上述结构，由选择控制模块111根据鉴频鉴相器12输出的信号，控制分频器112接入正确的信号，能够在高能粒子轰击后产生错误信号时实现电路自纠正而恢复到正常状态。
本实施例中，分频鉴相电路模块1还包括反馈单元13，反馈单元13的输入端连接鉴频鉴相器12的输出端，输出端连接分频器单元11中选择控制模块111的控制端，反馈单元13接收鉴频鉴相器12的输出信号，生成反馈控制信号并发送给选择控制模块111，由反馈单元13生成的反馈控制信号控制选择控制模块111的输入信号。当锁相环处于正常锁定状态中时，由鉴频鉴相器12的输出信号生成第一反馈控制信号，选择控制模块111接收到第一反馈控制信号后，控制选择控制模块111保持当前路输入信号；当受到高能粒子轰击后而产生错误信号时，由鉴频鉴相器12的输出信号生成第二反馈控制信号，选择控制模块111接收到第二反馈控制信号后，切换接入另一路分频器112中信号作为输入信号。
如图1所示，本实施例中反馈单元13具体为异或门，异或门的两个输入端分别连接鉴频鉴相器12的两个输出端，输出端输出经过异或运算后结果得到反馈控制信号m(m1、m2)。当锁相环处于正常锁定状态中，经过反馈单元13后UP⊕DN=0，即反馈控制信号m为0，选择控制模块111控制保持当前路输入信号，当分频器单元11或者鉴频鉴相器12受到高能粒子轰击后产生错误信号时使得经过反馈单元13后输出为UP⊕DN=1，即反馈控制信号m为1，此时选择控制模块111控制切换接入另一路分频器112中信号作为输入信号，直至当前路信号恢复正常状态。
如图2所示，本实施例中分频器112具体为由触发器构成的分频环路电路，具体可采用常规的环路结构分频器；选择控制模块111通过一个输入端连接在分频环路电路中，另一个输入端连接至另一路分频环路电路中。环路结构的分频器具有状态机特性，错误信号会随着环路始终存在电路中，本实施例通过在分频环路电路中设置选择控制模块111，由选择控制模块111控制接入当前信号或另一路分频器112中信号，可以阻隔错误信号在环路中的传输，同时接入正确的信号，实现错误信号的自纠正。
本实施例中，两个选择控制模块111分别连接在两个分频环路电路中相同位置处，选择控制模块111的两个输入端的连接位置分别为两个分频环路电路中的相对应位置，具体将第一个分频器112的环路中指定位置处输出信号d1提供给第二个分频器112的选择控制模块111，第二个分频器112的环路中与第一个分频器112指定位置相对应位置处输出信号d2提供给第一个分频器112的选择控制模块111，以保证分频器112切换输入信号后保持正常分频工作状态。
如图2所示，本实施例中选择控制模块111具体采用选择器MUX，分频器112具体为由触发器1#~4#构成的分频环路电路，选择控制模块111具体连接至分频环路电路中触发器2#与触发器4#之间；输入时钟信号分别输入到各个触发器中，触发器1#的输出信号输出至触发器2#、以及通过反相器INV1输入到触发器3#，触发器2#的输出信号输出至选择器MUX的一个输入端，另一路分频器112中同位置的输出信号d（即另一路分频器112中触发器2#的输出信号，d1/d2）输入到选择器MUX的另一个输入端，选择器MUX的控制端接入由控制信号UP、DN生成的反馈控制信号m（m1/m2），选择器MUX的输出信号输出至触发器4#以及与触发器4#的输出信号通过与非门NAND1反馈到触发器1#，信号sel4or5用于控制实现4/5分频效果。当然在其他实施例中，选择控制模块111还可以根据实际需求连接在分频环路电路的其他位置，如图2中触发器4#的输出端等。
本实施例采用上述结构，当锁相环处于正常锁定状态中时，由于UP⊕DN=0，两路反馈控制信号m为0，则选择控制模块111控制保持选择触发器2#的输出信号作为输入信号，当某一路分频器单元11或者鉴频鉴相器12受到高能粒子轰击后产生错误信号，使得该路输出为UP⊕DN=1，即反馈控制信号m为1，此时选择控制模块111控制切换接入另一路分频器112中同位置信号d作为输入信号，直至该路信号恢复正常状态。
如图3所述，本实施例中逻辑电路模块2具体包括四条逻辑支路21，其中两条逻辑支路21分别接收两组控制信号中UP控制信号所构成的UP控制信号组，生成两路第一开关控制信号，另两条逻辑支路21分别接收两组控制信号中DN控制信号所构成的DN控制信号组，生成两路第二开关控制信号，分别由两路第一开关控制信号、两路第二开关控制信号共同控制电荷泵的控制开关。逻辑支路21具体包括依次连接的与运算单元以及非运算单元，每条逻辑支路21接收UP控制信号组或DN控制信号组，依次经过与门、非门后产生第一开关控制信号、第二开关控制信号。
如图3所示，本实施例两路鉴频鉴相器12输出的两组控制信号具体分别为UP1、UP2、DN1、DN2，由UP1、UP2构成UP控制信号组，分别输入至两条逻辑支路21，依次经过与门、非门后生成第一开关控制信号UP_B以及C1_B；由DN1、DN2构成DN控制信号组，分别输入至另两条逻辑支路21，依次经过与门、非门后生成第二开关控制信号DN_B以及C2_B，将第一开关控制信号UP_B /C1_B以及第二开关控制信号DN_B/C2_B分别输出给电荷泵的四个控制开关管M1~M4，控制电荷泵的充放电。
本实施例中，电荷泵控制开关模块3包括由相互连接的第一开关管M1、第二开关管M2构成的第一开关管单元，以及由相互连接的第三开关管M3以及第四开关管M4连接的第二开关管单元，第一开关管M1、第三开关管M3分别接收生成的第一开关控制信号，第三开关管M3以及第四开关管M4分别接收生成的第二开关控制信号，第一开关管M1、第二开关管M2相互连接输出控制信号I_OUT以控制电荷泵。具体参见图4，第三开关管M3的栅极接入一路第一开关控制信号C1_B，其他两极分别连接至第一开关管M1的两端，第一开关管M1的栅极接入另一路第一开关控制信号UP_B，第二开关管M2的栅极接入一路第二开关控制信号DN_B，第四开关管M4的栅极接入另一路第二开关控制信号C2_B，第四开关管M4的另两端分别与第二开关管M2的两端连接，第四开关管M4的一端接地。
当锁相环为锁定状态时，可认为UP=DN=0，若分频器单元11或鉴频鉴相器12在高能粒子轰击下产生UP=1或者DN=1的错误信号，即使由错误控制信号将要打开晶体管M1、M2，由于另一组UP、DN开关控制信号会同时打开晶体管M3、M4而使得会关闭晶体管M1、M2，进而避免电荷泵CP错误充放电。
本实施例采用上述结构，由四条逻辑支路21产生两组UP、DN开关控制信号，一组UP、DN开关控制信号控制第一晶体管M1、第二晶体管M2的开关状态，另一组UP、DN开关控制信号控制第三晶体管M3、第四晶体管M4的开关状态，两组UP、DN开关控制信号共同控制电荷泵的开关，使得当一组UP、DN开关控制信号产生错误时，另一组UP、DN开关控制信号能够控制关断开关管，避免由于辐照效应对电荷泵CP产生的错误充放电控制，有效提高了锁相环电路的抗辐照能力，同时能够消除SET辐照效应对电路的影响。
上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。

Claims (9)

1.一种抗辐照双模式的锁相环电路，包括压控振荡器以及电荷泵，其特征在于还包括：
两个分频鉴相电路模块（1），分别与所述压控振荡器的输出端连接，每个所述分频鉴相电路模块（1）包括依次连接的分频器单元（11）、鉴频鉴相器（12），所述分频器单元（11）接入所述压控振荡器的输出信号进行分频，分频后信号经过所述鉴频鉴相器（12）输出一组控制信号；
逻辑电路模块（2），用于分别接收两个所述分频鉴相电路模块（1）输出的两组控制信号，产生最终的多路开关控制信号输出；
电荷泵控制开关模块（3），与所述电荷泵连接，包括多个控制开关，各个所述控制开关分别接收所述逻辑电路模块（2）输出的各路开关控制信号以控制电荷泵的开断；
所述分频器单元（11）包括相互连接的选择控制模块（111）、以及用于进行分频的分频器（112），所述选择控制模块（111）根据所述鉴频鉴相器（12）输出的信号，控制所述分频器（112）保持当前接入信号、或切换接入另一个所述分频鉴相电路模块（1）的分频器（112）中信号进行分频。
2.根据权利要求1所述的抗辐照双模式的锁相环电路，其特征在于：所述分频器（112）为由触发器构成的分频环路电路，所述选择控制模块（111）通过一个输入端连接在所述分频环路电路中，另一个输入端连接至另一路所述分频环路电路中。
3.根据权利要求2所述的抗辐照双模式的锁相环电路，其特征在于：两个所述选择控制模块（111）分别连接在两个所述分频环路电路中相同位置处，所述选择控制模块（111）的两个输入端的连接位置分别为两个所述分频环路电路中的相对应位置。
4.根据权利要求3所述的抗辐照双模式的锁相环电路，其特征在于：所述选择控制模块（111）具体连接至所述分频环路电路中两个触发器之间。
5.根据权利要求1～4中任意一项所述的抗辐照双模式的锁相环电路，其特征在于：所述分频鉴相电路模块（1）还包括反馈单元（13），所述反馈单元（13）的输入端连接所述鉴频鉴相器（12）的输出端，输出端连接所述分频器单元（11）中选择控制模块（111）的控制端；所述反馈单元（13）接收所述鉴频鉴相器（12）的输出信号，生成反馈控制信号并发送给所述选择控制模块（111）。
6.根据权利要求5所述的抗辐照双模式的锁相环电路，其特征在于：所述反馈单元（13）为异或门，所述异或门的两个输入端分别连接所述鉴频鉴相器（12）的两个输出端，输出端输出经过异或运算的结果作为反馈控制信号。
7.根据权利要求1～4中任意一项所述的抗辐照双模式的锁相环电路，其特征在于：所述逻辑电路模块（2）包括四条逻辑支路（21），其中两条所述逻辑支路（21）分别接收所述两组控制信号中UP控制信号所构成的UP控制信号组，生成两路第一开关控制信号，另两条所述逻辑支路（21）分别接收所述两组控制信号中DN控制信号所构成的DN控制信号组，生成两路第二开关控制信号。
8.根据权利要求7所述的抗辐照双模式的锁相环电路，其特征在于，所述逻辑支路（21）包括依次连接的与运算单元以及非运算单元。
9.根据权利要求8所述的抗辐照双模式的锁相环电路，其特征在于：所述电荷泵控制开关模块（3）包括由相互连接的第一开关管M1、第二开关管M2构成的第一开关管单元，以及由相互连接的第三开关管M3以及第四开关管M4连接的第二开关管单元，所述第一开关管M1、第三开关管M3分别接收生成的所述第一开关控制信号，所述第三开关管M3、第四开关管M4分别接收生成的所述第二开关控制信号，所述第一开关管M1、第二开关管M2相互连接以控制所述电荷泵。
CN201710368082.9A 2017-05-23 2017-05-23 一种抗辐照双模式的锁相环电路 Active CN107241093B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710368082.9A CN107241093B (zh) 2017-05-23 2017-05-23 一种抗辐照双模式的锁相环电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710368082.9A CN107241093B (zh) 2017-05-23 2017-05-23 一种抗辐照双模式的锁相环电路

Publications (2)

Publication Number Publication Date
CN107241093A CN107241093A (zh) 2017-10-10
CN107241093B true CN107241093B (zh) 2020-12-01

Family

ID=59984464

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710368082.9A Active CN107241093B (zh) 2017-05-23 2017-05-23 一种抗辐照双模式的锁相环电路

Country Status (1)

Country Link
CN (1) CN107241093B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108988850B (zh) * 2018-08-31 2022-03-11 重庆西南集成电路设计有限责任公司 用于锁相环的双模式线性化电荷泵电路及模式选择电路
CN109302179B (zh) * 2018-09-03 2022-04-19 重庆西南集成电路设计有限责任公司 双模式电荷泵电路和模式选择电路及采样逻辑容差电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795516B1 (en) * 1999-03-30 2004-09-21 Fujitsu Limited Reset circuit and pll frequency synthesizer
CN101478307A (zh) * 2009-01-16 2009-07-08 复旦大学 一种双模4/4.5预分频器
CN102684686A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 一种降低带内相位噪声的锁相环及其相应的工作方法
CN105610430A (zh) * 2015-12-23 2016-05-25 北京时代民芯科技有限公司 一种基于锁相环的双模自切换抗辐射加固时钟生成电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3866959B2 (ja) * 2001-11-07 2007-01-10 三菱電機株式会社 周波数差検知装置および周波数差検知方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795516B1 (en) * 1999-03-30 2004-09-21 Fujitsu Limited Reset circuit and pll frequency synthesizer
CN101478307A (zh) * 2009-01-16 2009-07-08 复旦大学 一种双模4/4.5预分频器
CN102684686A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 一种降低带内相位噪声的锁相环及其相应的工作方法
CN105610430A (zh) * 2015-12-23 2016-05-25 北京时代民芯科技有限公司 一种基于锁相环的双模自切换抗辐射加固时钟生成电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Novel technique for P-hit single-event transient mitigation using enhance dummy transistor;Wang TianQi 等;《 16th Int"l Symposium on Quality Electronic Design》;20150416;全文 *
一种新型SET加固分频器和鉴频鉴相器设计;郭前程 等;《第二十届计算机工程与工艺年会暨第六届微处理器技术论坛论文集》;20161130;正文第182-184页，图1、4、5 *

Also Published As

Publication number Publication date
CN107241093A (zh) 2017-10-10

Similar Documents

Publication Publication Date Title
CN105610430B (zh) 一种基于锁相环的双模自切换抗辐射加固时钟生成电路
US7467320B2 (en) Fault-tolerant clock generator
EP1777823A1 (en) An improved lock detect circuit for a phase locked loop
US8829960B2 (en) Delay locked loop circuit and method of driving the same
US7321269B2 (en) High frequency ring oscillator with feed-forward paths
EP0940013A1 (en) High-speed and high-precision phase locked loop
US10886928B2 (en) Fast phase frequency detector
CN106936426A (zh) 一种基于锁相环的三模冗余抗辐射加固时钟生成电路
US10541691B1 (en) Bang-bang phase detectors
CN107241093B (zh) 一种抗辐照双模式的锁相环电路
CN108471309A (zh) 一种用于锁相环的锁定检测电路
CN111953339B (zh) 一种锁相环快速锁定鉴频电路
CN108306638A (zh) 一种适用于电荷泵锁相环的可配置锁定检测电路
US7570093B1 (en) Delay-locked loop and a delay-locked loop detector
US20110221476A1 (en) phase frequency detector
Sharma et al. A brief review of the various phase-frequency detector architectures
US7791420B2 (en) Phase-locked loop with start-up circuit
US6472915B1 (en) Method for charge pump tri-state and power down/up sequence without disturbing the output filter
Chou et al. A 3-ps dead-zone double-edge-checking phase-frequency-detector with 4.78 GHz operating frequencies
US11764792B2 (en) Phase locked loop circuitry
US7310009B2 (en) Phase locked loop circuit having deadlock protection circuit and methods of operating same
CN117155341A (zh) 一种新型交叉连接双模冗余抗辐照tspc触发器
CN212785315U (zh) 一种鉴频鉴相器
US20070040621A1 (en) Voltage controlled oscillator using dual gated asymmetrical FET devices
US6404244B2 (en) Method of dividing the frequency of a signal

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant