JP2001127629A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
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- 230000000644 propagated effect Effects 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 分周器出力に生じるジッタの位相比較器への
伝搬防止に加えて、プリスケーラ出力信号のジッタ、電
源ＶＤＤ、接地ＧＮＤの揺れに起因するジッタの後段回
路への伝搬をも防止できる構成とし、雑音成分の更なる
低減を可能とする。 【解決手段】 ＶＣＯ４から出力された周波数信号を分
周して、出力するプリスケーラ５と、プリスケーラ５か
ら出力された信号を分周して、出力する分周器６と、Ｖ
ＣＯ４の出力信号の立ち上がりエッジでトリガされ、プ
リスケーラ５の出力信号を取り込んで、出力するＤＦＦ
８と、ＤＦＦ８の出力信号の立ち上がりエッジでトリガ
され、分周器６の出力信号を取り込んで出力するＤＦＦ
７と、ＤＦＦ７の出力信号と、比較基準となる比較周波
数信号とを入力して、その位相差に応じた出力電圧を生
成し、該出力電圧を制御電圧としてＶＣＯ４に与える位
相比較器１、チャージポンプ２及びループフィルタ３と
を設ける。
伝搬防止に加えて、プリスケーラ出力信号のジッタ、電
源ＶＤＤ、接地ＧＮＤの揺れに起因するジッタの後段回
路への伝搬をも防止できる構成とし、雑音成分の更なる
低減を可能とする。 【解決手段】 ＶＣＯ４から出力された周波数信号を分
周して、出力するプリスケーラ５と、プリスケーラ５か
ら出力された信号を分周して、出力する分周器６と、Ｖ
ＣＯ４の出力信号の立ち上がりエッジでトリガされ、プ
リスケーラ５の出力信号を取り込んで、出力するＤＦＦ
８と、ＤＦＦ８の出力信号の立ち上がりエッジでトリガ
され、分周器６の出力信号を取り込んで出力するＤＦＦ
７と、ＤＦＦ７の出力信号と、比較基準となる比較周波
数信号とを入力して、その位相差に応じた出力電圧を生
成し、該出力電圧を制御電圧としてＶＣＯ４に与える位
相比較器１、チャージポンプ２及びループフィルタ３と
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話、ＰＨＳ
等の通信機器等に於いて用いられるＰＬＬ周波数シンセ
サイザ回路に係るものであり、特に、ジッタの伝搬によ
って生じるスプリアス（雑音成分）を低減できる構成と
したＰＬＬ周波数シンセサイザ回路に関するものであ
る。
等の通信機器等に於いて用いられるＰＬＬ周波数シンセ
サイザ回路に係るものであり、特に、ジッタの伝搬によ
って生じるスプリアス（雑音成分）を低減できる構成と
したＰＬＬ周波数シンセサイザ回路に関するものであ
る。
【０００２】
【従来の技術】図３は、従来の一般的なＰＬＬ周波数シ
ンセサイザ回路の構成を示すブロック図である。
ンセサイザ回路の構成を示すブロック図である。
【０００３】図３に示すように、従来の一般的なＰＬＬ
周波数シンセサイザ回路は、位相比較器１、チャージポ
ンプ２、ループフィルタ３、電圧制御発振器（ＶＣＯ）
４、プリスケーラ５、及び分周器６により構成されてお
り、ＶＣＯ４の出力が所定の周波数を有する出力信号ｆ
ｏｕｔとなる。なお、同図に於いて、比較周波数信号
は、例えば、基準発振器の出力信号を、分周比固定の基
準分周器により分周して得られる信号であり、位相比較
器１における比較動作の基準となる信号である。
周波数シンセサイザ回路は、位相比較器１、チャージポ
ンプ２、ループフィルタ３、電圧制御発振器（ＶＣＯ）
４、プリスケーラ５、及び分周器６により構成されてお
り、ＶＣＯ４の出力が所定の周波数を有する出力信号ｆ
ｏｕｔとなる。なお、同図に於いて、比較周波数信号
は、例えば、基準発振器の出力信号を、分周比固定の基
準分周器により分周して得られる信号であり、位相比較
器１における比較動作の基準となる信号である。
【０００４】図３のＰＬＬ周波数シンセサイザ回路で
は、ＶＣＯ４の出力信号ｆｏｕｔは、プリスケーラ５に
於いて１／Ｌの分周比で分周され、更に、分周器６に於
いて１／Ｎに分周される。ここで、Ｌ、Ｎは自然数であ
る。位相比較器１は、分周器６の出力信号ａ２と、比較
周波数信号ｂ１とを入力としており、それらの間の位相
差に応じた位相差信号を出力する。
は、ＶＣＯ４の出力信号ｆｏｕｔは、プリスケーラ５に
於いて１／Ｌの分周比で分周され、更に、分周器６に於
いて１／Ｎに分周される。ここで、Ｌ、Ｎは自然数であ
る。位相比較器１は、分周器６の出力信号ａ２と、比較
周波数信号ｂ１とを入力としており、それらの間の位相
差に応じた位相差信号を出力する。
【０００５】図４は、図３に示したＰＬＬ周波数シンセ
サイザ回路の動作を示すタイミングチャートである。図
に於いて、（ａ）は、プリスケーラ５の出力信号ａ１、
（ｂ）は、分周器６の出力信号ａ２である。分周器６が
プリスケーラ５の出力信号でトリガされ、動作すると、
回路遅延により、分周器６の出力は、所定時間遅れて変
化する。図４（ｂ'）は、図４（ｂ）の拡大図であり、
網掛け部分は、分周器６の出力の論理値の反転等で生じ
たジッタを表している。このジッタの含まれた信号を、
直接、位相比較器１に入力した場合、位相比較器１の出
力信号及びチャージポンプ２の出力信号にジッタが含ま
れるため、ＶＣＯ４の出力信号に雑音成分が含まれると
いう問題が起こる。
サイザ回路の動作を示すタイミングチャートである。図
に於いて、（ａ）は、プリスケーラ５の出力信号ａ１、
（ｂ）は、分周器６の出力信号ａ２である。分周器６が
プリスケーラ５の出力信号でトリガされ、動作すると、
回路遅延により、分周器６の出力は、所定時間遅れて変
化する。図４（ｂ'）は、図４（ｂ）の拡大図であり、
網掛け部分は、分周器６の出力の論理値の反転等で生じ
たジッタを表している。このジッタの含まれた信号を、
直接、位相比較器１に入力した場合、位相比較器１の出
力信号及びチャージポンプ２の出力信号にジッタが含ま
れるため、ＶＣＯ４の出力信号に雑音成分が含まれると
いう問題が起こる。
【０００６】この問題を解決した従来のＰＬＬ周波数シ
ンセサイザ回路として、特開平９−１６７９６１号公報
に示されるＰＬＬ周波数シンセサイザ回路がある。該Ｐ
ＬＬ周波数シンセサイザ回路の構成を図５に示す。図に
於いて、図３と同一構成要素には、同一符号を付し、そ
の説明は省略する。
ンセサイザ回路として、特開平９−１６７９６１号公報
に示されるＰＬＬ周波数シンセサイザ回路がある。該Ｐ
ＬＬ周波数シンセサイザ回路の構成を図５に示す。図に
於いて、図３と同一構成要素には、同一符号を付し、そ
の説明は省略する。
【０００７】図に示すように、このＰＬＬ周波数シンセ
サイザ回路は、図３に示した構成に、Ｄフリップフロッ
プ（ＤＦＦ）７及びインバータ９を追加し、プリスケー
ラ５の出力信号ａ１を、インバータ９で反転した出力信
号を、ＤＦＦ７のクロック入力に、分周器６の出力信号
ａ２を、ＤＦＦ７のデータ入力として与えて、ＤＦＦ７
の出力信号ａ３として、出力させ、位相比較器１の一方
の入力としているものである。
サイザ回路は、図３に示した構成に、Ｄフリップフロッ
プ（ＤＦＦ）７及びインバータ９を追加し、プリスケー
ラ５の出力信号ａ１を、インバータ９で反転した出力信
号を、ＤＦＦ７のクロック入力に、分周器６の出力信号
ａ２を、ＤＦＦ７のデータ入力として与えて、ＤＦＦ７
の出力信号ａ３として、出力させ、位相比較器１の一方
の入力としているものである。
【０００８】図６は、図５のＰＬＬ周波数シンセサイザ
回路の動作を示すタイミングチャートである。図に於い
て、（ａ）、（ｂ）、及び（ｂ'）は、それぞれ、図４
（ａ）、（ｂ）、及び（ｂ'）に対応しており、それぞ
れ、プリスケーラ５の出力信号ａ１、分周器６の出力信
号ａ２、及び分周器６の出力信号ａ２の拡大信号を示し
ている。また、（ｃ）は、ＤＦＦ７の出力信号ａ３であ
り、（ｃ'）は、（ｃ）の拡大図である。
回路の動作を示すタイミングチャートである。図に於い
て、（ａ）、（ｂ）、及び（ｂ'）は、それぞれ、図４
（ａ）、（ｂ）、及び（ｂ'）に対応しており、それぞ
れ、プリスケーラ５の出力信号ａ１、分周器６の出力信
号ａ２、及び分周器６の出力信号ａ２の拡大信号を示し
ている。また、（ｃ）は、ＤＦＦ７の出力信号ａ３であ
り、（ｃ'）は、（ｃ）の拡大図である。
【０００９】図６に示すように、分周器６の出力信号ａ
２を、ジッタの生じるタイミングとは、ずれたタイミン
グでＤＦＦ７に取り込んで、位相比較器１に出力させる
構成とすることにより、位相比較器１に与えられるジッ
タを低減することができ、これにより、ＶＣＯ４の出力
信号に含まれる雑音成分を低減することができるもので
ある。
２を、ジッタの生じるタイミングとは、ずれたタイミン
グでＤＦＦ７に取り込んで、位相比較器１に出力させる
構成とすることにより、位相比較器１に与えられるジッ
タを低減することができ、これにより、ＶＣＯ４の出力
信号に含まれる雑音成分を低減することができるもので
ある。
【００１０】
【発明が解決しようとする課題】しかしながら、図５に
示した従来のＰＬＬ周波数シンセサイザ回路に於いて
は、電源ＶＤＤおよび接地ＧＮＤが、各回路に共通であ
り、更に、プリスケーラ５の出力信号の反転信号をＤＦ
Ｆ７のクロック入力としているために、プリスケーラ５
の出力信号ａ１にジッタが生じた場合、或いは、プリス
ケーラ、分周器の動作により、電源ＶＤＤ、接地ＧＮＤ
の揺れが生じた場合、ＤＦＦ７の出力信号ａ３にジッタ
が乗り、位相比較器１、チャージポンプ２等の後段回路
にジッタが伝搬し、その結果、ＶＣＯ４の出力信号にス
プリアス（雑音成分）が発生するという問題がある。
示した従来のＰＬＬ周波数シンセサイザ回路に於いて
は、電源ＶＤＤおよび接地ＧＮＤが、各回路に共通であ
り、更に、プリスケーラ５の出力信号の反転信号をＤＦ
Ｆ７のクロック入力としているために、プリスケーラ５
の出力信号ａ１にジッタが生じた場合、或いは、プリス
ケーラ、分周器の動作により、電源ＶＤＤ、接地ＧＮＤ
の揺れが生じた場合、ＤＦＦ７の出力信号ａ３にジッタ
が乗り、位相比較器１、チャージポンプ２等の後段回路
にジッタが伝搬し、その結果、ＶＣＯ４の出力信号にス
プリアス（雑音成分）が発生するという問題がある。
【００１１】図７は、図５のＰＬＬ周波数シンセサイザ
回路の動作を示すタイミングチャートであり、上記問題
点の説明に供する図である。図に於いて、（ａ）は、プ
リスケーラ５の出力信号ａ１、（ｂ）は、分周器６の出
力信号ａ２、（ｃ）は、ＤＦＦ７の出力信号ａ３であ
る。（ａ）、（ｂ）及び（ｃ）の網掛け部分は、論理値
の反転等により生じたジッタを表している。
回路の動作を示すタイミングチャートであり、上記問題
点の説明に供する図である。図に於いて、（ａ）は、プ
リスケーラ５の出力信号ａ１、（ｂ）は、分周器６の出
力信号ａ２、（ｃ）は、ＤＦＦ７の出力信号ａ３であ
る。（ａ）、（ｂ）及び（ｃ）の網掛け部分は、論理値
の反転等により生じたジッタを表している。
【００１２】図７に示すように、プリスケーラ５の出力
信号ａ１にジッタが生じると、インバータ９によりプリ
スケーラ５の出力信号ａ１を反転した信号をクロックと
するＤＦＦ７の出力信号ａ３にジッタが伝搬し、位相比
較器１、そして、ＶＣＯ４にもジッタが伝搬し、スプリ
アスの発生原因となる。
信号ａ１にジッタが生じると、インバータ９によりプリ
スケーラ５の出力信号ａ１を反転した信号をクロックと
するＤＦＦ７の出力信号ａ３にジッタが伝搬し、位相比
較器１、そして、ＶＣＯ４にもジッタが伝搬し、スプリ
アスの発生原因となる。
【００１３】本発明は、上記従来技術の問題点に鑑み為
されたものであり、分周器出力に生じるジッタの位相比
較器への伝搬防止に加えて、プリスケーラ出力信号のジ
ッタの後段回路への伝搬、及び、電源ＶＤＤ、接地ＧＮ
Ｄの揺れに起因するジッタの後段回路への伝搬をも防止
できる構成とし、これによって、スプリアス（雑音成
分）の更なる低減を可能としたＰＬＬ周波数シンセサイ
ザ回路を提供するものである。
されたものであり、分周器出力に生じるジッタの位相比
較器への伝搬防止に加えて、プリスケーラ出力信号のジ
ッタの後段回路への伝搬、及び、電源ＶＤＤ、接地ＧＮ
Ｄの揺れに起因するジッタの後段回路への伝搬をも防止
できる構成とし、これによって、スプリアス（雑音成
分）の更なる低減を可能としたＰＬＬ周波数シンセサイ
ザ回路を提供するものである。
【００１４】
【課題を解決するための手段】本発明（第１発明）のＰ
ＬＬ周波数シンセサイザ回路は、入力される制御電圧に
応じた周波数の信号を生成し、出力する電圧制御発振手
段と、前記電圧制御発振手段から出力された周波数信号
を分周して、出力するプリスケーラと、前記プリスケー
ラから出力された信号を分周して、出力する分周手段
と、前記電圧制御発振手段の出力信号の立ち上がりエッ
ジまたは立ち下がりエッジでトリガされ、前記プリスケ
ーラの出力信号を取り込んで、出力する第１のＤフリッ
プフロップ手段と、前記第１のＤフリップフロップ手段
の出力信号の立ち上がりエッジまたは立ち下がりエッジ
でトリガされ、前記分周手段の出力信号を取り込んで、
出力する第２のＤフリップフロップ手段と、前記第２の
Ｄフリップフロップ手段の出力信号と、比較基準となる
比較周波数信号とを入力して、その位相差に応じた出力
電圧を生成し、該出力電圧を前記制御電圧として前記電
圧制御発振手段に与える位相比較・制御電圧出力手段と
を備えたことを特徴とするものである。
ＬＬ周波数シンセサイザ回路は、入力される制御電圧に
応じた周波数の信号を生成し、出力する電圧制御発振手
段と、前記電圧制御発振手段から出力された周波数信号
を分周して、出力するプリスケーラと、前記プリスケー
ラから出力された信号を分周して、出力する分周手段
と、前記電圧制御発振手段の出力信号の立ち上がりエッ
ジまたは立ち下がりエッジでトリガされ、前記プリスケ
ーラの出力信号を取り込んで、出力する第１のＤフリッ
プフロップ手段と、前記第１のＤフリップフロップ手段
の出力信号の立ち上がりエッジまたは立ち下がりエッジ
でトリガされ、前記分周手段の出力信号を取り込んで、
出力する第２のＤフリップフロップ手段と、前記第２の
Ｄフリップフロップ手段の出力信号と、比較基準となる
比較周波数信号とを入力して、その位相差に応じた出力
電圧を生成し、該出力電圧を前記制御電圧として前記電
圧制御発振手段に与える位相比較・制御電圧出力手段と
を備えたことを特徴とするものである。
【００１５】また、本発明（第２発明）のＰＬＬ周波数
シンセサイザ回路は、上記第１発明のＰＬＬ周波数シン
セサイザ回路に於いて、相互に独立した第１の電源供給
回路と、第２の電源供給回路とを有し、前記プリスケー
ラおよび分周手段は、前記第１の電源供給回路に接続
し、前記第１および第２のＤフリップフロップ手段、並
びに前記位相比較・制御電圧出力手段は、前記第２の電
源供給回路に接続して成ることを特徴とするものであ
る。
シンセサイザ回路は、上記第１発明のＰＬＬ周波数シン
セサイザ回路に於いて、相互に独立した第１の電源供給
回路と、第２の電源供給回路とを有し、前記プリスケー
ラおよび分周手段は、前記第１の電源供給回路に接続
し、前記第１および第２のＤフリップフロップ手段、並
びに前記位相比較・制御電圧出力手段は、前記第２の電
源供給回路に接続して成ることを特徴とするものであ
る。
【００１６】かかる本発明（第１発明）のＰＬＬ周波数
シンセサイザ回路によれば、論理値の反転等によりプリ
スケーラ出力信号に生じたジッタを第１のＤフリップフ
ロップ手段によって除去乃至低減することができ、これ
により、ジッタが後段回路へ伝搬することによって生じ
るスプリアスを低減することができるものである。
シンセサイザ回路によれば、論理値の反転等によりプリ
スケーラ出力信号に生じたジッタを第１のＤフリップフ
ロップ手段によって除去乃至低減することができ、これ
により、ジッタが後段回路へ伝搬することによって生じ
るスプリアスを低減することができるものである。
【００１７】また、本発明（第２発明）のＰＬＬ周波数
シンセサイザ回路によれば、プリスケーラ、分周器の動
作によって生じる電源ＶＤＤ、接地ＧＮＤの揺れに起因
するジッタの後段回路への伝搬を防止することができ、
これにより、更なる、スプリアスの低減を図ることがで
きるものである。
シンセサイザ回路によれば、プリスケーラ、分周器の動
作によって生じる電源ＶＤＤ、接地ＧＮＤの揺れに起因
するジッタの後段回路への伝搬を防止することができ、
これにより、更なる、スプリアスの低減を図ることがで
きるものである。
【００１８】
【発明の実施の形態】以下、実施形態に基づいて、本発
明を詳細に説明する。
明を詳細に説明する。
【００１９】図１は、本発明の一実施形態のＰＬＬ周波
数シンセサイザ回路の構成を示すブロック構成図であ
る。図３及び図５に示す構成要素と同一の構成要素には
同一の符号を付しており、その詳細な説明は省略する。
数シンセサイザ回路の構成を示すブロック構成図であ
る。図３及び図５に示す構成要素と同一の構成要素には
同一の符号を付しており、その詳細な説明は省略する。
【００２０】図に示すように、本実施形態のＰＬＬ周波
数シンセサイザ回路は、図５に示す従来のＰＬＬ周波数
シンセサイザ回路に於けるインバータ９に代えて、ＤＦ
Ｆ８を設ける構成とし、ＶＣＯ４の出力信号を該ＤＦＦ
８のクロック入力へ、プリスケーラ５の出力信号ａ１
を、該ＤＦＦ８のデータ入力へ与えて、その出力信号ａ
４を、ＤＦＦ７のクロック入力に与える構成としてい
る。そして、分周器６の出力信号ａ２を、ＤＦＦ７のデ
ータ入力として与えて、ＤＦＦ７の出力信号ａ３として
出力させ、位相比較器１の一方の入力としているもので
ある。
数シンセサイザ回路は、図５に示す従来のＰＬＬ周波数
シンセサイザ回路に於けるインバータ９に代えて、ＤＦ
Ｆ８を設ける構成とし、ＶＣＯ４の出力信号を該ＤＦＦ
８のクロック入力へ、プリスケーラ５の出力信号ａ１
を、該ＤＦＦ８のデータ入力へ与えて、その出力信号ａ
４を、ＤＦＦ７のクロック入力に与える構成としてい
る。そして、分周器６の出力信号ａ２を、ＤＦＦ７のデ
ータ入力として与えて、ＤＦＦ７の出力信号ａ３として
出力させ、位相比較器１の一方の入力としているもので
ある。
【００２１】また、相互に独立した２系統の電源供給回
路、すなわち、第１電源ＶＤＤ及び第１接地ＧＮＤを供
給する第１の電源供給回路と、第２電源ＶＤＤ及び第２
接地ＧＮＤを供給する第２の電源供給回路とを設ける構
成とし、プリスケーラ５及び分周器６は、第１の電源供
給回路に接続し、ＤＦＦ７、８及び位相比較器１は、第
２の電源供給回路に接続する構成として、プリスケーラ
５及び分周器６と、ＤＦＦ７、８及び位相比較器１の電
源ＶＤＤ、接地ＧＮＤを相互に独立としている。
路、すなわち、第１電源ＶＤＤ及び第１接地ＧＮＤを供
給する第１の電源供給回路と、第２電源ＶＤＤ及び第２
接地ＧＮＤを供給する第２の電源供給回路とを設ける構
成とし、プリスケーラ５及び分周器６は、第１の電源供
給回路に接続し、ＤＦＦ７、８及び位相比較器１は、第
２の電源供給回路に接続する構成として、プリスケーラ
５及び分周器６と、ＤＦＦ７、８及び位相比較器１の電
源ＶＤＤ、接地ＧＮＤを相互に独立としている。
【００２２】なお、図１に於いて、ＶＣＯ４及びチャー
ジポンプ２は、それぞれ、単独の電源（ＶＣＯ電源、及
びチャージポンプ電源）に接続されている。また、ルー
プフィルタ３は、チャージポンプ２の出力を受けるもの
であり、コンデンサ及び抵抗等により構成されており、
直接、電源電圧には接続されていないものである。
ジポンプ２は、それぞれ、単独の電源（ＶＣＯ電源、及
びチャージポンプ電源）に接続されている。また、ルー
プフィルタ３は、チャージポンプ２の出力を受けるもの
であり、コンデンサ及び抵抗等により構成されており、
直接、電源電圧には接続されていないものである。
【００２３】本実施形態のＰＬＬ周波数シンセサイザ回
路によれば、ＤＦＦ８は、ＶＣＯ４の出力信号の立ち上
がりに同期してプリスケーラ５の出力信号ａ１を取り込
み、出力信号ａ４として出力する。信号ａ４は、ＤＦＦ
７のクロック入力に与えられ、ＤＦＦ７は、このクロッ
ク信号ａ４の立ち上がりに同期して、分周器６の出力信
号ａ２を取り込み、出力信号ａ３として、位相比較器１
に出力する。
路によれば、ＤＦＦ８は、ＶＣＯ４の出力信号の立ち上
がりに同期してプリスケーラ５の出力信号ａ１を取り込
み、出力信号ａ４として出力する。信号ａ４は、ＤＦＦ
７のクロック入力に与えられ、ＤＦＦ７は、このクロッ
ク信号ａ４の立ち上がりに同期して、分周器６の出力信
号ａ２を取り込み、出力信号ａ３として、位相比較器１
に出力する。
【００２４】なお、本実施形態に於いては、ＤＦＦ７及
び８は、それぞれ、入力クロック信号の立ち上がり時点
で入力データを取り込む構成となっているが、何れか一
方、若しくは、双方のＤＦＦを、入力クロック信号の立
ち下がりでデータを取り込む構成のＤＦＦで構成するこ
とも可能である。
び８は、それぞれ、入力クロック信号の立ち上がり時点
で入力データを取り込む構成となっているが、何れか一
方、若しくは、双方のＤＦＦを、入力クロック信号の立
ち下がりでデータを取り込む構成のＤＦＦで構成するこ
とも可能である。
【００２５】図２は、本実施形態のＰＬＬ周波数シンセ
サイザ回路の動作を示すタイミングチャートである。
サイザ回路の動作を示すタイミングチャートである。
【００２６】図に於いて、（ａ）は、ＶＣＯ４の出力信
号、（ｂ）は、プリスケーラ５の出力信号ａ１、（ｃ）
は、ＤＦＦ８の出力信号ａ４、（ｂ'）は、（ｂ）の拡
大図、（ｃ'）は、（ｃ）の拡大図、（ｃ''）は（ｃ）
の縮小図、（ｄ）は分周器６の出力信号ａ２、そして、
（ｅ）はＤＦＦ７の出力信号ａ３である。
号、（ｂ）は、プリスケーラ５の出力信号ａ１、（ｃ）
は、ＤＦＦ８の出力信号ａ４、（ｂ'）は、（ｂ）の拡
大図、（ｃ'）は、（ｃ）の拡大図、（ｃ''）は（ｃ）
の縮小図、（ｄ）は分周器６の出力信号ａ２、そして、
（ｅ）はＤＦＦ７の出力信号ａ３である。
【００２７】プリスケーラ５に於ける回路遅延に起因す
る出力信号ａ１の遅延により、ＤＦＦ８は、プリスケー
ラ５の出力信号ａ１を、ＶＣＯ出力信号の１周期遅れで
取り込み、出力信号ａ４として出力する。このため、Ｄ
ＦＦ８の出力信号ａ４には、プリスケーラ５の出力信号
に生じたジッタが伝搬されず、ジッタが除去されたプリ
スケーラ出力信号が、ＤＦＦ７に、クロック信号として
入力される。更に、分周器６に於ける回路遅延に起因す
る出力信号ａ２の遅延により、ＤＦＦ７は、分周器６の
出力信号ａ２を、ＤＦＦ８の出力信号ａ４の１周期遅れ
で取り込み、出力信号ａ３として出力する。このため、
ＤＦＦ７の出力信号ａ３には、分周器出力信号ａ２に生
じたジッタが伝搬されず、ジッタが除去された信号が位
相比較器１に入力される。これにより、ＶＣＯ出力信号
に生じるスプリアスの低減を図ることができるものであ
る。
る出力信号ａ１の遅延により、ＤＦＦ８は、プリスケー
ラ５の出力信号ａ１を、ＶＣＯ出力信号の１周期遅れで
取り込み、出力信号ａ４として出力する。このため、Ｄ
ＦＦ８の出力信号ａ４には、プリスケーラ５の出力信号
に生じたジッタが伝搬されず、ジッタが除去されたプリ
スケーラ出力信号が、ＤＦＦ７に、クロック信号として
入力される。更に、分周器６に於ける回路遅延に起因す
る出力信号ａ２の遅延により、ＤＦＦ７は、分周器６の
出力信号ａ２を、ＤＦＦ８の出力信号ａ４の１周期遅れ
で取り込み、出力信号ａ３として出力する。このため、
ＤＦＦ７の出力信号ａ３には、分周器出力信号ａ２に生
じたジッタが伝搬されず、ジッタが除去された信号が位
相比較器１に入力される。これにより、ＶＣＯ出力信号
に生じるスプリアスの低減を図ることができるものであ
る。
【００２８】また、プリスケーラ５及び分周器６の電源
と、ＤＦＦ７、８及び位相比較器１の電源とを、相互に
独立したものとしているので、プリスケーラ等の動作に
よって電源ＶＤＤ、接地ＧＮＤに生じた揺れに起因する
ジッタの後段回路への伝搬も防止することができ、更な
る、スプリアスの低減を図ることができるものである。
と、ＤＦＦ７、８及び位相比較器１の電源とを、相互に
独立したものとしているので、プリスケーラ等の動作に
よって電源ＶＤＤ、接地ＧＮＤに生じた揺れに起因する
ジッタの後段回路への伝搬も防止することができ、更な
る、スプリアスの低減を図ることができるものである。
【００２９】
【発明の効果】以上、詳細に説明したように、本発明
（第１発明）のＰＬＬ周波数シンセサイザ回路によれ
ば、論理値の反転等によりプリスケーラ出力信号に生じ
たジッタを第１のＤフリップフロップ手段によって除去
乃至低減することができ、これにより、ジッタが後段回
路へ伝搬することによってＶＣＯ出力信号に生じるスプ
リアスを低減することができるものである。
（第１発明）のＰＬＬ周波数シンセサイザ回路によれ
ば、論理値の反転等によりプリスケーラ出力信号に生じ
たジッタを第１のＤフリップフロップ手段によって除去
乃至低減することができ、これにより、ジッタが後段回
路へ伝搬することによってＶＣＯ出力信号に生じるスプ
リアスを低減することができるものである。
【００３０】また、本発明（第２発明）のＰＬＬ周波数
シンセサイザ回路によれば、プリスケーラ、分周器の動
作によって生じる電源ＶＤＤ、接地ＧＮＤの揺れに起因
するジッタの後段回路への伝搬を防止することができ、
これにより、更なる、スプリアスの低減を図ることがで
きるものである。
シンセサイザ回路によれば、プリスケーラ、分周器の動
作によって生じる電源ＶＤＤ、接地ＧＮＤの揺れに起因
するジッタの後段回路への伝搬を防止することができ、
これにより、更なる、スプリアスの低減を図ることがで
きるものである。
【図１】本発明の一実施形態のＰＬＬ周波数シンセサイ
ザ回路の構成を示すブロック図である。
ザ回路の構成を示すブロック図である。
【図２】同実施形態の動作を示すタイミングチャートで
ある。
ある。
【図３】従来の一般的なＰＬＬ周波数シンセサイザ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】図３に示す従来の一般的なＰＬＬ周波数シンセ
サイザ回路の動作を示すタイミングチャートである。
サイザ回路の動作を示すタイミングチャートである。
【図５】図３に示す従来の一般的なＰＬＬ周波数シンセ
サイザ回路の問題点を解決した従来のＰＬＬ周波数シン
セサイザ回路の構成を示すブロック図である。
サイザ回路の問題点を解決した従来のＰＬＬ周波数シン
セサイザ回路の構成を示すブロック図である。
【図６】図５に示す従来のＰＬＬ周波数シンセサイザ回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図７】図５に示す従来のＰＬＬ周波数シンセサイザ回
路の問題点の説明に供するタイミングチャートである。
路の問題点の説明に供するタイミングチャートである。
１ 位相比較器 ２ チャージポンプ ３ ループフィルタ ４ ＶＣＯ ５ プリスケーラ ６ 分周器 ７ ＤＦＦ ８ ＤＦＦ
Claims (2)
- 【請求項１】 入力される制御電圧に応じた周波数の信
号を生成し、出力する電圧制御発振手段と、 前記電圧制御発振手段から出力された周波数信号を分周
して、出力するプリスケーラと、 前記プリスケーラから出力された信号を分周して、出力
する分周手段と、 前記電圧制御発振手段の出力信号の立ち上がりエッジま
たは立ち下がりエッジでトリガされ、前記プリスケーラ
の出力信号を取り込んで、出力する第１のＤフリップフ
ロップ手段と、 前記第１のＤフリップフロップ手段の出力信号の立ち上
がりエッジまたは立ち下がりエッジでトリガされ、前記
分周手段の出力信号を取り込んで、出力する第２のＤフ
リップフロップ手段と、 前記第２のＤフリップフロップ手段の出力信号と、比較
基準となる比較周波数信号とを入力して、その位相差に
応じた出力電圧を生成し、該出力電圧を前記制御電圧と
して前記電圧制御発振手段に与える位相比較・制御電圧
出力手段とを備えたことを特徴とするＰＬＬ周波数シン
セサイザ回路。、 - 【請求項２】 請求項１に記載のＰＬＬ周波数シンセサ
イザ回路に於いて、相互に独立した第１の電源供給回路
と、第２の電源供給回路とを有し、前記プリスケーラお
よび分周手段は、前記第１の電源供給回路に接続し、前
記第１および第２のＤフリップフロップ手段、並びに前
記位相比較・制御電圧出力手段は、前記第２の電源供給
回路に接続して成ることを特徴とするＰＬＬ周波数シン
セサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30188299A JP2001127629A (ja) | 1999-10-25 | 1999-10-25 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30188299A JP2001127629A (ja) | 1999-10-25 | 1999-10-25 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127629A true JP2001127629A (ja) | 2001-05-11 |
Family
ID=17902284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30188299A Pending JP2001127629A (ja) | 1999-10-25 | 1999-10-25 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127629A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1294100A3 (en) * | 2001-09-18 | 2004-07-14 | Nokia Corporation | Method and apparatus for providing resampling function in a modulus prescaler of a frequency source |
| WO2002093747A3 (en) * | 2001-05-17 | 2004-10-21 | Koninkl Philips Electronics Nv | Improved frequency divider with reduced jitter and apparatus based thereon |
| WO2004059845A3 (en) * | 2002-12-20 | 2004-12-23 | Cypress Semiconductor Corp | Clock signal generator having a differential output |
| CN102324930A (zh) * | 2011-05-12 | 2012-01-18 | 西安电子科技大学 | 基于GaAs HBT器件的超高速8/9双模预分频器 |
| CN106209084A (zh) * | 2015-05-29 | 2016-12-07 | 硅谷实验室公司 | 双路定时抖动或漂移消除 |
-
1999
- 1999-10-25 JP JP30188299A patent/JP2001127629A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093747A3 (en) * | 2001-05-17 | 2004-10-21 | Koninkl Philips Electronics Nv | Improved frequency divider with reduced jitter and apparatus based thereon |
| EP1294100A3 (en) * | 2001-09-18 | 2004-07-14 | Nokia Corporation | Method and apparatus for providing resampling function in a modulus prescaler of a frequency source |
| WO2004059845A3 (en) * | 2002-12-20 | 2004-12-23 | Cypress Semiconductor Corp | Clock signal generator having a differential output |
| CN102324930A (zh) * | 2011-05-12 | 2012-01-18 | 西安电子科技大学 | 基于GaAs HBT器件的超高速8/9双模预分频器 |
| CN106209084A (zh) * | 2015-05-29 | 2016-12-07 | 硅谷实验室公司 | 双路定时抖动或漂移消除 |
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