JP2007053685A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
ジッタが少なく安定に動作する高い逓倍比を持つ回路を提供する。
【解決手段】
逓倍回路１０は、入力クロック信号ＣＬＫと入力クロック信号ＣＬＫをｍ逓倍したクロック信号とを選択して出力するセレクタ回路１５を備える。ＰＬＬ回路２０は、セレクタ回路１５が出力するクロック信号と帰還クロック信号とを位相比較する位相差検出回路２１と、位相差検出回路２１が出力する位相差信号を入力するチャージポンプ回路２２と、チャージポンプ回路２２が出力する信号の低域成分を取り出して出力するローパスフィルタ２３と、ローパスフィルタ２３の出力レベルに応じた周波数で発振する電圧制御発振器２４と、電圧制御発振器２４の出力クロックを入力してｎ分周して帰還クロック信号として出力する分周器２５と、を備える。
【選択図】
図１

Description

本発明は、半導体集積回路装置に係り、特に、逓倍ＰＬＬ（Phase Locked Loop）回路を含む半導体集積回路装置に係る。

逓倍ＰＬＬ回路は、低い周波数の基準クロックから高い周波数のクロックを発生させるために幅広く使用されている。このような逓倍ＰＬＬ回路は、装置間のデータ伝送の同期クロックを生成するためにも用いられる。近年、装置間のデータの転送速度が高速化しており、高いデータレートでの伝送が実現されている。このような高いデータレートの伝送において、パラレル伝送では、高速化に伴って並列信号間のスキュー確保が困難となるため、転送速度の限界が顕在化してきている。このため高速伝送には、シリアル伝送が次第に用いられるようになってきている。

このような逓倍ＰＬＬ回路において、必要に応じて周波数逓倍比を選択可能とするような回路構成が知られている。例えば、ＰＬＬの周波数逓倍比を選択可能とし、高い逓倍比を実現するＰＬＬ周波数逓倍回路が特許文献１において開示されている。

図４は、特許文献１に記載のＰＬＬ周波数逓倍回路の構成を示すブロック図である。図４において、ＰＬＬ周波数逓倍回路は、位相差検出回路１１０で基準クロック信号と帰還クロック信号とを位相比較して位相差をチャージポンプ回路１２０、ローパスフィルタ１３０を介して電圧制御発振器（ＶＣＯ）１４０に与える。電圧制御発振器１４０は、ローパスフィルタ１３０の出力信号に応じて出力周波数が制御される。また、電圧制御発振器１４０の出力クロックを入力とするカウンタ１５１と、カウンタ１５１の各段出力から取り出した複数のクロック信号を入力とし、選択した信号を位相差検出回路１１０に帰還クロック信号として供給する第１のマルチプレクサ回路１５２を備える。さらに、電圧制御発振器１４０の信号を用いてＶＣＯ出力周波数よりも高い周波数を有する逓倍クロックを生成する回路１６０と、ＶＣＯ出力クロックと逓倍クロックを入力とする第２のマルチプレクサ１７０と、第２のマルチプレクサの選択出力クロック信号を入力とするＮ進カウンタ１８０とを備える。このような構成のＰＬＬ周波数逓倍回路によれば、周波数逓倍比を選択可能とし、かつ、従来のＰＬＬ回路より高い逓倍比を実現でき、高逓倍比化に伴って帰還カウンタの最大動作周波数が制約されるという問題を解決することができる。

特開２００１-１６０７７号公報（図１）

ところで、図４に示すＰＬＬ周波数逓倍回路では、帰還ループ内にカウンタ１５１を設け、カウンタ１５１の各段出力から取り出した複数のクロック信号を入力とし、第１のマルチプレクサ回路１５２で選択した信号を位相差検出回路１１０に帰還クロック信号として供給している。このように構成される回路では、逓倍比を変更するために第１のマルチプレクサ回路１５２でクロック信号を選択する毎にＰＬＬ回路の特性が変化してしまう。例えば、電源オンあるいはリセット後のＰＬＬ回路におけるロックする（発振周波数が安定する）までの時間が変わってしまう。このためＰＬＬ回路から出力されるクロック信号を用いる回路側で、逓倍比を変更する毎に、例えば電源オンあるいはリセット後のクロックの数をカウントする値等、すなわち正常動作までの待ち時間を変更するようにしなければならなくなる。

一方、回路１６０が生成する逓倍クロックは、電圧制御発振器１４０を構成する奇数段のインバータ回路あるいは複数段の差動増幅回路をリング接続するリング発振器の各段から取り出す信号から合成される。このような構成のリング発振器では、多段接続されるアクティブ素子が動作するため、ジッタが比較的多く、特に分周比が大きな場合、ジッタが顕著となってしまう。

本発明の１つのアスペクトに係る半導体集積回路装置は、入力クロック信号を逓倍して出力する回路であって、逓倍比を選択可能とするように構成される逓倍回路と、逓倍回路の出力信号をｎ（ｎは自然数）倍し、出力クロック信号として出力するＰＬＬ回路と、を備える。

本発明によれば、ジッタが少なく安定に動作する高い逓倍比を持つ回路が実現される。

図１は、本発明の実施形態に係る逓倍回路およびＰＬＬ回路の構成を示すブロック図である。図１において、逓倍回路１０は、入力クロック信号ＣＬＫをバッファリングするバッファ１１、１２と、バッファ１２が出力する信号をｍ（ｍは２以上の整数）逓倍するクロック逓倍器（ＭＵＬＴ）１３と、クロック逓倍器１３が出力する信号をバッファリングするバッファ１４と、バッファ１１が出力する信号およびバッファ１４が出力する信号のいずれか一方を選択するセレクタ回路１５とを備える。なお、バッファ１１、１２、１４は、波形整形の機能を有し、必要に応じて挿入するようにしてもよい。

ここで、クロック逓倍器１３の具体的な構成を図２に示す。図２（ａ）に示すクロック逓倍器は、クロック信号ＣＬＫの周期の１／４に相当する遅延時間を有する遅延素子１６ａと排他的論理和回路１７ａを備える。遅延素子１６ａは、例えば多段に接続されたバッファ（ゲート）等で構成される。排他的論理和回路１７ａは、クロック信号ＣＬＫと、遅延素子１６ａによって遅延されたクロック信号ＣＬＫとの排他的論理和（ＥＸＯＲ）を演算することで、クロック信号ＣＬＫの２倍の周波数のクロック信号を出力する。

また、図２（ｂ）に示すクロック逓倍器は、図２（ａ）のクロック逓倍器に、さらにクロック信号ＣＬＫの周期の１／８に相当する遅延時間を有する遅延素子１６ｂと排他的論理和回路１７ｂを備える。排他的論理和回路１７ｂは、図２（ａ）のクロック逓倍器に相当するクロック逓倍器が出力するクロック信号ＣＬＫａと、遅延素子１６ｂによって遅延されたクロック信号ＣＬＫａとの排他的論理和（ＥＸＯＲ）を演算することで、クロック信号ＣＬＫａの２倍、すなわちクロック信号ＣＬＫの４倍の周波数のクロック信号を出力する。

クロック逓倍器１３が図２（ａ）あるいは図２（ｂ）のクロック逓倍器であるならば、逓倍回路１０は、セレクタ回路１５によって、クロック信号ＣＬＫか、クロック信号ＣＬＫの２倍あるいはクロック信号ＣＬＫの４倍の周波数のクロック信号かを選択して出力する。

一方、ＰＬＬ回路２０は、逓倍回路１０が出力するクロック信号と帰還クロック信号とを位相比較する位相差検出回路（ＰＦＤ）２１と、位相差検出回路２１が出力する位相差信号を入力するチャージポンプ回路（ＣＰ）２２と、チャージポンプ回路２２が出力する信号の低域成分を取り出して出力するローパスフィルタ（ＬＰＦ）２３と、ローパスフィルタ２３の出力レベルに応じた周波数で発振する電圧制御発振器（ＶＣＯ）２４と、電圧制御発振器２４の出力クロックを入力してｎ（ｎは自然数）分周する分周器（ＤＩＶ）２５と、を備え、分周器２５の出力信号を帰還クロック信号として位相差検出回路２１に入力するように構成される。

ここで電圧制御発振器２４は、例えば接合に印加する電圧によって容量が大きく変化するダイオード等の電圧可変容量素子（バラクタ）とインダクタとを含んで構成されることが好ましい。このような素子で構成される電圧制御発振器は、アクティブ素子が多段に接続されるリング発振器とは異なり、発振周波数がより安定しジッタが少ない。

さらに、ＰＬＬ回路２０では、分周器２５における分周比ｎを固定とする。したがって、ＰＬＬ回路の特性は、ループ内の回路条件が固定され、極めて安定したものとなる。

以上のように構成される回路では、セレクタ回路１５によって選択される入力クロック信号ＣＬＫおよび入力クロック信号ＣＬＫをｍ逓倍したクロック信号のいずれか一方が、逓倍回路１０からＰＬＬ回路２０に入力される。したがって、入力クロック信号ＣＬＫのｎ倍あるいはｍ×ｎ倍の周波数の信号がＰＬＬ回路２０から出力される。ＰＬＬ回路２０は、上記したように構成されるので、ＰＬＬ回路２０から出力される出力信号は、ジッタが少なく安定した信号となる。すなわち、逓倍回路１０およびＰＬＬ回路２０によって、ジッタが少なく安定に動作する高い逓倍比を持つ回路が実現される。以下、逓倍回路１０およびＰＬＬ回路２０を適用した半導体集積回路装置の具体例について、実施例に即して説明する。

図３は、本発明の実施例に係る半導体集積回路装置の構成を示すブロック図である。図３において、半導体集積回路装置３０は、装置間のシリアル通信等に用いられる。半導体集積回路装置３０は、図１に示した逓倍回路１０およびＰＬＬ回路２０、バッファ回路３１、３５、シリアルパラレル（ＳＰ）変換回路３２、内部回路３３、パラレルシリアル（ＰＳ）変換回路３４、を備える。

クロック信号ＣＬＫは、逓倍回路１０によって逓倍され、あるいはそのままＰＬＬ回路２０に供給される。ＰＬＬ回路２０から出力されるクロック信号は、シリアルパラレル変換回路３２、およびパラレルシリアル変換回路３４に供給される。シリアルデータ信号ＩＮは、バッファ回路３１を介してシリアルパラレル変換回路３２に入力される。シリアルパラレル変換回路３２は、ＰＬＬ回路２０から出力されるクロック信号を元にシリアルデータ信号ＩＮを取り込んでパラレルデータ信号に変換して内部回路３３に出力する。

一方、パラレルシリアル変換回路３４は、内部回路３３からパラレルシリアル変換回路３４に供給されるパラレルデータ信号を、ＰＬＬ回路２０から出力されるクロック信号を元にシリアルデータ信号に変換し、バッファ回路３５を介してシリアルデータ信号ＯＵＴとして出力する。

このような構成の半導体集積回路装置において、逓倍回路１０は、テスト信号ＴＳＴの信号レベルに応じて、クロック信号ＣＬＫおよびクロック信号ＣＬＫを逓倍したクロック信号のいずれか一方を選択してＰＬＬ回路２０に出力する。例えば、図３に示す半導体集積回路装置をテストモードで動作させる場合には、クロック信号ＣＬＫを逓倍したクロック信号をＰＬＬ回路２０に出力し、通常動作モードで動作させる場合には、クロック信号ＣＬＫをそのままＰＬＬ回路２０に出力する。ＰＬＬ回路２０とその周辺部のテストにおいて、テスト信号ＴＳＴをテストモードとなるように設定することで、通常動作より周波数の低いクロック信号ＣＬＫによって動作させることができる。このように動作させることで、半導体集積回路装置３０をテストする際に、より周波数の低いクロック信号ＣＬＫで動作する廉価なテスタを用いることが可能となり、またクロック信号ＣＬＫの周波数が低いためにテスト条件が緩和される等の利点が生じることとなる。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係る逓倍回路およびＰＬＬ回路の構成を示すブロック図である。 クロック逓倍器の回路図である。 本発明の実施例に係る半導体集積回路装置の構成を示すブロック図である。 従来のＰＬＬ周波数逓倍回路の構成を示すブロック図である。

符号の説明

１０ 逓倍回路
１１、１２、１４ バッファ
１３ クロック逓倍器
１５ セレクタ回路
２０ ＰＬＬ回路
２１ 位相差検出回路（ＰＦＤ）
２２ チャージポンプ回路（ＣＰ）
２３ ローパスフィルタ（ＬＰＦ）
２４ 電圧制御発振器（ＶＣＯ）
２５ 分周器（ＤＩＶ）
３０ 半導体集積回路装置
３１、３５ バッファ回路
３２ シリアルパラレル（ＳＰ）変換回路
３３ 内部回路
３４ パラレルシリアル（ＰＳ）変換回路

Claims (6)

1. 入力クロック信号を逓倍して出力する回路であって、逓倍比を選択可能とするように構成される逓倍回路と、
   前記逓倍回路の出力信号をｎ（ｎは自然数）倍し、出力クロック信号として出力するＰＬＬ（Phase Locked Loop）回路と、
   を備えることを特徴とする半導体集積回路装置。
2. 前記逓倍回路は、２以上の複数の前記逓倍比の中から一つを選択する選択回路を含むことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記選択回路は、前記入力クロック信号をそのまま出力するか、前記入力クロック信号をｍ（ｍは２以上の整数）倍に逓倍して出力するかを選択する回路であることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記ＰＬＬ回路に含まれる電圧制御発振器は、インダクタと電圧可変容量素子とを含んで構成されることを特徴とする請求項１記載の半導体集積回路装置。
5. 入力端子と、
   前記入力端子から入力される第１のシリアル信号を前記出力クロック信号に同期させて第１のパラレル信号に変換し、内部回路に出力するシリアルパラレル変換回路と、
   出力端子と、
   前記内部回路で生成される第２のパラレル信号を前記出力クロック信号に同期させて第２のシリアル信号に変換し、前記出力端子に出力するパラレルシリアル変換回路と、
   をさらに備えることを特徴とする請求項３記載の半導体集積回路装置。
6. 前記選択回路に接続されるテスト入力端子をさらに備え、
   前記テスト入力端子がテストモードに設定される場合、前記逓倍回路は、前記入力クロック信号をｍ（ｍは２以上の整数）倍に逓倍して出力することを特徴とする請求項３または５記載の半導体集積回路装置。

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