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KR0139136B1 - 클록 신호 발생 회로 - Google Patents

클록 신호 발생 회로

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Publication number
KR0139136B1
KR0139136B1 KR1019940037804A KR19940037804A KR0139136B1 KR 0139136 B1 KR0139136 B1 KR 0139136B1 KR 1019940037804 A KR1019940037804 A KR 1019940037804A KR 19940037804 A KR19940037804 A KR 19940037804A KR 0139136 B1 KR0139136 B1 KR 0139136B1
Authority
KR
South Korea
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clock signal
frequency
circuit
input
phase
Prior art date
Application number
KR1019940037804A
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English (en)
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KR950022154A (ko
Inventor
유키히로 후지모토
가주타카 노가미
Original Assignee
사또오 후미오
가부시기가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도시바 filed Critical 사또오 후미오
Publication of KR950022154A publication Critical patent/KR950022154A/ko
Application granted granted Critical
Publication of KR0139136B1 publication Critical patent/KR0139136B1/ko

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Abstract

본 발명은 높은 주파수의 입력 클록 신호뿐만 아니라 충분히 낮은 주파수의 입력 클럭 신호에 대하여도 안정한 동작을 하는 위상 동기형의 클록 신호 발생 회로를 제공하기 위한 것으로, 이 회로는 외부에서 공급되는 기준 클록 신호와 내부 클록 신호와의 위상차에 따른 위상차 출력을 발생하는 위상 비교기와, 상기 기준 클록 신호의 주파수가 미리 설정된 기준 주파수보다 낮을때에 주파수 전환신호를 발생하는 주파수 변별회로와, 상기 위상차 출력에 따른 출력 전압을 발생하는 동시에 상기 주파수 전환 신호에 응답하여 필터 정수의 설정을 저주파수용으로 전환하는 루프 필터와, 상기 내부 클록 신호의 주파수를 상기 루프 필터의 출력 전압에 따른 주파수로 설정하는 동시에 상기 주파수 전환 신호에 응답하여 입력 전압에 대한 발진 주파수의 변화량을 감소하는 전압 제어 발진기를 구비한다.
입력 클록 신호의 주파수를 고저로 바꾸면 입력 클록 신호의 주파수에 대응하여 위상 동기 루프의 특성이 자동적으로 설정되고 주파수가 크게 상이한 2 개의 입력 클록 신호에 대해서도 클록 신호 발생 회로의 동작이 안정된다. 또 클럭 신호 발생 회로의 동작을 제어하기 위한 입력 단자를 별도로 필요로 하지도 않는다.

Description

클록 신호 발생 회로
제 1 도는 본 발명의 실시예를 나타내는 블록도.
제 2 도는 제 1 도의 실시예에 사용되는 위상 비교기(12)의 구성예를 나타내는 회로도.
제 3 도는 제 1 도의 실시예에 사용되는 루프 필터(21)의 구성예를 나타내는 회로도.
제 4 도는 제 1 도의 실시예에 사용되는 전압 제어 발진기(22)의 구성예를 나타내는 회로도.
제 5 도 (a)는 제 4 도에 도시된 전압 제어 발전기 TE 신호가 불활성인 경우의 입력 전압 대 발진 주파수 특성을 나타내는 설명도.
제 5 도 (b)는 제 4 도에 도시된 전압 제어 발진기의 TE 신호가 활성인 경우의 입력 전압 대 발진 주파수 특성을 나타내는 설명도.
제 6 도는 제 1 도의 실시예에 사용되는 입력 주파수 검출 회로(70)의 구성예를 나타내는 회로도.
제 7 도는 입력 주파수 검출 회로(70)의 동작을 설명하기 위한 클록 신호의 타이밍 챠트.
제 8 도는 종래의 위상 동기형의 클록 신호 발생 회로의 예를 나타내는 블록도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 입력 클럭 신호(기준 클럭 신호)12 : 위상 비교기
15 : 셀렉터16 : 내부 클록 신호
17 : 위상 동기 회로20 : TE 신호
21 : 가변형의 로패스 필터22 : 이득 가변의 전압 제어 발신기
41 : 챠지 펌프 회로도42 : 로패스 필터
51 : 정전류원70 : 입력 주파수 검지 회로
본 발명은 위상 동기(PLL ; Phase locked loop)형의 클록 신호 발생 회로에 관한 것으로, 특히 높은 주파수로 고속 동작하는 반도체 집적회로 장치에 적합한 클록 신호 발생 회로에 관한 것이다.
마이크로프로세서나 마이크로프로세서의 주변 회로를 포함한 반도체 장치가 여러가지 개발되어 있다. 그들 반도체 장치는 높은 클록 주파수로 동작하는 것이 요구되는 동시에 복수의 칩을 조합해서 사용하기 위하여 각 반도체 장치가 시스템의 클록이나 외부로부터 공급되는 클록에 동기하여 동작하는 것이 필요하다. 이와 같은 고속으로 동작하는 반도체 장치에 형성되는 초고집적도(LSI) 회로에 있어서는 외부로부터 칩에 공급되는 입력 클록 신호에 대한 내부 회로의 클록 신호의 지연을 적게하고 또 다른 LSI 의 클록 신호와 동기를 취하기 위하여 위상 동기(PLL) 회로를 사용한 클록 신호 발생 회로에 의하여 LSI 의 내부 클록 신호를 제어하는 일이 행하여지고 있다.
제 8 도는 종래의 반도체 회로 장치의 위상 동기형의 클록 신호 발생 회로를 나타내고 있다. 이 예에서는 클록 신호 발생 회로는 위상 동기 회로(17)와 선택기(15)로 구성되어 있다.
위상 동기 회로(17)는 외부로부터의 기준 클럭 신호(10)와 내부와 LSI 회로에서 사용되는 내부 클록 신호(16)와의 위상차를 검출하는 위상 비교기(12)와, 위상 비교기(12)의 위상차 출력에 따른 직류 전압을 출력하는 루프필터(13)와, 루프필터(13)의 출력 전압에 따른 주파수로 발진하는, 가변주파수의 전압 제어 발진기(VCO)(14)에 의하여 구성된다. 전압 제어 발진기(14)는 통상의 동작시에는 선택기(15)를 통하여 LSI 내부에 클록 신호(16)를 공급한다. 이 내부 클록 신호(15)를 통하여 LSI 내부에 클록 신호(12)에 입력되어 외부에서 공급되는 기준 클록 신호(11)가 비교된다.
이와 같은 구성에 있어서 기준 클록 신호(10)와 내부 클록 신호(16)와의 위상이 어긋나 있으면 위상 비교기(12)에 의하여 그 차가 검출되고 이 위상차에 따라서루프필터(13)의 출력 전위는 증감한다. 이 출력 전압에 의하여 전압 제어 발전기(14)는 위상차를 상쇄하는 방향으로 발진 주파수를 변화한다.
이와 같은 동작을 위상 동기 루프로 반복하여 2 개의 클록 신호의 위상차를 감소한다. 위상 비교기(12)로 그 위상차가 검출되지 않으면 루프 필터(13)는 그때의 출력 전위를 유지하고, 전압 제어 발전기(14)는 기준 클록 신호(10)에 위상이 동기한 내부 클록 신호(16)를 계속 발생하고 위상 동기 회로(17)는 기준 클록 신호 신호에 대하여 록 상태로 된다. 선택기(15)는 외부에서 공급되는 클록 선택 신호에 대응하여 위상 동기 회로(17)에서 출력되는 내부 클록 신호(16)와 외부로부터의 클록 신호(10) 중 어느 한쪽을 선택하여 반도체 장치의 내부 회로에 인가한다. 이로서 외부 클록 신호(10)와 내부 클록 신호(16)를 바꾸어서 내부 회로에서 사용할 수 있다.
이와 같이 위상 동기 회로(17)를 사용함으로써, LSI 의 내부 클록 신호(16)는 외부로부터의 기준 클럭 신호(10)에 대하여 위상차 없이 완전히 동기하고 입력부의 버퍼링에 의한 내부 클록 신호의 지연이 생기지 않는다는 이 점이 있다.
그런데 위상 동기 회로(17)에는 동기될 수 있는 클록 신호 주파수 범위에 제한이 있다. 이것은 전압 제어 발진기(14)의 입력 전압에 대한 발진 주파수의 변화량 (이득)이 통상 동작의 높은 주파수 레벨, 예컨대 10∼100㎒ 에 있어서 최적으로 되도록 설정되어 있기 때문이다. 입력 주파수가 설계 주파수에 대하여 충분히 낮을 경우 예컨대 1 ㎒ 이하인 경우에는 상기 이득이 지나치게 커서 노이즈 등으로 발생한 근소한 입력 전위의 변화에 의해 발진 주파수가 크게 변해 버리고 위상 동기 회로의 동작이 불안정하게 된다. 또 전압 제어 발진기(14)가 그와 같은 낮은 주파수의 클록 신호를 발진할 수 없게 되고 필요한 클록 신호가 생성될 수 없는 경우도 발생한다.
이 때문에 LSI 의 평가를 위한 번인 테스트의 경우와 같이 고속인 시험장치가 없고 낮은 클록 주파수(저속)로 행하지 않으면 안될 경우에는 위상 동기 회로(17)가 록할 수 없으므로 동기된 클록 신호를 생성할 수 없다.
그래서 저속 동작에서의 테스트시에는 상술한 클록 선택 신호에 의하여 선택기 회로(15)에서 위상 동기 회로(17)의 출력 클록 신호와 LSI 내부의 클록 신호를 따로 분리하고 외부로부터 공급되는 입력 클록 신호(10)를 내부 클록 신호로하여 직접 취입한다. 이 때에는 저속 동작 때문에 입력 클록 신호(10)와 내부 클록 신호의 지연이 LSI 의 동작에 영향을 주지 않게 되고, 위상 동기 회로(17)를 사용하여 클록 신호를 발생할 필요는 없고 LSI 의 동작에도 문제는 발생하지 않는다.
그러나 이와같은 클록 신호 발생 회로에서는 평가시에는 위상 동기 회로(17)를 동작시키지 않으므로 위상 동기 회로 자체가 평가 대상에서 벗어나 버린다. 이 때문에 번인 시험에 있어서는 위상 동기 회로(17)가 동작하지 않고 그부분 만큼 스트레스를 걸 수 없게되어 LSI 전체에 대하여 충분한 평가를 할 수 없다.
또 클록 신호의 발생원을 전환하기 위한 클록 선택 신호(11)를 외부에 부여하지 않으면 안되고, 테스트를 위하여 입력 단자(IC 패키지 단자)가 증가한다는 결점이 있다.
그러므로 본 발명의 클록 신호 발생 회로는 높은 주파수의 입력 클록 신호뿐만 아니라 충분히 낮은 주파수의 입력 클록 신호에 대해서도 안정한 동작을 행하는 위상 동기형의 클록 신호 발생 회로를 제공함을 목적으로 한다.
나아가서는 이 클록 신호 발생 회로의 동작 주파수의 전환을 위하여 별도 입력 단자를 설치할 필요가 없는 클록 신호 발생 회로를 제공함을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 클록 신호 발생 회로는 외부에서 공급되는 기준 클록 신호와, 내부 클록 신호와의 위상차에 따른 위상차 출력을 발생하는 위상 비교기와, 상기 기준 클록 신호의 주파수가 미리 설정된 기준 주파수보다 낮을 때에 주파수 전환 신호를 발생하는 주파수 변별회로와, 상기 위상차 출력에 따른 출력 전압을 발생하는 동시에 상기 주파수 전환 신호에 응답하여 필터 정수의 설정을 저주파수용으로 전환하는 루프 필터와, 상기 내부 클록 신호의 주파수를 상기 루프 필터의 출력 전압에 따른 주파수에 설정하는 동시에 상기 주파수 전환 신호에 응답하여 입력 전압에 대한 발진 주파수의 변화량을 감소시키는 전압 제어 발진기를 구비한다.
통상 동작 주파수 보다도 낮은 테스트용의 입력 클록 신호가 공급되면 주파수 변별 회로가 이것을 검지하여 주파수 전환 신호를 발생하고, 위상 동기 루프를 저주파수 동작용으로 설정한다. 이로써 전압 제어 발신기의 입력에 대한 발진 주파수의 변화량(이득)이 작게 설정되고, 이에 수반하여 필터의 정수도 저주파수 동작용으로 설정된다.
그 결과 입력 클록 신호의 주파수를 고저로 바꾸면, 입력 클록 신호와 주파수에 대응하여 위상 동기 루프의 특성이 자동적으로 설정되고, 주파수가 크게 상이한 2 개의 입력 신호에 대해서도 클록 신호 발생 회로의 동작이 안전한다. 또 클록 신호 발생 회로의 동작을 제어하기위한 입력 단자를 별도로 필요로 하지 않는다.
제 1 도는 본 발명의 실시예를 도시한 것이다. 이 실시예에서는 클록 신호 발생 회로에 입력 주파수 검지 회로(70)를 설치하고, 외부에서 공급되는 기준 클록 신호의 주파수를 검지함으로써 TE 신호를 생성하고 전압 제어 발진기(22) 의 이득 및 루프 필터(21)의 특성을 전환하도록 하고 있다.
동 도면에 있어서 제 8 도에 도시한 종래 회로와 대응하는 부분은 동일 부호로 표시되어 있고, 위상 동기 회로는 2 개의 클럭 신호의 위상차를 검출하는 위상 비교기(12)와, 특성을 전환할 수 있는 루프 필터(12)와, 입력 전압에 대한 발진 주파수의 변화량(이득)을 전환할 수 있는 이득 가변의 전압 제어 발진기(22)로 구성되어 있다. 루프 필터(21)의 특성의 선택 및 전압 제어 발진기(22)의 이득의 전환은 입력 클록 신호의 주파수의 고저를 변별하고, 이 주파수가 소정 주파수 이하로 되면 주파수 전환 지령인 TE 신호를 발생하는 입력 주파수 검지 회로(70)에 의하여 제어된다.
제 2 도는 이 예에 사용되는 위상 비교기(12)의 구성예를 도시한 것이다.
위상 비교기(12)는 예컨대 동도에 보이는 바와 같이 논리 게이트를 조합하여 두개의 비교 입력단과 두개의 지령 출력단을 갖는 회로로 구성된다. 한쪽의 비교 입력단에 공급되는 내부 클록 신호(16)가 다른쪽의 비교 입력단에 공급되는 기준 클록 신호(10) 보다도 전진하여 있을 경우에는 감소 지령의 출력 단자에 DOWN 출력을 발생하고 내부 클록 신호(16)가 기준 클록 신호(10)보다도 지연되고 있는 경우에는 증가 지령의 출력 단자에 / UP 출력을 발생한다. 이들 출력은 각기 위상차에 따른 시간만큼 출력된다.
제 3 도는 이 예에 사용되는 루프 필터(21)의 구성예를 도시한 것이다.
이 루프 필터(21)는 챠지 펌프부(41) 및 로패스 필터부(42)에 의하여 구성된다.
챠지 펌프(41)는 2개의 챠지 펌프 회로에 의하여 구성된다. 제 1 의 챠지 펌프 회로는 P-MOS 트랜지스터(P1, P2)와 N-MOS 트랜지스터(N1, N2)가 서로 직렬 접속되어 구성된다. 트랜지스터 P1 및 트랜지스터 N1 의 각 게이트에는 각각 / UP 신호 및 DOWN 신호가 공급되고 트랜지스터 P1 및 트랜지스터 N1 의 접속점이 다음단의 필터에 속한다. 트랜지스터 P2 및 N2 의 각 게이트에는 각각 TE 신호 및 그 반전 신호인 / TE 신호가 공급된다.
제 2 의 챠지 펌프 회로는 P-MOS 트랜지스터(P4, P3)와, N-MOS 트랜지스터(N3, N4)가 서로 직렬 접속되어 제 1 의 챠지 펌프 회로와 동일하게 구성된다.
입력 주파수 검지 회로(70)는 입력 클록 신호의 고주파수를 검출하고 있을 경우, TE 신호를 활성화 시키지 않고 트랜지스터 P2 및 N2 를 도통시켜 제 1 의 챠지 펌프 회로를 동작시킨다. 또 저주파수를 검출하면 TE 신호를 활성화하고 트랜지스터 P4 및 N4 를 도통시켜서 제 2 의 챠지 펌프 회로를 동작시킨다. 제 1 의 챠지 펌프 회로가 활성화 되어 있을때 트랜지스터 P1 의 게이트에 / UP 신호가 주어지면, 필터의 커패시터 C1 을 충전한다. 트랜지스터 N1 의 게이트에 DOWN 신호가 주어지면 필터의 커패시터 C1 을 방전한다. 제 2 의 챠지 펌프 회로가 활성화 되어 있을때 트랜지스터 P3 게이트에 / UP 신호가 주어지면, 필터의 커패시터 C1 을 충전하고 트랜지스터 N3 의 게이트에 DOWN 신호가 주어지면 필터의 커패시터 C1 을 방전한다.
로패스 필터부(42)는 저항(R1∼R4)과 커패시터(C1)로 이루어지는 2 개 의 래그리이드형 로패스 필터에 의하여 구성되며 각각 제 1 및 제 2 의 챠지 펌프 회로에 의하여 구동된다. 이들의 챠지 펌프 회로 및 로패스 필터 회로로 구성되는 필터는 각각 펌프 전류량 및 저항치가 상이하게 설정되어 있고 로패스 필터의 커패시터 C1만이 공통으로 접속되어 있다. 이 2 개의 필터의 출력단은 각각 트랜지스터(T1, T2)를 통하여 전압 제어 발진기(22)의 제어 입력단에 접속된다. 2 개의 트랜스퍼 게이트 T1 및 T2 는 챠지 펌프 회전의 선택에 대응하여 어느 한쪽만이 도통하도록 TE 신호, / TE 신호에 의하여 상보적으로 제어된다.
챠지 펌프부(41)는 위상 비교기(12)에서 공급되는 디지탈 신호(/ UP, DOWN)를 아날로그량으로 변화하고 로패스 필터는 잡음등의 고주파 성분을 제거하여 동시에 전압 제어 발진기(22)에의 출력 전위를 유지한다. TE 신호에 의하여 이들의 펌프 전류량 및 저항치가 전환되고, 루프 필터(21)의 특성을 변화시킬 수 있다.
대체로 위상 동기 회로의 안전성을 나타내는 식으로서 전압 제어 발진기의 이득을 K, 챠지 펌프의 전류량을 I, 로패스 필터의 입력측의 저항치를 R2, 커캐시턴스측의 저항치를 R1, 커패시터 C1 의 용량치를 C, 입력 주파수를 f 라 하면,
ㆍㆍㆍㆍㆍㆍ 식(1)
또 기준 클록 신호에 대한 내부 클록 신호의 추종 과정을 나타내는 파라미터로서 덤핑 팩터는
ㆍㆍㆍㆍㆍㆍ 식(2)
으로 표시된다. 따라서 입력 주파수에 비례하여 전압제어 발진기의 이득을 변화시킨 경우에는 챠지 펌프의 전류량을 이득의 변화량에 비례시키고 로패스 필터의 저항치를 이득의 변화량에 반비례 시키도록 설정함으로써 위상 동기의 안전성을 유지할 수 있다.
제 4 도는 본 발명에 사용되는 이득 가변형의 전압 제어 발진기(22)의 예를 나타내고 있다. 이 전압 제어 발진기(22)는 전류 제한 저항(R11, R12), 전류치 설정 저항(R13∼R16), 레벨클램프 다이오드(D1, D2), 플립플롭 트랜지스터(Q11, Q12), 전류 통제 트랜지스터(Q13, Q14), 스위칭 트랜지스터(Q15∼Q18), 커패시터(C11)에 의하여 구성된다.
이 회로는 기본적으로는 병렬식으로 접속된 2 개의 트랜지스터(Q11)과 (Q12)의 에미터끼리를 커패시터(C11)를 통하여 접속한 멀티바이브레이터 회로이다. 이 멀티바이브레이터 회로를 구성하는 트랜지스터(Q11) 및 (Q12)의 에미터 측에 정전류원(51)이 접속된다. 이 정전류원(51)에 흐르는 전류량에 따라서 출력되는 클록 신호의 주파수가 변화한다. 정전류원(51)의 전류치 설정에 의하여 전압 제어 발진기의 이득이 결정되기 때문에 TE 신호, / TE 신호에 의하여 제어되는 트랜지스터(Q15∼Q18)에 의하여 전류치 설정 저항(R13∼R16)을 선택하고, 전류 레벨을 전환하고, 전압 제어 발진기(22)의 이득을 전환한다.
멀티 바이브레이터 회로의 트랜지스터(Q11) 및 (Q12)의 에미터와 전류원(51)의 사이에 트랜지스터(Q13) 및 (Q14)가 삽입된다.
트랜지스터(Q13) 및 (Q14)의 베이스에 필터(21)의 출력 전압이 인가되고 이레벨에 따라서 트랜지스터(Q11) 및 (Q12)의 에미터 전류를 미조정하고 발진 주파수를 증감시킨다.
통상의 LSI 용의 내부 클록을 발생하는 고주파수 동작에서는 TE 신호가 불활성 (무효)으로 되고 전압 제어 발진기(22)는 제 5 도 (a)에 도시된 바와 같이 LSI 의 동작 주파수를 포함한 높은 주파수 범위에서 발진이 가능해진다.
여기서 위상 동기 루프의 안정성의 견지에서 동작시에 있어서는 전압 제어 발신기(22)의 이득은 입력 전압에 의하지 않고 일정한 것이 바람직하고 높은 주파수 영역까지 발진을 가능케 하므로 이득이 크게 설정된다. 이 때 루프 필터(21)는 전압 제어 발진기(22)의 이득에 맞추어서 그 특성을 전환하고, 위상 동기 회로(17) 전체에서 안정한 클록 신호가 얻어지도록 한다.
한편 반도체 장치의 번인 테스트와 같이 LSI 의 동작 주파수보다도 낮은 주파수로 동작시키지 않으면 안될 경우에는 TE 신호를 활성화(유효) 시킴으로써 제 5 도 (b)에 도시된 바와 같이 전압 제어 발진기(22)의 이득을 전환하고 발진 주파수 범위를 낮은 주파수 범위를 포함하도록 설정한다. 이 경우에도 동일하게 TE 신호에 의하여 전압 제어 발진기(22)의 이득에 맞도록 루프 필터(21)의 특성을 선택하고 위상 동기 회로(17) 전체의 안정성을 유지한다.
제 6 도는 입력 주파수 검지 회로(70)의 구성예를 나타내고 있다.
동도면에 있어서 전원(VDD)와 접지(VSS) 사이에는 P-MOS 트랜지스터(P21)와 N-MOS 트랜지스터(N21)가 직렬로 접속된다. 트랜지스터(P21) 및 트랜지스터(N21) 상호간의 접속점 A 와 접지(VSS)와의 사이에는 커패시터(C21)가 접속된다. 또 접속점 A와 접지(VSS) 와의 사이에는 트랜스퍼 게이트 T3 를 거쳐 커패시터(C22)가 접속된다. 트랜스퍼 게이트 (T3)와 커패시터(C22) 와의 접속점 B은 인버터(I21)의 입력 단자에 접속되고 인버터(I21)의 출력 단자는 필터(21) 및 전압 제어 발진기(23)의 각 제어 입력단에 접속된다. 이 인버터(I21)의 출력은 상술한 TE 신호도 된다.
이와 같은 구성에 있어서 트랜지스터(P21), 트랜지스터(N21), 트랜스퍼 게이트(T3)에 제 7 도 에 도시된 기준 클럭 신호 CLK 를 분주하여 얻어지는 클록 신호 CLK1∼/ CLK3 가 게이트에 공급되면 제 1 의 사이클 t1 에서 커패시터(C21)을 전원 전압(VDD) 까지 충전한다. 다음에 트랜지스터(N21), 신호 CLK1 에 의하여 트랜지스터(P21)과 상보적으로 동작하는 용량이 작은 트랜지스터이고, 제 2 의 사이클 t2에서 커패시터(C21)의 전하를 접지 전위(VSS)까지 서서히 방전한다. 이 때 입력 클록 신호의 주파수가 높을수록 방전하는 시간이 짧기 때문에 신호 CLK1의 하강시에는 커패시터(C21)의 전위는 증가한다. 또, 제 3 의 사이클 t3에서 신호 CLK2 에 의하여 트랜스퍼 게이트(T3)를 열어서 퍼패시터(C21)의 전위를 퍼패시터(C22)에 전한다. 클록 입력 후 잠시 있으면 커패시터(C22)의 전위는, 입력 클록 신호의 주파수에 따른 어떤 전위에 수렴된다. 이 전위가 인버터(I21)의 임계치를 초과하는지의 여부에 따라 외부에서 공급되는 기준 클록 신호의 주파수의 고저를 판별(변별)할 수 있다.
따라서 본 발명의 위상 동기형의 클록 신호 발생 회로는 TE 신호에 의하여 평가할 때에 있어서도 통상 동작시와 같이 위상 동기 회로를 동작시킬 수 있기 때문에 종래와 같이 위상 동기 호로(17)로 부터의 클록 신호를 분리하여 외부에서 입력 클록 신호를 직접 내부 클록 신호로써 입력할 필요가 없다.
예컨대 반도체 장치의 번인 테스트와 같이 낮은 주파수로 평가를 하지 않으면 안될 경우에도 통상의 동작시와 같이 위상 동기 회로에 의하여 클럭 신호를 발생할 수 있다. 이로써 위상 동기 회로도 LSI 의 다른 회로부와 동일한 평가가 가능해진다. 번인 테스트에 있어서는 위상 동기 회로 자체에도 스트레스를 걸 수 있기 때문에 평가 범위가 넓어지고 LSI 의 고장의 발견율을 올릴 수 있다.
또 입력 클록 신호(기준클록신호)의 주파수에 대응하여 위상 동기 루프의 동작모드를 선택하기 때문에 동작모드(테스트) 선택용의 입력 단자가 필요 없게되어 핀수를 삭감할 수 있다.
또한, 본 발명은 상술한 반도체 장치의 클록 신호 발생 회로에 한정되는 것은 아니고 통신 장치등의 위상 동기 회로에도 널리 적용할 수 있고 클록신호 뿐만이 아니라 정현파의 신호 발생 회로에도 적용이 가능하다.
이상 설명한 바와 같이 본 발명의 위상 동기형의 클록 신호 발생 회로에 의하면 외부로부터 공급되는 입력 클럭 신호의 주파수의 고저에 대응하여 입력 클록 신호의 주파수에 적합하도록 위상 동기 루프의 특성이 자동적으로 설정되므로 주파수가 크게 상이한 2 개의 입력 클록 신호에 대해서도 클록 신호 발생 회로의 동작이 안정된다. 또 입력 클록 신호의 주파수의 변화에 추종하여 클럭 신호 발생 회로의 동작을 제어하기 때문에 제어용의 입력단을 별도로 필요로 하지 않는다.

Claims (1)

  1. 외부에서 공급되는 기준 클록 신호와 내부 클록 신호와의 위상차에 따른 위상차 출력을 발생하는 위상 비교기와; 상기 기준 클록 신호의 주파수가 미리 설정된 기준 주파수보다 낮은때에 주파수 전환 신호를 발생하는 주파수 변별 회로와; 상기 위상차 출력에 따른 출력 전압을 발생하는 동시에 상기 주파수 전환 신호에 응답하여 필터 정수의 설정을 저주파용으로 전환하는 루프 필터와; 상기 내부 클록 신호의 주파수를 상기 루프 필터의 출력 전압에 따른 주파수로 설정하는 동시에 주파수 전환 신호에 응답하여 입력 전압에 대한 발진 주파수의 변화량을 감소하는 전압 제어 발진기를 구비한 것을 특징으로 하는 클록 신호 발생 회로.
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