JP2003289248A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 出力信号のＳ／Ｎが高く、最大ロックアップ
時間が短くかつ低廉なＰＬＬ回路を提供する。 【解決手段】 出力信号のＳ／Ｎが高くするために水晶
電圧制御発振器１を用いる。また、Ｍ相位相シフト回路
４が基準信号Ｓ_REFを略同一周波数のＭ相の信号を生成
し、セレクタ５が該Ｍ相の信号の中から基準信号Ｓ_REF
との位相差が最小になる信号を選択して比較信号Ｓ_COM
として出力する。これにより、比較信号Ｓ_COMと基準信
号Ｓ_REFとの位相差が小さくなるので、最大ロックアッ
プ時間を短縮できる。また、水晶電圧制御発振器を一つ
しか用いないので、コストを抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力信号を基準信
号に位相同期させるように動作するＰＬＬ（Phase Lock
ed Loop）回路に関するものである。

【０００２】

【従来の技術】従来のＰＬＬ回路の一般的な構成を図９
に示す。図９のＰＬＬ回路は、電圧制御発振器１’と、
１／Ｎ分周器２と、位相比較器６’と、ローパスフィル
タ７とによって構成される。電圧制御発振器１’は、ロ
ーパスフィルタ７から出力される制御電圧Ｖ_CONに応じ
た周波数の発振信号Ｓ_OUTを発振する。１／Ｎ分周器２
は、電圧制御発振器１’から出力される発振信号Ｓ_OUT
を１／Ｎ分周して基準信号Ｓ_REFと同じ周波数の比較信
号Ｓ_COMを生成し、その比較信号Ｓ_COMを位相比較器６’
に送出する。位相比較器６’は、比較信号Ｓ_COMの位相
と基準信号Ｓ_REFの位相とを比較して比較信号Ｓ_COMと基
準信号Ｓ_REFとの位相差に応じた位相誤差信号Ｐｄを生
成し、その位相誤差信号Ｐｄをローパスフィルタ７に送
出する。ローパスフィルタ７は、位相誤差信号Ｐｄから
高周波成分を除去して制御電圧Ｖ_CONを生成し、その制
御電圧Ｖ_CONを電圧制御発振器１’に送出する。

【０００３】そして、基準信号Ｓ_REFの位相が比較信号
Ｓ_COMの位相と一致するとき、発振信号Ｓ_OUTの周波数は
基準信号Ｓ_REFの周波数に１／Ｎ分周器２の分周比Ｎ
（Ｎは２以上の自然数）を乗じた値と一致する。また、
基準信号Ｓ_REFの位相に対して比較信号Ｓ_COMの位相が遅
れているときは、比較信号Ｓ_COMの位相が基準信号Ｓ_REF
の位相に一致するときに比べて制御電圧Ｖ_CONがΔＶだ
け大きくなり、その制御電圧Ｖ_CONの増加に応じて発振
信号Ｓ_OUTの周波数がΔＦだけ大きくなる。一方、基準
信号Ｓ_REFの位相に対して比較信号Ｓ_COMの位相が進んで
いるときは、比較信号Ｓ_COMの位相が基準信号Ｓ_REFの位
相と一致するときに比べて制御電圧Ｖ_CONがΔＶだけ小
さくなり、その制御電圧Ｖ_CONの減少に応じて発振信号
Ｓ_OUTの周波数がΔＦだけ小さくなる。

【０００４】上記のように動作することにより、電源投
入時や位相同期外れが発生したとき（以下、電源投入時
等という）でもしばらくすると、ＰＬＬ回路の出力信号
である発振信号Ｓ_OUTの位相と基準信号Ｓ_REFの位相とが
同期する。電源投入時等から再度同期状態になるまでの
時間をロックアップ時間という。以下、ロックアップ時
間について説明する。

【０００５】発振信号Ｓ_OUTの位相と基準信号Ｓ_REFの位
相が一致していないときは、発振信号Ｓ_OUTの位相と基
準信号Ｓ_REFの位相が一致しているときに対して発振信
号の周波数がΔＦずれるので、発振信号Ｓ_OUTの位相と
基準信号Ｓ_REFの位相が一致していないとき比較信号Ｓ
_COMと基準信号Ｓ_REFとの周波数の差はΔＦ／Ｎ［Ｈｚ］
となる。したがって、比較信号Ｓ_COMが基準信号Ｓ_REFに
対して３６０度の位相シフトするのに、Ｎ／ΔＦ［秒］
かかる。通常ＰＬＬ回路では、比較信号Ｓ_COMと基準信
号Ｓ_REFとの位相差が進みの場合と遅れの場合とで制御
を分けており、この場合最悪の位相ずれは１８０度であ
る。したがって、最大ロックアップ時間Ｔ’は（１）式
で表される。 Ｔ’＝１／２×Ｎ／ΔＦ［秒］…（１）

【０００６】一般に電圧制御発振器１’にはＬＣ発振器
が用いられ、ΔＦが大きい。このため、ロックアップ時
間が大きくなり過ぎることはなかった。

【０００７】

【発明が解決しようとする課題】一方、出力信号として
ジッターの少ないＳ／Ｎの高い信号が必要な場合、電圧
制御発振器１’ではなく、図１０に示すように水晶電圧
制御発振器１が用いられる。なお、図１０において図９
と同一の部分には同一の符号を付し説明を省略する。

【０００８】ところが、水晶電圧制御発振器１はΔＦの
値が非常に小さいために最大ロックアップ時間が大きく
なり過ぎるという問題があった。上記（１）式から明ら
かなように、１／Ｎ分周器２の分周比Ｎが大きい場合に
特に最大ロックアップ時間が大きくなり過ぎていた。

【０００９】例えば、２０［ＭＨｚ］の水晶振動子、５
［ｋＨｚ］の基準信号の場合、１／Ｎ分周器２の分周比
Ｎの値は４０００でありΔＦの値は一般的に２００［Ｈ
ｚ］近傍であるので、上記（１）式から、最大ロックア
ップ時間が約１０秒になってしまう。

【００１０】このような問題点を解決することができる
ＰＬＬ回路として、図１１に示すよなＰＬＬ回路が提案
されている。図１１のＰＬＬ回路は、図１０のＰＬＬ回
路を２段構成したものである。図１１のＰＬＬ回路は、
合計分周比Ｎを１段目のＰＬＬ回路１００の分周比Ｎ₁
（Ｎ₁は２以上の自然数）と２段目のＰＬＬ回路２００
の分周比Ｎ₂（Ｎ₂は２以上の自然数）との２つに分割す
ることで、分周比Ｎ₁、Ｎ₂の絶対値を小さくして最大ロ
ックアップ時間Ｔ’’（＝１／２×（Ｎ₁＋Ｎ₂）／Δ
Ｆ）を短縮していた。しかしながら、このように２段構
成にすると、水晶振動子が２つ必要となり、高コスト化
を招いてしまうという問題があった。

【００１１】本発明は、上記の問題点に鑑み、出力信号
のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉
なＰＬＬ回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＰＬＬ回路においては、水晶振動子を
有する水晶電圧制御発振器と、前記水晶電圧制御発振器
の発振信号を分周かつ位相シフトすることによって、外
部から供給される基準信号と略同一の周波数であって前
記水晶電圧制御発振器の発振信号に同期して各々位相が
異なる複数の信号を生成する信号生成手段と、前記複数
の信号の中から一つの信号を選択し比較信号として出力
する選択手段と、前記比較信号と前記基準信号との位相
を比較して、その位相差に応じた位相誤差信号及び制御
信号を出力する位相比較器と、前記位相誤差信号に応じ
た制御電圧を生成するフィルタと、を備え、前記選択手
段が前記制御信号に応じた選択動作を行い、前記水晶電
圧制御発振器が前記制御電圧に応じた発振信号を出力す
るような構成とする。

【００１３】また、前記複数の信号が前記基準信号の一
周期を２以上の所定の自然数で分割した間隔ずつ位相の
ずれた信号であってもよい。

【００１４】また、前記信号生成手段が、前記水晶電圧
制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器
と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／
Ｍ分周器と、前記１／Ｍ分周器の出力信号をデータ信号
とし、前記１／Ｎ分周器の出力信号をクロック信号とす
るＭビットシフトレジスタと、を備えるようにしてもよ
い。

【００１５】また、前記選択手段が、前記複数の信号の
うち前記基準信号との位相差が最小となる信号を選択す
るようにすることが望ましい。

【００１６】

【発明の実施の形態】本発明の一実施形態について図面
を参照して以下に説明する。本発明に係るＰＬＬ回路の
一構成例を図１に示す。なお、図１０と同一の部分には
同一の符号を付す。

【００１７】図１のＰＬＬ回路は、水晶電圧制御発振器
１と、１／Ｎ分周器２と、１／Ｍ分周器位相比較器３
と、Ｍ相位相シフト回路４と、セレクタ５と、位相比較
器６と、ローパスフィルタ７とによって構成される。な
お、Ｎ及びＭは２以上の自然数である。

【００１８】水晶電圧制御発振器１は、ローパスフィル
タ７から出力される制御電圧Ｖ_CONに応じた周波数の発
振信号Ｓ_OUTを発振する。１／Ｎ分周器２は、水晶電圧
制御発振器１から出力される発振信号Ｓ_OUTを１／Ｎ分
周し、その結果生成された分周信号Ｓ_DIV1を１／Ｍ分周
器３及びＭ相位相シフト回路４に送出する。１／Ｍ分周
器３は、１／Ｎ分周器２から出力される分周信号Ｓ_DIV1
を１／Ｎ分周し、その結果生成された分周信号Ｓ_DIV2を
Ｍ相位相シフト回路４に送出する。

【００１９】Ｍ相位相シフト回路４は、分周信号Ｓ_DIV2
からＭ相の信号を生成する。セレクタ５は制御信号Ｐｈ
に基づいてＭ相の信号の中から基準信号Ｓ_REFとの位相
差が最も小さくなる信号を選択して、その選択した信号
を比較信号Ｓ_COMとして出力する。位相比較器６は比較
信号Ｓ_COMの位相と基準信号Ｓ_REFの位相とを比較して比
較信号Ｓ_COMと基準信号Ｓ_REFとの位相差に応じた位相誤
差信号Ｐｄ及び制御信号Ｐｈを生成し、その位相誤差信
号Ｐｄをローパスフィルタ７に、制御信号Ｐｈをセレク
タ５に送出する。ローパスフィルタ７は、位相誤差信号
Ｐｄから高周波成分を除去して制御電圧Ｖ_CONを生成
し、その制御電圧Ｖ_CONを水晶電圧制御発振器１に送出
する。

【００２０】なお、本実施形態では水晶電圧制御発振器
１に制御電圧Ｖ_CONと発振周波数との間に正の相関があ
る水晶電圧制御発振器を用いる。このような水晶電圧制
御発振器１の一構成例を図２に示す。

【００２１】水晶振動子１０の一端がインバータ回路１
１の入力側と、抵抗Ｒ１の一端と、コンデンサＣ１の一
端に接続される。インバータ回路１１の出力側と抵抗Ｒ
１の他端は、出力端子１２に接続される。コンデンサＣ
１の他端は可変容量ダイオードＤ１のカソードに接続さ
れる。可変容量ダイオードＤ１のアノードは接地され
る。そして、コンデンサＣ１と可変容量ダイオードＤ１
との接続ノードに抵抗Ｒ２の一端が接続され、抵抗Ｒ２
の他端が制御電圧入力端子１３に接続される。

【００２２】水晶振動子１０の他端がインダクタＬ１を
介して可変容量ダイオードＤ２のカソードに接続され
る。インダクタＬ１と可変容量ダイオードＤ２との接続
ノードに抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端が
制御電圧入力端子１３に接続される。可変容量ダイオー
ドＤ２のアノードがコンデンサＣ２の一端及び抵抗Ｒ４
の一端に接続される。抵抗Ｒ４の他端は接地される。そ
して、コンデンサＣ２の他端が抵抗Ｒ５の一端及びコン
デンサＣ３の一端に接続される。抵抗Ｒ５の他端は出力
端子１２に接続される。また、コンデンサＣ３の他端は
コンデンサＣ４の一端及びインダクタＬ２の一端に接続
される。コンデンサＣ４の他端及びインダクタＬ２の他
端は接地される。

【００２３】水晶電圧制御発振器１は上述したように制
御電圧Ｖ_CONと発振周波数との間に正の相関を有するの
で、位相比較器６及びループフィルタ７は基準信号Ｓ
_REFの位相に対して比較信号Ｓ_COMの位相が進んでいると
きは水晶電圧制御発振器１の発振周波数を小さくして比
較信号Ｓ_COMの位相と基準信号Ｓ_REFの位相とを一致させ
るために制御電圧Ｖ_CONを小さくし、基準信号Ｓ_REFの位
相に対して比較信号Ｓ _COMの位相が遅れているときは水
晶電圧制御発振器１の発振周波数を大きくして比較信号
Ｓ_COMの位相と基準信号Ｓ_REFの位相とを一致させるため
に制御電圧Ｖ_{CO N}を大きくする。

【００２４】上述したような動作をする位相比較器６の
一構成例を図３に示す。比較信号Ｓ _COMが供給される端
子１４がＯＲ回路１５の第２入力端子及びＡＮＤ回路１
７の第１入力端子に接続される。ＯＲ回路１５の出力端
子がＮＡＮＤ回路１８の第１入力端子に接続され、ＡＮ
Ｄ回路１６の出力端子がＮＯＲ回路１９の第１入力端子
に接続され、ＡＮＤ回路１７の出力端子がＮＯＲ回路１
９の第２入力端子に接続される。

【００２５】ＮＡＮＤ回路１８の出力端子がインバータ
回路２０の入力端子及びＰチャネル型ＭＯＳＦＥＴ（Me
tal Oxide semiconductor Field Effect Transistor）
３２のゲートに接続される。ＮＯＲ回路１９の出力端子
がインバータ回路２１の入力端子及びＮＡＮＤ回路１８
の第２入力端子に接続される。

【００２６】インバータ回路２０の出力端子が、エクス
クルーシブ・ＯＲ回路３５の第１入力端子、ＯＲ回路１
５の第１入力端子、ＡＮＤ回路１６の第１入力端子、及
びＡＮＤ回路２４の第１入力端子に接続される。インバ
ータ回路２１の出力端子がＡＮＤ回路１７の第２入力端
子に接続される。

【００２７】基準信号Ｓ_REFが供給される端子２２がＯ
Ｒ回路２５の第１入力端子及びＡＮＤ回路２３の第２入
力端子に接続される。ＯＲ回路２５の出力端子がＮＡＮ
Ｄ回路２７の第２入力端子に接続され、ＡＮＤ回路２３
の出力端子がＮＯＲ回路２６の第１入力端子に接続さ
れ、ＡＮＤ回路２４の出力端子がＮＯＲ回路２６の第２
入力端子に接続される。

【００２８】ＮＡＮＤ回路２７の出力端子がインバータ
回路２９の入力端子に接続される。ＮＯＲ回路２６の出
力端子がインバータ回路２８の入力端子及びＮＡＮＤ回
路２７の第１入力端子に接続される。

【００２９】インバータ回路２９の出力端子が、Ｎチャ
ネル型ＭＯＳＦＥＴ３３のゲート、エクスクルーシブ・
ＯＲ回路３５の第２入力端子、ＯＲ回路２５の第２入力
端子、ＡＮＤ回路２４の第２入力端子、及びＡＮＤ回路
１６の第２入力端子に接続される。インバータ回路２８
の出力端子がＡＮＤ回路２３の第１入力端子に接続され
る。

【００３０】エクスクルーシブ・ＯＲ回路３５の出力端
子が端子３６に接続される。端子３６から制御信号Ｐｈ
が出力される。

【００３１】電源電圧Ｖ_CCが供給される端子３１と、Ｍ
ＯＳＦＥＴ３２と、ＭＯＳＦＥＴ３３とによってチャー
ジポンプ３０が構成される。端子３１がＭＯＳＦＥＴ３
２のソースに接続される。ＭＯＳＦＥＴ３２のドレイン
がＭＯＳＦＥＴ３３のドレインに接続される。ＭＯＳＦ
ＥＴ３３のソースは接地される。そして、ＭＯＳＦＥＴ
３２とＭＯＳＦＥＴ３３との接続ノードに端子３４が接
続される。端子３４から位相誤差信号Ｐｄが出力され
る。

【００３２】続いて位相比較器６における信号波形のタ
イムチャートを図４に示す。なお、比較信号Ｓ_COMと基
準信号Ｓ_REFは１８０度毎にＨｉｇｈレベルとＬｏｗレ
ベルが反転するパルス信号である。

【００３３】例えば、電源起動時等に基準信号Ｓ_REFの
位相に対して比較信号Ｓ_COMの位相が１３５度遅れてい
た場合は図４（ａ）に示す信号波形になる。位相誤差信
号Ｐｄは、基準信号Ｓ_REFがＨｉｇｈレベルであって尚
かつ比較信号Ｓ_COMがＬｏｗレベルのときにＶ_CC（Ｈｉ
ｇｈレベル）となり、その他の期間（点線部）ではハイ
インピーダンス（オープンドレイン）状態となる。ま
た、制御信号Ｐｈは、基準信号Ｓ_REFがＨｉｇｈレベル
であって尚かつ比較信号Ｓ_COMがＬｏｗレベルのときに
ゼロ（Ｌｏｗレベル）となり、その他の期間ではＶ
_CC（Ｈｉｇｈレベル）となる。

【００３４】一方、電源起動時等に基準信号Ｓ_REFの位
相に対して比較信号Ｓ_COMの位相が１３５度進んでいた
場合は図４（ｂ）に示す信号波形になる。位相誤差信号
Ｐｄは、基準信号Ｓ_REFがＬｏｗレベルであって尚かつ
比較信号Ｓ_COMがＨｉｇｈレベルのときにゼロ（Ｌｏｗ
レベル）となり、その他の期間（点線部）ではハイイン
ピーダンス（オープンドレイン）状態となる。また、制
御信号Ｐｈは、基準信号Ｓ _REFがＬｏｗレベルであって
尚かつ比較信号Ｓ_COMがＨｉｇｈレベルのときにゼロ
（Ｌｏｗレベル）となり、その他の期間ではＶ_CC（Ｈｉ
ｇｈレベル）となる。

【００３５】なお、比較信号Ｓ_COMの位相と基準信号Ｓ
_REFの位相が一致する場合、位相誤差信号Ｐｄの値は常
にＶ_CC／２となり、制御信号Ｐｈは常にＶ_CC（Ｈｉｇｈ
レベル）になる。

【００３６】次に、位相比較器６から出力される位相誤
差信号Ｐｄを入力するローパスフィルタの一構成例を図
５に示す。図５のローパスフィルタは、ラグリード・ロ
ーパスフィルタであって、抵抗Ｒ６と、抵抗Ｒ７と、コ
ンデンサＣ５と、コンデンサＣ６とによって構成され
る。

【００３７】位相誤差信号Ｐｄが供給される端子に抵抗
Ｒ６の一端が接続される。抵抗Ｒ６の他端が、コンデン
サＣ５の一端と、コンデンサＣ６の一端と、制御電圧Ｖ
_CONが出力される端子とに接続される。コンデンサＣ５
の他端は抵抗Ｒ７を介してグランドラインに接続され、
コンデンサＣ６の他端は直接グランドラインに接続され
る。

【００３８】電源起動時等に基準信号Ｓ_REFの位相に対
して比較信号Ｓ_COMの位相が遅れている場合は、ローパ
スフィルタ７によって位相誤差信号ＰｄのＨｉｇｈレベ
ルがホールドされて、制御電圧Ｖ_CONの値がＶ_CCにな
る。これによって、水晶電圧制御発振器１の発振周波数
はＦ＋ΔＦとなる。

【００３９】また、電源起動時等に基準信号Ｓ_REFの位
相に対して比較信号Ｓ_COMの位相が進んでいる場合は、
ローパスフィルタ７によって位相誤差信号ＰｄのＬｏｗ
レベルがホールドされて、制御電圧Ｖ_CONの値がゼロに
なる。これによって、水晶電圧制御発振器１の発振周波
数はＦ−ΔＦとなる。

【００４０】また、電源起動時等に比較信号Ｓ_COMの位
相が基準信号Ｓ_REFの位相と一致している場合は、ロー
パスフィルタ７から出力される制御電圧Ｖ_CONの値がＶ
_CC／２になる。これによって、水晶電圧制御発振器１の
発振周波数はＦとなる。なお、本実施形態ではＦを２０
［ＭＨｚ］、ΔＦを２００［Ｈｚ］とする。

【００４１】次に、Ｍ相位相シフト回路４とセレクタ５
の一構成例について図６を参照して説明する。本実施形
態では基準信号Ｓ_REFに５［ｋＨｚ］の信号を用いる。
そして、１／Ｎ分周器２の分周比を５００とし、１／Ｍ
分周器３の分周比を８とする。

【００４２】Ｍ相位相シフト回路４は、フリップフロッ
プ４０、４１、４２とインバータ回路４３とによって構
成される８ビットシフトレジスタである。１／Ｎ分周器
２の出力信号が、フリップフロップ４０、４１、４２の
クロック入力端子に入力される。これにより、フリップ
フロップ４０、４１、４２のクロック周波数は４０［ｋ
Ｈｚ］（＝２０［ＭＨｚ］／５００）になる。

【００４３】１／Ｍ分周器３の出力側がフリップフロッ
プ４０のデータ入力端子とスイッチ５０のＤ端子とイン
バータ回路４３の入力側に接続される。フリップフロッ
プ４０の非反転出力端子がフリップフロップ４１のデー
タ入力端子とスイッチ５０のＣ端子とに接続される。フ
リップフロップ４１の非反転出力端子がフリップフロッ
プ４２のデータ入力端子とスイッチ５０のＢ端子とに接
続される。フリップフロップ４２の非反転出力端子がス
イッチ５０のＡ端子に接続される。

【００４４】インバータ回路４３の出力側がスイッチ５
０のａ端子に接続される。また、フリップフロップ４０
の非反転出力端子がスイッチ５０のｂ端子に接続され
る。また、フリップフロップ４１の非反転出力端子がス
イッチ５０のｃ端子に接続される。また、フリップフロ
ップ４２の非反転出力端子がスイッチ５０のｄ端子に接
続される。

【００４５】このような構成により、スイッチ５０の各
端子に供給される信号波形は図７に示すタイムチャート
のようになる。すなわち、Ｍ相位相シフト回路４は、５
［ｋＨｚ］（＝４０［ｋＨｚ］／８）の分周信号Ｓ_DIV2
から４５度ずつ位相がずれた５［ｋＨｚ］の信号Ｓ_A〜
Ｓ_D、Ｓ_a〜Ｓ_dを作成し、その８相（８種類）の信号Ｓ _A
〜Ｓ_D、Ｓ_a〜Ｓ_dをセレクタ５に出力している。

【００４６】セレクタ５は、スイッチ５０と、マイクロ
コンピュータ（以下、マイコンという）５１と、抵抗Ｒ
８と、コンデンサＣ７とで構成される。スイッチ５０は
マイコン５１からの信号に基づき、Ａ端子〜ｄ端子の中
から一つの端子を選択し、位相比較器６の端子１４（図
３参照）と接続する。

【００４７】位相比較器６から出力される制御信号Ｐｈ
は、抵抗Ｒ８とコンデンサＣ７から成る積分回路によっ
て積分されたのち、マイコン５１のＡ／Ｄ変換入力端子
に入力される。マイコン５１の動作について図８のフロ
ーチャートを参照して説明する。

【００４８】ステップ＃１０において、制御信号Ｐｈの
積分値がターゲット電圧Ｖ_tgより大きいか否かを判定す
る。ターゲット電圧Ｖ_tgは（２）式で表される。なお、
（２）式中のＭは１／Ｍ分周器３の分周比であるので、
本実施形態の場合はＭ＝８となる。 Ｖ_tg＝（１−１／Ｍ）×Ｖ_CC…（２）

【００４９】制御信号Ｐｈの積分値がターゲット電圧Ｖ
_tgより大きければ（ステップ＃１０のＹｅｓ）、比較信
号Ｓ_COMと基準信号Ｓ_REFの位相差が４５度以内であるの
で、８相の信号Ｓ_A〜Ｓ_D、Ｓ_a〜Ｓ_dの中から基準信号Ｓ
_REFとの位相差が最も小さい信号を比較信号Ｓ_COMとして
選択していることになる。したがって、位相比較器６に
接続される端子の切替を行わずに、ロックアップ後に再
度ロック外れが生じる場合に備えてステップ＃１０に移
行する。

【００５０】一方、制御信号Ｐｈの積分値がターゲット
電圧Ｖ_tgより大きくなければ（ステップ＃１０のＮ
ｏ）、比較信号Ｓ_COMと基準信号Ｓ_REFの位相差が４５度
より大きいので、８相の信号Ｓ_A〜Ｓ_D、Ｓ_a〜Ｓ_dの中か
ら基準信号Ｓ_REFとの位相差が最も小さい信号を比較信
号Ｓ_COMとして選択していないことになる。したがっ
て、位相比較器６に接続される端子を一つシフトするよ
うにスイッチ５０を制御する（ステップ＃２０）。例え
ば、ステップ＃１０においてＤ端子と移相比較器６とが
接続されている場合は、ステップ＃２０においてａ端子
と移相比較器６とが接続されるようにスイッチ５０を制
御する。その後、ステップ＃１０に移行して再度８相の
信号Ｓ_A〜Ｓ_D、Ｓ_a〜Ｓ_dの中から基準信号Ｓ_REFとの位
相差が最も小さい信号を比較信号Ｓ_COMとして選択して
いるか否かを判定する。

【００５１】マイコン５１がこのような動作を行うこと
で、８相の信号Ｓ_A〜Ｓ_D、Ｓ_a〜Ｓ_dの中から基準信号Ｓ
_REFとの位相差が最も小さい信号が比較信号Ｓ_COMとして
選択される。したがって、比較信号Ｓ_COMと基準信号Ｓ
_REFとの位相差は最大でも４５度にしかならない。

【００５２】そして、発振信号Ｓ_OUTの位相と基準信号
Ｓ_REFの位相が一致していないとき比較信号Ｓ_COMと基準
信号Ｓ_REFとの周波数の差はΔＦ／（Ｎ×Ｍ）［Ｈｚ］
となる。したがって、比較信号Ｓ_COMが基準信号Ｓ_REFに
対して３６０度の位相シフトするのに、（Ｎ×Ｍ）／Δ
Ｆ［秒］かかる。また、本実施形態のＰＬＬ回路では、
上述したように比較信号Ｓ_COMと基準信号Ｓ_REFとの位相
差は最大で４５度である。このため本実施形態のＰＬＬ
回路における最大ロックアウト時間Ｔは（３）式で表さ
れる。 Ｔ＝４５／３６０×（Ｎ×Ｍ）／ΔＦ ＝１／８×（Ｎ×Ｍ）／ΔＦ［秒］…（３）

【００５３】ここで、Ｎ＝５００、Ｍ＝８、ΔＦ＝２０
０［Ｈｚ］であるので、最大ロックアウト時間Ｔは２．
５［秒］となる。同一条件（水晶電圧制御発振器１の発
振周波数が２０［ＭＨｚ］、基準信号Ｓ_REFの周波数が
５［ｋＨｚ］、水晶電圧制御発振器１の発振周波数の可
変幅ΔＦが２００［Ｈｚ］）における図１０に示した従
来のＰＬＬ回路の最大ロックアップ時間は１０秒であっ
たので、最大ロックアップ時間を１／４に短縮すること
ができる。

【００５４】さらに、位相シフト回路４の段数を増やす
ことで最大ロックアップ時間を短縮することができる。
すなわち、Ｍ相位相シフト回路４が生成する信号の相数
の設定によって、任意の最大ロックアップ時間を設定す
ることができる。例えばフリップフロップをさらに４段
追加し、各フリップフロップのクロック周波数を８０
［ｋＨｚ］にすることで、最大ロックアップ時間を１．
２５［秒］にすることができる。

【００５５】なお、本実施形態ではスイッチ５０の制御
にマイコン５１を用いたがマイコン５１の代わりにハー
ド論理回路を用いることも可能である。また、１／Ｎ分
周器２と１／Ｍ分周器３を、別個の分周器で構成するの
ではなく、一つの分周器でタップを設ける構成にしても
よい。さらに１／Ｍ分周器３に反転出力端子を設け、該
反転端子をスイッチ５０のａ端子に接続することでイン
バータ回路４３を用いない構成にすることもできる。こ
の構成では、１／Ｍ分周器３が、Ｍ相位相シフト回路４
の機能の一部を担うことになる。

【００５６】

【発明の効果】本発明によると、水晶振動子を有する水
晶電圧制御発振器を備えているので、出力信号のＳ／Ｎ
を高くすることができる。また、外部から供給される基
準信号と略同一の周波数であって前記水晶電圧制御発振
器の発振信号に同期して各々位相が異なる複数の信号の
中から一つの信号を選択して比較信号とするので、前記
比較信号と前記基準信号との位相を小さくすることがで
きる。これにより、最大ロックアップ時間を短縮するこ
とができる。さらに、水晶電圧制御発振器を複数設ける
必要がないので、コストを抑えることができる。

【００５７】また、本発明によると、前記複数の信号が
前記基準信号の一周期を２以上の所定の自然数で分割し
た間隔ずつ位相のずれた信号であるので、前記複数の信
号の中に前記基準信号との位相差が前記基準信号の一周
期を２以上の所定の自然数で分割した間隔以下である信
号が存在することになる。したがって、前記比較信号と
前記基準信号との位相差を２以上の所定の自然数で分割
した間隔以下にすることが可能となる。

【００５８】また、本発明によると、外部から供給され
る基準信号と略同一の周波数であって前記水晶電圧制御
発振器の発振信号に同期して各々位相が異なる複数の信
号を生成する信号生成手段が、前記水晶電圧制御発振器
の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／
Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、
前記１／Ｍ分周器の出力信号を入力信号とし、前記１／
Ｎ分周器の出力信号をクロック信号とするＭビットシフ
トレジスタと、を備えるので、前記信号生成手段を簡単
な構成で実現することができる。これにより、低コスト
化を図ることができる。

【００５９】また、本発明によると、前記複数の信号の
うち前記基準信号との位相差が最小となる信号を前記比
較信号として選択するので、更に最大ロックアップ時間
を短縮することができる。

【図面の簡単な説明】

【図１】 本発明に係るＰＬＬ回路の構成を示す図であ
る。

【図２】 図１のＰＬＬ回路が備える水晶電圧制御発振
器の構成を示す図である。

【図３】 図１のＰＬＬ回路が備える位相比較器の構成
を示す図である。

【図４】 図３の位相比較器における信号波形タイムチ
ャートである。

【図５】 図１のＰＬＬ回路が備えるローパスフィルタ
の構成を示す図である。

【図６】 図１のＰＬＬ回路が備えるＭ相位相シフト回
路及びセレクタの構成を示す図である。

【図７】 図６に示すＭ相位相シフト回路が出力する信
号波形のタイムチャートである。

【図８】 図６に示すマイクロコンピュータの動作フロ
ーチャートである。

【図９】 従来のＰＬＬ回路の構成を示す図である。

【図１０】 水晶電圧制御発振器を備えた従来のＰＬＬ
回路の構成を示す図である。

【図１１】 複数の水晶電圧制御発振器を備えた従来の
ＰＬＬ回路の構成を示す図である。

【符号の説明】 １ 水晶電圧制御発振器 ２ １／Ｎ分周器 ３ １／Ｍ分周器 ４ Ｍ相位相シフト回路 ５ セレクタ ６ 位相比較器 ７ ローパスフィルタ １０ 水晶振動子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石丸 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5J079 AA04 BA12 DA13 FA13 FA14 FA21 FA26 FB03 FB25 FB29 FB35 FB48 GA09 KA08 5J106 AA04 CC01 CC21 CC41 CC52 CC58 DD09 DD26 JJ01 KK03 KK27 LL01

Claims (4)

【特許請求の範囲】
1. 【請求項１】水晶振動子を有する水晶電圧制御発振器
   と、 前記水晶電圧制御発振器の発振信号を分周かつ位相シフ
   トすることによって、外部から供給される基準信号と略
   同一の周波数であって前記水晶電圧制御発振器の発振信
   号に同期して各々位相が異なる複数の信号を生成する信
   号生成手段と、 前記複数の信号の中から一つの信号を選択し、その選択
   した信号を比較信号として出力する選択手段と、 前記比較信号と前記基準信号との位相を比較して、その
   位相差に応じた位相誤差信号及び制御信号を出力する位
   相比較器と、 前記位相誤差信号に応じた制御電圧を生成するフィルタ
   と、 を備え、 前記選択手段が前記制御信号に応じた選択動作を行い、
   前記水晶電圧制御発振器が前記制御電圧に応じた発振信
   号を出力することを特徴とするＰＬＬ回路。
2. 【請求項２】前記複数の信号が前記基準信号の一周期を
   ２以上の所定の自然数で分割した間隔ずつ位相のずれた
   信号である請求項１に記載のＰＬＬ回路。
3. 【請求項３】前記信号生成手段が、前記水晶電圧制御発
   振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記
   １／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器
   と、前記１／Ｍ分周器の出力信号をデータ信号とし、前
   記１／Ｎ分周器の出力信号をクロック信号とするＭビッ
   トシフトレジスタと、を備える請求項２に記載のＰＬＬ
   回路。
4. 【請求項４】 前記選択手段が、前記複数の信号のうち
   前記基準信号との位相差が最小となる信号を選択する請
   求項１〜３のいずれかに記載のＰＬＬ回路。