[go: up one dir, main page]

DE69807054T2 - Ein ionen-implantierungsschritt vervendentes verfahren zur herstellung von einem-insbesondere halbleiter- dünnschicht mit einem gegen ionen geschüzte gebiet - Google Patents

Ein ionen-implantierungsschritt vervendentes verfahren zur herstellung von einem-insbesondere halbleiter- dünnschicht mit einem gegen ionen geschüzte gebiet

Info

Publication number
DE69807054T2
DE69807054T2 DE69807054T DE69807054T DE69807054T2 DE 69807054 T2 DE69807054 T2 DE 69807054T2 DE 69807054 T DE69807054 T DE 69807054T DE 69807054 T DE69807054 T DE 69807054T DE 69807054 T2 DE69807054 T2 DE 69807054T2
Authority
DE
Germany
Prior art keywords
substrate
zone
transistor
layer
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69807054T
Other languages
English (en)
Other versions
DE69807054D1 (de
Inventor
Bernard Aspar
Michel Bruel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of DE69807054D1 publication Critical patent/DE69807054D1/de
Application granted granted Critical
Publication of DE69807054T2 publication Critical patent/DE69807054T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/674Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743Silicon
    • H10D30/6744Monocrystalline silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Description

    Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Dünnschicht mit einer gegen Ionen geschützten Zone, einen Ionenimplantationsschritt umfassend. Sie betrifft insbesondere die Herstellung einer Halbleiter-Dünnschicht, in der man aktive Schichten erzeugt hat, zum Beispiel um MOS-Transistor-Kanalzonen zu bilden.
  • Stand der Technik
  • Auf dem Gebiet der Halbleiter muss man manchmal Halbleiter-Dünnschichten realisieren, zum Beispiel um sogenannte "Silicium-auf-Isolator"-Substrate herzustellen. Es sind verschiedene Verfahren zur Herstellung von Halbleiterdünnschichten entwickelt worden. Ein ganz neues Verfahren beruht auf der Tatsache, dass die Implantation von Ionen eines Edelgases oder von Wasserstoff in einem Halbleitermaterial die Bildung von Zonen bewirkt, die in einer Tiefe brüchig sind, die ungefähr der mittleren Eindringtiefe der Ionen entspricht: Das Dokument FR-A-2 681 472 macht mit einem Verfahren bekannt, das diese Eigenschaft benutzt, um eine Dünnschicht aus einem Halbleitermaterial herzustellen. Dieses Verfahren besteht darin, ein Plättchen des erwünschten Halbleitermaterials, das eine plane Fläche umfasst, folgenden Schritten zu unterziehen:
  • - einem ersten Implantationsschritt durch Beschuss der planen Fläche des Plättchens mit Ionen, die fähig sind, in dem Volumen des Plättchens und ungefähr in einer Tiefe, die der mittleren Eindringtiefe der Ionen entspricht, eine Mikrogasblasen-Schicht zu erzeugen, die das Plättchen trennt in einen unteren Bereich, der die Masse des Substrats bildet, und einen oberen Bereich, der die Dünnschicht bildet, wobei die Ionen ausgewählt werden zwischen Edelgas-Ionen und Wasserstoff-Ionen;
  • einem eventuellen zweiten Schritt der Herstellung eines engen Kontakts der planen Fläche des Plättchens mit einem Träger (oder Versteifer), gebildet durch wenigstens eine Schicht aus steifem Material, wobei dieser enge Kontakt, zum Beispiel mit Hilfe einer haftenden Substanz, durch den Effekt einer vorherigen Vorbereitung der Oberflächen und einer thermischen und/oder elektrostatischen Behandlung hergestellt werden kann, um die interatomaren Bindungen zwischen dem Träger und dem Plättchen zu begünstigen;
  • - einem dritten Schritt der thermischen Behandlung der Einheit aus Plättchen und Träger mit einer Temperatur, die höher ist als die Temperatur, während der die Implantation durchgeführt worden ist, und die ausreicht, um eine Trennung zwischen der Dünnschicht und der Masse des Substrats zu bewirken. Diese Temperatur beträgt für Silicium ungefähr 400ºC.
  • In diesem Dokument wird für die verschiedenen bei der Untersuchung festgestellten Phänomene die folgende Erklärung vorgeschlagen. Zunächst wird der erste Ionenimplantationsschritt durchgeführt, indem die plane Fläche eines Plättchens aus Halbleitermaterial einem Ionenstrahl ausgesetzt wird, wobei die Ebene dieser planen Fläche entweder im Wesentlichen parallel zu einer kristallographischen Hauptebene ist, falls das Halbleitermaterial vollkommen monokristallin ist, oder mehr oder weniger geneigt ist in Bezug auf eine kristallographische Hauptebene mit denselben Indices für alle Körner, falls das Material polykristallin ist. Diese Implantation ist fähig, eine Mikrogasblasenschicht zu erzeugen, die am Ende der thermischen Behandlung eine Bruchzone bildet. Diese im Volumen des Plättchens gebildete Mikroblasenschicht mit einer Tiefe, die ungefähr der mittleren Eindringtiefe der Ionen entspricht, grenzt im Volumen des Plättchens zwei durch diese Schicht voneinander getrennte Bereiche ab: einen Bereich, dazu bestimmt, die Dünnschicht zu bilden, und einen Bereich, der den Rest des Substrats bildet. Unter dem Ausdruck "Mikrogasblasen" versteht man jeden Hohlraum oder Mikrohohlraum, der durch die Implantation von Wasserstoff-Ionen oder Edelgas-Ionen in dem Material erzeugt wird. Die Hohlräume können sowohl eine sehr platte Form haben, das heißt von geringer Höhe sein, zum Beispiel in der Größenordnung einiger Interatomabstände, als auch im Wesentlichen die Form einer Halbkugel oder irgend eine andere, von den beiden vorhergehenden Formen abweichende Form haben. Diese Hohlräume können eine Gasphase enthalten oder nicht. Im Laufe des dritten Schritts erfolgt die thermische Behandlung bei einer Temperatur, die ausreicht, um durch den kristallinen Umlagerungseffekt in dem Halbleitermaterial wie zum Beispiel durch den Wachstumseffekt der Mikrohohlräume und/oder durch den Druckeffekt der Mikrohohlräume die Bruch- und Trennzone zwischen den beiden Bereichen herzustellen.
  • Entsprechend den Implantationsbedingungen, nach dem Implantieren eines Gases wie zum Beispiel Wasserstoff, können die Hohlräume oder Mikroblasen durch Transmissions- Elektronenmikroskopie beobachtet werden. Im Falle von Silicium kann man Mikrohohlräume bekommen, deren Größe variieren kann von einigen nm bis einige hundert nm. Insbesondere bei niedriger Implantationstemperatur können diese Hohlräume nur im Laufe des Wärmebehandlungsschritts beobachtet werden, wobei man dann im Laufe dieses Schritts dank zum Beispiel eines schnellen Temperaturanstiegs eine Nukleation realisiert, um am Ende der Wärmebehandlung den Bruch zwischen der Dünnschicht und dem Rest des Substrats zu erhalten.
  • Außerdem scheint es, dass dieses Verfahren auf alle Arten von festen Materialien, kristallin oder nicht, angewandt werden kann. Es ist möglich, dieses Verfahren bei dielektrischen, leitenden, halbisolierenden Materialien sowie bei amorphen halbleitenden Materialien anzuwenden.
  • Es kann vorteilhaft sein, dass die erhaltene Dünnschicht bestimmte Elemente oder Besonderheiten umfasst, die ihr verliehen wurden, als diese Dünnschicht noch Teil des anfänglichen Substrats war. So kann man durch Überlagerung von Dünnschichten eine dreidimensionale Struktur realisieren. Auf dem Gebiet der Mikroelektronik bedeutet dies, dass man Plättchen herstellen kann realisiert durch das Stapeln von Halbleiter-Dünnschichten, die elektronische Bauteile in den drei Dimensionen des Raums enthüllten. Die Ionenimplantation durch elektrisch aktive Schichten hindurch kann Fehler erzeugen, die die Charakteristika der Bauteile modifizieren oder sie unbrauchbar machen. Dies ist insbesondere der Fall der Kanalzonen und der Gate-Oxidschichten der MOS-Transistoren.
  • IBM TDB 39(7), 191 (1996) und IBM TDB 39(7), 163 (1996) beschreiben ein Herstellungsverfahren einer SOI-Struktur, bei der Ionen durch eine SOI-Schicht hindurch implantiert werden.
  • Darstellung der Erfindung
  • Das durch das Dokument FR-A-2 681 472 veröffentlichte Verfahren, das technisch sehr vorteilhaft ist, ist also bei einigen dieser Anwendungen begrenzt bzw. eingeschränkt. Es ist den Erfindern gelungen, eine Lösung für dieses Problem zu finden. Sie haben entdeckt, dass man unter bestimmten Bedingungen eine Maskierungstechnik benutzen kann, um die gegenüber dem Durchgang der Ionen empfindlichen Zonen zu schützen, was impliziert, dass es in den den maskierten Zonen entsprechenden Zonen keine Mikrohohlräume gibt, und dass man trotzdem eine Spaltung des Substrats erhält, die ermöglicht, davon eine Dünnschicht abzulösen. Dies ist möglich, wenn die Breite jeder maskierten Zone nicht eine bestimmte Höchstabmessung überschreitet, die durch das Material bestimmt wird, aus dem das Substrat besteht. Dieses Prinzip kann auch auf Strukturen angewendet werden, die die Realisierung von Elementen vor der Implantation erfordern, wobei diese Elemente Zonen des Substrats maskieren, die nicht unbedingt empfindlich gegenüber der Implantation sind. In diesem Fall besteht die Aufgabe der Erfindung darin, diese Elemente mit einer Breite zu realisieren, die kleiner ist als die Höchstabmessung oder gleich.
  • Die Erfindung hat also, ausgehend von einem Substrat, ein Verfahren zur Herstellung einer Dünnschicht zum Gegenstand, wie beschrieben in den Ansprüchen.
  • Die Erfindung betrifft insbesondere den Fall, wo das Halbleitersubstrat aus Silicium ist, wo das elektronische Bauteil ein MOS-Transistor ist und wo die genannte untere Zone die Gate-Oxidschicht und die Kanalzone dieses MOS-Transistors ist. Die obere Zone kann dann vorteilhaft das Polysilicium-Gate des MOS-Transistors umfassen, abgeschieden auf der Gate- Oxidschicht, oder auch ganz durch dieses Gate gebildet werden. Zusätzlich zu dem Polysilicium-Gate können die Maskierungsmittel eine Schicht aus Resist oder einem anderen Material umfassen, abgeschieden auf den Flanken des Gates. Ein großer Vorteil davon ist, dass man relativ große Transistoren erhalten kann, da die Breite der maskierten Zone nur der Breite des Gates mit - eventuell - seinen Flanken entspricht.
  • Indem man so vorgeht, kann man Ionenimplantationen in einem heterogenen Medium realisieren, zum Beispiel in dem Halbleitersubstrat und durch dotierte Bereiche hindurch, die Drain- und Sourcezonen bilden. Dies steht im Gegensatz zu der üblichen Praxis des Fachmanns, der vor der Durchführung der Ionenimplantation die verschiedenen aktiven Bereiche eines Bauteils vollständig maskiert, das heißt einschließlich des Drains und der Source eines Transistors. Die Erfinder der vorliegenden Erfindung haben entdeckt, dass die Zone eines Transistors, die gegenüber einer Ionenimplantation sehr empfindlich ist, tatsächlich die Zone ist, die dem Gateoxid entspricht, und nicht die Source- oder Drainzonen. Eine Ionenimplantation durch die Source- und Drainzonen hindurch bewirkt tatsächlich einige Störungen der Charakteristika des Transistors. Jedoch beeinträchtigen diese Störungen die Funktionen des Transistors in keiner Weise.
  • Da das Gate des Transistors bei der Implantation als Maske für die empfindlichen Zonen dient, ist es nicht nötig, in dem Herstellungsverfahren einer Dünnschicht einen zusätzlichen Maskierungsschritt vorzusehen.
  • Man muss auch anmerken, dass die Bildung der Source- und Drainbereiche sehr wohl nachdem Ionenimplantationsschritt erfolgen kann.
  • Das Medium, in dem die Ionenimplantation ausgeführt wird, kann auch durch verschiedene Materialien gebildet werden, sowohl in einer zum Implantationsstrahl parallelen Dimension, als auch in einer zu ihm senkrechten Richtung. So kann man trotz der Heterogenität des Mediums einen Bruch des Substrats selbst in Zonen erhalten, die gegen den Ionenstrahl maskiert sind. Wenn Material-Heterogenität besteht und/oder eine Heterogenität der Oberflächen-Topologie des Substrats, erfolgt der Bruch nicht nur in einer Ebene, sondern man kann Wellungen beobachten in Abhängigkeit von den Positionsdifferenzen bzw. -unterschieden der implantierten Ionen, verursacht durch die unterschiedlichen Bremsfähigkeiten der verschiedenen Materialien gegenüber den Ionen.
  • Kurzbeschreibung der Zeichnungen
  • Die Erfindung sowie weitere Vorteile und Besonderheiten werden besser verständlich durch die nachfolgende, beispielartige und nicht einschränkende Beschreibung, bezogen auf die beigefügten Figuren.
  • - Die Fig. 1 ist eine Seitenansicht eines Substrats, das einer Ionenimplantation unterzogen wurde,
  • - die Fig. 2 ist ein Querschnitt eines Silicium-Substrats mit einem MOS-Transistor, beidem das erfindungsgemäße Verfahren angewendet wurde,
  • - die Fig. 3A bis 3D zeigen die Anwendung des erfindungsgemäßen Verfahrens beim Übergang einer einen MOS-Transistor umfassenden Silicium-Dünnschicht zu einem anderen Trägerelement.
  • Detaillierte Beschreibung von Ausführungsarten der Erfindung
  • Um die Beschreibung zu vereinfachen, geht man davon aus, dass die Implantation unter solchen Bedingungen durchgeführt wurde, dass man nach der Implantation Mikrohohlräume beobachten kann, und dass die Maskierung über einer gegenüber der Implantation empfindlichen Zone erfolgt.
  • Die Fig. 1 stellt als Querschnitt ein Substrat 1 dar, zum Beispiel aus monokristallinem Silicium von elektronischer Qualität, mit einer planen Fläche 2. Das Substrat 1 wird durch die plane Fläche 2 hindurch einem Ionenbeschuss unterzogen, symbolisiert durch Pfeile. Die implantierten Ionen sind zum Beispiel Protonen. Die den Ionen verliehene Energie sowie ihre Dosis werden so festgelegt, dass man in der Masse des Substrats 1 eine Schicht Mikrohohlräume 3 erhält, die sich in einer bestimmten Tiefe befindet, bezogen auf die plane Fläche 2. Das Dokument FR-A-2 681 427 liefert Angaben in Bezug auf die Energie und die Dosis der Ionenimplantation, um eine Schicht mit Mikrohohlräumen auf einem bestimmten Niveau zu erhalten. Die Schicht Mikrohohlräume 3 ermöglicht, in dem Substrat einen Bereich 4 abzugrenzen. Eine anschließende thermische Behandlung mit einer geeigneten Temperatur, zum Beispiel in der Größenordnung von 400ºC, verwandelt die Mikrohohlräumen in Mikrorisse, die zusammen eine Bruchlinie bilden, die ein Abtrennen des Bereichs 4 vom Rest des Substrats ermöglicht, so dass dieser Bereich 4 zur Dünnschicht wird.
  • Die Fig. 1 zeigt eine Maske 5, zwischen dem Ionenstrahl, der die Ionenimplantation realisiert, und der Fläche 2 des Substrats 1. Diese Maske ist ausreichend dick, um die Elektronen zu stoppen, die sie erreichen. Infolgedessen ist die Schicht Mikrohohlräume 3 in einer Zone 6 unterbrochen, die der Maske 5 entspricht, und der Teil des Substrats, der enthalten ist zwischen der planen Fläche 2 und der Zone 6, wird nicht durch die Ionenimplantation gestört.
  • Konträr zu dem, was man sich vorstellen könnte, hat sich gezeigt, dass diese Unterbrechung in der Schicht der Mikrohohlräume während des Wärmebehandlungsschritts unter bestimmten Bedingungen nicht die Ausbreitung der Mikrorisse in der Schicht der Mikrohohlräume verhindert. Die Ausbreitung der Mikrorisse hängt ab von dem Wert der Breite I der gegen die Implantation maskierten Zone 6.
  • Wenn zum Beispiel im Falle eines Substrats aus monokristallinem Silicium die Breite I der maskierten Zone 6 kleiner als 0,8 um ist, kann der Bruch sich zwischen den Mikrohohlräumen ausbreiten, die sich beiderseits der maskierten Zone befinden. Wenn die Breite I der maskierten Zone 6 größer als 0,8 um aber kleiner als eine bestimmte Grenzbreite ist, kann die Ausbreitung des Bruch durch mechanische Kräfte bewirkt werden, zum Beispiel Biege- oder Zugkräfte, angewendet zwischen dem Bereich 4 und dem Rest des Substrats, um beides während der Wärmebehandlung - oder nach dieser - voneinander zu trennen, ohne die erhaltene Dünnschicht mechanisch zu verändern.
  • Die Grenzbreite für ein bestimmtes Material des Substrats ist also die maximale Breite einer maskierten Zone, die ein Abtrennen der Dünnschicht ohne für diese Schicht schädliche mechanische Veränderungen ermöglicht. Diese Grenzbreite hängt auch von der Größe und der Dichte der Risse in dem Substrat ab, und folglich von Parametern, die diese Risse festlegen (Energie und Dosis der Implantation, Temperatur der Wärmebehandlung).
  • Anzumerken ist, dass diese Breite I, die der Breite der maskierten Zone entspricht, sich wesentlich von der Breite unterscheiden kann, auf der die Mikrohohlräume fehlen. Im Falle einer Ionenimplantation ist der Strahl nämlich nicht parallel, sondern - je nach Implantationsbedingungen - konvergent oder divergent. Außerdem ist die Position eines in einem Material implantierten Ions von zufälliger und statistischer Art, die abhängig ist von der Folge von Kollisionen, denen das Ion ausgesetzt war. Im Falle von mit 120 keV in amorphes Silicium implantiertem Wasserstoff beträgt die seitliche Abweichung, so wie definiert und berechnet in den Gibbons-Tabellen, 0,2596 um.
  • Bei dem in der Fig. 2 dargestellten Beispiel ist das Substrat 10 ein Plättchen aus p-dotiertem monokristallinem Silicium. Auf einer planen Fläche 11 dieses Substrats wurde ein MOS-Transistor 12 hergestellt. Dieser Transistor 12 umfasst eine Source 13, gebildet durch einen n&spplus;-dotierten Bereich, und einen Drain 14, ebenfalls gebildet durch einen n&spplus;-dotierten Bereich. Auf der Fläche 11 des Substrats und zwischen der Source 13 und dem Drain 14 ist eine Siliciumdioxidschicht 15 ausgebildet. Die Schicht 15 ist mit einem Gate 16 aus polykristallinem Silicium überzogen. Der Transistor 12 wurde vervollständigt, indem man ihn mit einer Schicht 17 aus thermischem Oxid umgab und indem man die Flanken des Gates 16 mit Spacern 18 aus Siliciumnitrid versah.
  • Die Gate-Oxidschicht 15 und die darunterliegende Kanalzone 19 bilden eine empfindliche Zone, da diese Schichten gestört werden können durch den Durchgang der implantierten Arten. Nach der vorliegenden Erfindung kann diese empfindliche Zone während des Ionenimplantationsschritts durch das Gate 16 geschützt werden, das sie überdeckt, wobei dieses Gate ausreichend dick ist, um zu verhindern, dass die implantierten Ionen die Oxidschicht 15 erreichen. Die Spacer können sich ebenfalls an diesem Schutz beteiligen.
  • Der Ionenimplantationsschritt ist in der Fig. 2 durch Pfeile dargestellt. Die Ionenimplantation erzeugt eine Schicht Mikrohohlräume 21, die einen der Dünnschicht entsprechen Bereich 20 abgrenzt und eine Unterbrechung aufweist, die durch die Zone 22 gebildet wird, die gegen den Ionenstrahl maskiert ist. Wie schon oben beschrieben wurde, kann - wenn die Breite der maskierten Zone kleiner ist als die aus dem Halbleitermaterial und den Implantationsbedingungen und der Wärmebehandlung resultierende Grenzbreite -, die Dünnschicht 20 vom Substrat 20 abgetrennt werden, mit oder ohne Anwendung von mechanischen Kräften, abhängig von dem Wert der Breite der Zone 22. Zum Beispiel verhindert ein Gate 16 mit 0,5 um Breite nicht die Ausbreitung der Mikrorisse in der Bruchebene unter den üblichen Durchführungsbedingungen des in dem Dokument FR-A-2 681 472 veröffentlichten Verfahrens.
  • Die Fig. 3A und 3D zeigen eine Anwendungsvariante des erfindungsgemäßen Verfahrens. Diese Figuren sind auch Querschnittansichten wie für die Fig. 2.
  • Die Fig. 3A zeigt ein Substrat 30 aus p-dotiertem monokristallinem Silicium. Auf der planen Fläche 31 dieses Substrats wurde ein MOS-Transistor 32 hergestellt. Der MOS- Transistor umfasst n&spplus;-dotierte Bereiche für die Source 33 und den Drain 34, eine Gate- Oxidschicht 35, eine Gate aus polykristallinem Silicium 36 und eine Kanalzone 37. Bei dieser Variante wurde es als notwendig erachtet, auf dem Gate 36 eine Resistschicht 38 abzuscheiden, um eine gute Maskierung der empfindlichen Zone des MOS-Transistors sicherzustellen. Die durch Pfeile dargestellte Ionenimplantation verursacht die Erzeugung einer Schicht Mikrohohlräume 39 in der Masse des Substrats mit Ausnahme der gegen Ionenimplantation maskierten Zone 40. Die Breite dieser maskierten Zone, der Breite des Gates 36 entsprechend, ist kleiner als die Grenzbreite, die die Durchführung des erfindungsgemäßen Verfahrens ermöglicht. Derart wurde zwischen der planen Fläche 31 und der Schicht Mikrohohlräume 39 ein Bereich 41 definiert, der dazu bestimmt ist, die Dünnschicht zu bilden.
  • Sobald der Ionenimplantationsschritt beendet ist, wird die Resistschicht 38 entfernt und eine SiO&sub2;-Schicht 42 wird auf der planen Fläche 31 des Substrats 30 ausgebildet, bis zum oberen Niveau des Gates 36, um eine plane Fläche 43 zu erhalten, die die Oberfläche der Dünnschschicht bilden wird (s. Fig. 3B). Eine Platte 45, die die Rolle des Versteifers spielt und eine plane Fläche 46 besitzt, wird fest mit der Oberfläche der Dünnschicht verbunden. Diese Befestigung kann zum Beispiel realisiert werden, indem man die Flächen 43 und 46 miteinander verklebt, oder durch die "Wafer Bonding"-Technik, das heißt durch Kleben mittels Molekularadhäsion.
  • Die Fig. 3 zeigt die vorher realisierte Verbundstruktur nach dem Wärmebehandlungsschritt. Wie weiter oben beschrieben, hat diese Wärmebehandlungsschritt zur Folge, dass aus den Mikrohohlräumen Mikrorisse entstehen. Man kann dann entweder eine durchgehende Bruchlinie erhalten, wenn die Breite der maskierten Zone ausreichend klein ist in Bezug auf die vorhergehend definierte Grenzbreite, oder eine unterbrochene Bruchlinie, wenn die Breite der maskierten Zone nicht klein genug ist in Bezug auf die Grenzbreite. In der Fig. 3C ist dieser letztere Fall dargestellt, wo die Linie der Mikrorisse 48 in der maskierten Zone 40 unterbrochen ist.
  • Die Trennung des Substrats längs der Linie der Mikrorisse in zwei Teile erfolgt dann durch das Anwenden von mechanischen Kräften. Dies zeigt die Fig. 3D, wo die mechanischen Kräfte durch Pfeile symbolisiert werden.

Claims (10)

1. Verfahren zur Herstellung einer Dünnschicht, ausgehend von einem Halbleitersubstrat (10; 30), wobei diese Dünnschicht durch einen Bereich (20; 41) des Substrats gebildet wird, der an eine (11; 31) seiner Seiten angrenzt, und vom Rest des Substrats abgetrennt wird, wobei aus dem genannten Bereich wenigstens ein Transistor hergestellt wird und das Verfahren dabei die folgenden Schritte umfasst:
- Herstellung des genannten Transistors, bis man wenigstens zwei übereinanderliegende und konstitutive Zonen des Transistors erhält, wobei die obere Zone (16, 36), das Gate des Transistors umfassend, als Maskiereinrichtung für die untere Zone (15, 19; 35, 37) dient, indem sie in dem Substrat eine maskierte Zonenbreite (22; 40) definiert, die eine für das Material des genannten Substrats festgelegte Grenzabmessung nicht überschreitet,
- Ionenimplantierung des Substrats (10; 30) durch die genannte Fläche bzw. Seite des Substrats hindurch, fähig in dem Volumen des Substrats und in ungefähr einer der mittleren Eindringtiefe der Ionen entsprechenden Tiefe eine Schicht aus Mikrohohlräumen oder -blasen (21; 39) zu schaffen, die den genannten Bereich (20; 41) vom Rest des Substrats (10; 30) trennt, mit Ausnahme einer der maskierten Zone (22; 40) entsprechenden Zone,
- Wärmebehandlung bei einer Temperatur, die ausreicht, um in Höhe dieser Mikroblasenschicht eine Bruchlinie zu realisieren, wobei diese Bruchlinie entweder durchgehend ist, wenn die Breite der maskierten Zone ausreichend klein ist in Bezug auf die genannte Grenzabmessung, oder nicht durchgehend, wenn die Breite der maskierten Zone nicht ausreichend klein ist in Bezug auf die genannte Grenzabmessung,
- Trennung der Dünnschicht vom Rest des Substrats (10; 30), entweder durch einfaches Entfernen, wenn die Bruchlinie durchgehend ist, oder durch das Anwenden mechanischer Kräfte zwischen dem genannten Bereich und dem Rest des Substrats, wenn die Bruchlinie nicht durchgehend ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zwischen dem Ionenimplantationsschritt und dem Wärmebehandlungsschritt ein Schritt vorgesehen ist, in dem das Substrat (30) auf der Seite des genannten Bereichs (41), der die Dünnschicht bilden soll, fest mit einem Versteifungselement (45) verbunden wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Ionenimplantation mittels Wasserstoff-Ionen oder Seltenerdengas-Ionen realisiert wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die genannten mechanischen Kräfte Biege- und/oder Zugkräfte sind.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die genannten mechanischen Kräfte während des Wärmebehandlungsschritts angewendet werden.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die genannten mechanischen Kräfte nach dem Wärmebehandlungsschritt angewendet werden.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Maskiereinrichtungen durch eine Schicht gebildet werden, die auf der genannten Fläche bzw. Seite des Substrats abgeschieden wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Substrat (10; 30) aus Silicium ist, der Transistor (12; 32) ein MOS-Transistor ist und die genannte untere Zone die Gateoxidschicht-Zone (15; 35) und die Kanalzone (19; 37) dieses MOS-Transistors ist, wobei die obere Zone das Gate (16; 36) des MOS-Transistors aus Polysilicium ist, abgeschieden auf der Gateoxidschicht (15; 35).
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Maskiereinrichtungen auch eine Resistschicht (38) umfassen.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Maskiereinrichtungen auch Spacer (18) umfassen, abgeschieden auf den Flanken des Gates (16).
DE69807054T 1997-01-27 1998-01-26 Ein ionen-implantierungsschritt vervendentes verfahren zur herstellung von einem-insbesondere halbleiter- dünnschicht mit einem gegen ionen geschüzte gebiet Expired - Lifetime DE69807054T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9700837A FR2758907B1 (fr) 1997-01-27 1997-01-27 Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
PCT/FR1998/000129 WO1998033209A1 (fr) 1997-01-27 1998-01-26 Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique

Publications (2)

Publication Number Publication Date
DE69807054D1 DE69807054D1 (de) 2002-09-12
DE69807054T2 true DE69807054T2 (de) 2003-04-17

Family

ID=9502995

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69807054T Expired - Lifetime DE69807054T2 (de) 1997-01-27 1998-01-26 Ein ionen-implantierungsschritt vervendentes verfahren zur herstellung von einem-insbesondere halbleiter- dünnschicht mit einem gegen ionen geschüzte gebiet

Country Status (7)

Country Link
US (1) US6316333B1 (de)
EP (1) EP0972304B1 (de)
JP (1) JP4310503B2 (de)
KR (1) KR100452056B1 (de)
DE (1) DE69807054T2 (de)
FR (1) FR2758907B1 (de)
WO (1) WO1998033209A1 (de)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
MY118019A (en) 1998-02-18 2004-08-30 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
KR100294637B1 (ko) * 1998-06-29 2001-10-19 박종섭 모스펫의폴리사이드게이트형성방법
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
FR2784795B1 (fr) * 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
US6346459B1 (en) 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
US6956268B2 (en) 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US7045878B2 (en) * 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7163826B2 (en) 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2850390B1 (fr) * 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
US7122095B2 (en) * 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
JP4794810B2 (ja) * 2003-03-20 2011-10-19 シャープ株式会社 半導体装置の製造方法
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
JP4545449B2 (ja) * 2004-01-28 2010-09-15 シャープ株式会社 半導体装置の製造方法
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
JP5113999B2 (ja) * 2004-09-28 2013-01-09 シャープ株式会社 水素イオン注入剥離方法
US7071047B1 (en) * 2005-01-28 2006-07-04 International Business Machines Corporation Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions
JP4943663B2 (ja) * 2005-04-06 2012-05-30 シャープ株式会社 半導体装置の製造方法及び半導体装置並びに液晶表示装置
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
DE102005054219B4 (de) * 2005-11-14 2011-06-22 Infineon Technologies AG, 81669 Verfahren zum Herstellen eines Feldeffekttransistors und Feldeffekttransistor
DE102005054218B4 (de) * 2005-11-14 2011-06-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US7662680B2 (en) * 2007-09-28 2010-02-16 Infineon Technologies Ag Method of producing a semiconductor element in a substrate and a semiconductor element
US8455331B2 (en) * 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20090124038A1 (en) * 2007-11-14 2009-05-14 Mark Ewing Tuttle Imager device, camera, and method of manufacturing a back side illuminated imager
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US20090212397A1 (en) * 2008-02-22 2009-08-27 Mark Ewing Tuttle Ultrathin integrated circuit and method of manufacturing an ultrathin integrated circuit
US7749884B2 (en) * 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
EP2294607A2 (de) * 2008-05-17 2011-03-16 Astrowatt, Inc. Verfahren zur bildung einer elektronischen anordnung unter verwendung einer trennungstechnik
KR101233105B1 (ko) 2008-08-27 2013-02-15 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
FR2936357B1 (fr) * 2008-09-24 2010-12-10 Commissariat Energie Atomique Procede de report de puces sur un substrat.
JP4519932B2 (ja) * 2008-10-23 2010-08-04 シャープ株式会社 半導体装置
JP5277999B2 (ja) * 2009-01-29 2013-08-28 株式会社村田製作所 複合基板の製造方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP4515525B2 (ja) * 2009-04-16 2010-08-04 シャープ株式会社 半導体装置
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
KR101478977B1 (ko) 2009-11-18 2015-01-06 소이텍 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
TWI573198B (zh) * 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US9481566B2 (en) 2012-07-31 2016-11-01 Soitec Methods of forming semiconductor structures including MEMS devices and integrated circuits on opposing sides of substrates, and related structures and devices
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
WO2019108945A1 (en) 2017-12-01 2019-06-06 Silicon Genesis Corporation Three dimensional integrated circuit

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2461360A1 (fr) * 1979-07-10 1981-01-30 Thomson Csf Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede
JPS5955070A (ja) * 1982-09-24 1984-03-29 Toshiba Corp 半導体装置の製造方法
FR2563377B1 (fr) * 1984-04-19 1987-01-23 Commissariat Energie Atomique Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique
FR2604022B1 (fr) * 1986-09-16 1992-09-11 Eurotechnique Sa Memoire non volatile a grille flottante sans oxyde epais
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
FR2664095B1 (fr) * 1990-06-28 1993-12-17 Commissariat A Energie Atomique Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis.
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2714524B1 (fr) * 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
JPH08153804A (ja) * 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
FR2750535B1 (fr) * 1996-06-27 1998-08-07 Commissariat Energie Atomique Transistor mos et procede d'isolation laterale d'une region active d'un transistor mos
FR2752644B1 (fr) * 1996-08-21 1998-10-02 Commissariat Energie Atomique Procede de realisation d'un transistor a contacts auto-alignes
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
US6162705A (en) * 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US5888853A (en) * 1997-08-01 1999-03-30 Advanced Micro Devices, Inc. Integrated circuit including a graded grain structure for enhanced transistor formation and fabrication method thereof
US6242298B1 (en) * 1997-08-29 2001-06-05 Kabushiki Kaisha Toshiba Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same
US6171982B1 (en) * 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
US6083324A (en) * 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers
US6093623A (en) * 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures

Also Published As

Publication number Publication date
JP2001508943A (ja) 2001-07-03
US6316333B1 (en) 2001-11-13
EP0972304A1 (de) 2000-01-19
EP0972304B1 (de) 2002-08-07
DE69807054D1 (de) 2002-09-12
KR20000070432A (ko) 2000-11-25
JP4310503B2 (ja) 2009-08-12
FR2758907A1 (fr) 1998-07-31
FR2758907B1 (fr) 1999-05-07
WO1998033209A1 (fr) 1998-07-30
KR100452056B1 (ko) 2004-10-08

Similar Documents

Publication Publication Date Title
DE69807054T2 (de) Ein ionen-implantierungsschritt vervendentes verfahren zur herstellung von einem-insbesondere halbleiter- dünnschicht mit einem gegen ionen geschüzte gebiet
DE69738608T2 (de) Verfahren zur Herstellung einer Halbleiter-Dünnschicht
DE4433086C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE69738278T2 (de) Herstellungsverfahren von einem dünnen Halbleiterfilm, der elektronische Anordnungen enthält
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE4229628C2 (de) Halbleitereinrichtung mit Stapelstruktur und Verfahren zur Herstellung einer solchen
DE69329376T2 (de) Verfahren zur Herstellung einer SOI-Transistor-DRAM
DE69532951T2 (de) Struktur mit kavitäten und herstellungsverfahren für solch eine struktur
EP1604390B9 (de) Verfahren zur herstellung einer spannungsrelaxierten schichtstruktur auf einem nicht gitterangepassten substrat sowie verwendung eines solchen schichtsystems in elektronischen und/oder optoelektronischen bauelementen
DE3628488C2 (de) Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen
DE3685970T2 (de) Verfahren zum herstellen eines halbleiterbauelements.
DE69429978T2 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit Isolationszonen
DE69333173T2 (de) Verfahren zur Herstellung eines Substrates mit einer Halbleiterschicht auf einem Isolator
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE3933965C2 (de)
DE3530773A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE69513469T2 (de) Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3540422A1 (de) Verfahren zum herstellen integrierter strukturen mit nicht-fluechtigen speicherzellen, die selbst-ausgerichtete siliciumschichten und dazugehoerige transistoren aufweisen
DE19853432A1 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
DE2932928A1 (de) Verfahren zur herstellung von vlsi-schaltungen
DE102011010248B3 (de) Ein Verfahren zum Herstellen eines Halbleiterbausteins
DE19805692C2 (de) Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben
EP0003733B1 (de) Verfahren zur Erzeugung abgestufter Fenster in Materialschichten aus Isolations- bzw. Elektrodenmaterial für die Herstellung einer integrierten Halbleiterschaltung und nach diesem Verfahren hergestellter MIS-Feldeffekttransistor mit kurzer Kanallänge
DE4312324C2 (de) Verfahren zum Bearbeiten eines Halbleiters zum Herstellen eines isolierten, mit Polysilicium ausgekleideten Hohlraums und Verfahren zum Herstellen eines Kondensators

Legal Events

Date Code Title Description
8364 No opposition during term of opposition