JP4310503B2 - イオン打込ステップを備えるとともに、イオンから保護された領域を具備した、特に半導体膜からなる、薄膜を得るための方法 - Google Patents

Description

発明の属する技術分野
本発明は、イオン打込ステップを備えるとともに、イオンから保護された領域を具備した、薄膜を得るための方法に関するものである。特に、例えばＭＯＳトランジスタのチャネル領域などが形成される半導体薄膜を得るための方法に関するものである。
従来技術の説明
半導体の分野においては、時に、半導体薄膜を作ることが必要とされる。例えば、「絶縁体上のシリコン」基板を作ることが必要とされる。半導体薄膜を作るための他の方法が、開発されている。最新の方法の１つは、半導体材料内への希ガスイオンまたは水素イオンの打込が、平均イオン侵入深さ近傍の深さのところに脆性領域の形成を誘起するという性質を、ベースとしている。仏国特許出願公開明細書第２ ６８１ ４７２号には、半導体材料膜を得るためにこの性質を使用した方法が開示されている。この方法は、所望の半導体材料からなる小プレートであって平坦面を有した小プレートに対して、以下のステップを行う。すなわち、
−平均イオン侵入深さ近傍の深さのところにおいて小プレートの厚さ内に形成される「ガス状マイクロバブル」層であって基板質量を含有した下部領域と薄膜を形成するための上部領域とに小プレートを区別する層を形成し得るイオンであり希ガスイオンと水素ガスイオンとのどちらかから選択されたイオンを使用して、小プレートの平坦面を衝撃するという、打込を行う第１ステップと、
−少なくとも１つの剛直材料層から形成された支持体（あるいは、スティフナー）に対して、小プレートの平坦面を、接着剤を使用して緊密に当接させ、それまでの表面処理の効果および熱および／または静電処理により、支持体と小プレートとの間の原子間結合を促進するという、第２ステップと、
−打込が行われた温度よりも高温の温度でありかつ薄膜と基板質量との間の分離を引き起こすのに十分な温度にまで、小プレートと支持体とからなるアセンブリを熱処理するという第３ステップと、
を行う。第３ステップにおける温度は、シリコンに対しては、約４００℃である。
この文献は、経験的に観測される様々な現象のために、以下の説明を提案している。まず第１に、イオン打込を行うという第１ステップは、イオンビームに対して、半導体材料小プレートの平坦面を曝すことにより行う。平坦面は、半導体材料が完全な単結晶である場合には主要結晶面に対してほぼ平行なものとされる、あるいは、材料が多結晶である場合にはすべてのグレインに対して同じインデックスを有した主要結晶面に対してやや傾斜したものとされる。この打込によって、熱処理の終了後に破断領域をなすこととなるガス状マイクロバブル層を形成することができる。小プレートの厚さ内にこのようにして形成されたこのマイクロバブル層は、平均イオン侵入深さ近傍の深さのところに位置しており、小プレート内に２つの領域を規定する。すなわち、薄膜を形成することとなる第１領域と、基板の残部を形成することとなる第２領域と、が規定される。「ガス状マイクロバブル」という用語は、水素ガスイオンまたは希ガスイオンによって材料内に形成されたすべてのキャビティまたはマイクロキャビティを意味している。これらキャビティは、非常に平坦化された形態、言い換えれば、例えば原子間距離の数倍の程度といったように高さの低い形態とすることができる。あるいは、キャビティは、ほぼ半球状の形態とすることができ、あるいは、これら２つの形態以外の任意の形態とすることができる。キャビティは、ガス相を含んでいても含んでいなくても良い。第３ステップにおいては、熱処理が、破断領域を形成して、例えばマイクロキャビティの成長および／またはマイクロバブル内の圧力の効果に基づく半導体材料内における結晶再構成の結果として、２つの領域の分離を行うための十分な高温で、行われる。
打込条件に依存して、キャビティまたはマイクロバブルは、例えば水素ガスのようなガスの打込後において、透過型電子顕微鏡によって、観測可能であることもそうでないこともある。シリコンの場合には、数ｎｍから数百ｎｍまでにわたって変化するサイズのマイクロキャビティとすることができる。よって、とりわけ、打込温度が低い場合には、キャビティは、熱処理の完了時に薄膜と基板残部との間に破断をもたらすために核形成が例えば高速温度上昇によって得られる熱処理ステップにおいてのみ可能である。
さらに、この方法は、すべてのタイプの結晶固体材料または非結晶固体材料に対して応用可能であるように思われる。この方法は、誘電体材料、導体材料、半絶縁性材料、および、アモルファス半導体材料に対して応用することができる。
この薄膜が初期基板の一部をなしている時に形成されたいくつかの部材や特定の特徴点を得られた薄膜が備えている場合には、有効なものである。よって、薄膜の積層によって３次元構造を形成することができる。マイクロエレクトロニクスの分野においては、このことは、半導体薄膜から形成され空間の３次元内に電子部材を備えた小プレートを得ることができることを意味している。しかしながら、電気的活性層を通してのイオン打込によって、電子部材の特性を変化させる欠陥を形成することができ、あるいは、電子部材を使用不可能とすることができる。このことは、特に、ＭＯＳトランジスタのチャネル領域およびゲート酸化物において顕著である。
発明の概要
したがって、仏国特許出願公開明細書第２ ６８１ ４７２号において開示された方法は、技術的には非常に興味のあるものではあるけれども、いくつかの応用においては限界を有している。本発明者らは、この問題の解決手段を見出した。本発明者らは、ある状況下においては、マスク技術を使用して、イオン通過に敏感な領域を保護できることを見出した。このことは、マスクされた領域に対応した領域内にマイクロキャビティが存在しないことを示唆している。それでもなお、薄膜を脱離させ得る裂け目を得ることができる。これは、各マスク領域の幅が基板を構成している材料に応じて決定される制限寸法を超えない場合に、可能である。この原理は、また、打込に対して必ずしも敏感ではない基板領域をマスクするような部材が打込前に既に形成されている構造に対して応用することができる。この場合、本発明の目的は、制限寸法以下のこれら部材を形成することである。
したがって、本発明の目的は、所定材料から形成された基板から出発して、基板の両面のうちの一方の面に隣接した領域から構成されかつ基板の残部から分離された薄膜を得るための方法であって、その領域に、少なくとも１つの構造が形成されている場合において、
−領域に形成された少なくとも１つの構造を構成する少なくとも２つの重なり合った領域であるとともに、上部領域が、基板内において基板をなす材料に対しての所定限界寸法を超えないようにマスク領域の幅を規定することによって、下部領域に対してのマスク手段として機能しているような、少なくとも２つの重なり合った領域が得られるようにして、構造を形成し、
−基板の厚さ内において平均イオン侵入深さの近傍の深さ位置にマイクロキャビティ層を生成し、マスク領域に対応した領域を除き、基板の残部に対して領域を規定し得るよう、基板の面を通して基板に対してのイオン打込を行い、
−限界寸法に比べてマスク領域幅が十分に小さい場合には、マイクロキャビティ層に沿って連続的な破断ラインを形成するために、あるいは、限界寸法に比べてマスク領域幅が十分に小さくない場合には、マイクロキャビティ層に沿って不連続的な破断ラインを形成するために、十分な高温で熱処理を行い、
−破断ラインが連続的である場合には、単なる分離によって、あるいは、破断ラインが不連続的である場合には、領域と基板残部との間に機械力を印加することによって、基板残部から薄膜を分離する方法である。破断ラインが連続的であることは、破断ラインどうしの間に固体ブリッジが存在することを意味している。
イオン打込ステップと、熱処理ステップとの間において、基板を、薄膜を形成することとなる領域が位置している側において、スティフナーに対して、堅固に結合するという付加的なステップを備えることができる。
イオン打込は、水素イオンまたは希ガスイオンを使用して行うことができる。
好ましくは、機械力は、曲げ力および／または引張り力とすることができる。機械力は、熱処理ステップ時に、あるいは、熱処理ステップの後に、印加することができる。
例えば、マスク手段は、基板面上に成膜された層とすることができる。
基板が、半導体基板である場合には、構造は、電子部材とすることができる。この電子部材がトランジスタである場合には、上部領域は、トランジスタのゲートを備えることができる。
特に、本発明は、半導体基板がシリコン製であり、電子部材がＭＯＳトランジスタであり、下部領域がこのＭＯＳトランジスタのゲート酸化物層およびチャネル領域である場合に、応用することができる。この場合には、上部領域は、有利には、ゲート酸化物層上に成膜された、ＭＯＳトランジスタの多結晶ゲートを備えることができる。あるいは、上部領域は、このゲートの全体を備えることができる。多結晶シリコンに加えて、マスク手段は、樹脂から形成された層、あるいは、ゲートの側部上に成膜された他の任意の材料を備えることができる。この場合の重要な利点は、マスク領域の幅が、ゲートの幅、場合によっては側部も含めたゲートの幅だけに対応することにより、比較的大きなトランジスタが得られることである。
このようにして、不均一媒質内にイオン打込を行うことが必要とされる。例えば、半導体基板において、ドレイン領域およびソース領域をなすドーピング領域を通して、イオン打込を行うことが必要とされる。このことは、当業者であれば、イオン打込を行う前に電子部材のすべての活性領域を完全にマスクするであろうという言い換えればトランジスタのドレイン領域およびソース領域も含めてすべての活性領域を完全にマスクするであろうという標準的な手続きには、反している。本発明者らは、ソース領域およびドレイン領域よりも、ゲート酸化物に対応した領域の方が、イオン打込に対して著しく過敏であることを見出した。ソース領域およびドレイン領域を通してのイオン打込は、トランジスタ特性にいくらかの擾乱を誘起する。しかしながら、この擾乱は、トランジスタの動作にとっては、許容範囲のものである。
トランジスタゲートは、打込時には、敏感領域に対してのマスクとして機能する。したがって、薄膜を得るためのステップにおいては、付加的なマスク形成ステップを設ける必要がない。
また、ソース領域およびドレイン領域は、イオン打込ステップ後においても形成可能であることに注意されたい。
イオン打込を行う媒質は、また、打込ビームに対する平行方向と垂直方向とで、異なる材料から形成することができる。よって、媒質の不均一性にかかわらず、イオンビームからマスクされた領域があった場合でさえも、基板を破断することができる。材質が不均一である場合には、および／または、基板の表面形状が不均一である場合には、破断は、面内だけに留まらない。イオンに対しての様々な材料の係止パワーの相違のために、イオンの位置に差が生じることに基づいて、破断ラインの不均一さが観測されることとなる。
【図面の簡単な説明】
添付図面を参照した非制限的な例示としての以下の説明を読むことにより、本発明がより明瞭に理解され、また、本発明の利点や特徴点が明瞭となるであろう。
図１は、イオン打込が既に行われた基板を示す側面図である。
図２は、ＭＯＳトランジスタが既に形成されていて本発明の方法が適用されるシリコン基板を示す断面図である。
図３Ａ〜図３Ｄは、ＭＯＳトランジスタを備えたシリコン薄膜の、初期基板から他の支持部材上への移転に際しての、本発明による方法の適用を示す図である。
本発明の実施形態の詳細な説明
説明を簡略化するために、マイクロキャビティが打込後に観測可能であるような条件下でまた打込に対して敏感な領域の上方にマスクが形成されるような条件下で、打込がなされるものと仮定する。
図１は、例えば電子品質の単結晶シリコンから形成されかつ平坦面２を備えた基板１を示す断面図である。基板１は、平坦面２を通して、矢印で示されているようなイオン衝撃を受ける。例えば、打ち込まれるイオンは、プロトンとすることができる。基板１の厚さ内において平坦面２から所定深さのところにマイクロキャビティ層３が得られるよう、イオンに印加されるエネルギーおよびイオンの照射量が、決定される。仏国特許出願公開明細書第２ ６８１ ４７２号には、所望深さ位置にマイクロキャビティ層を得るためのイオンエネルギーとイオン照射量とに関する情報が与えられている。マイクロキャビティ層３は、基板内に領域４を規定する。例えば４００℃の程度といった適切な温度での次なる熱処理によって、マイクロキャビティ層は、薄膜をなすこととなる領域４の分離を引き起こし得る破断ラインを誘起するようなマイクロクラックへと、変換される。
図１は、イオン打込を引き起こすイオンビームと基板１の平坦面２との間に挿入されたマスク５を示している。このマスクは、マスクへと到達したイオンをブロックするのに十分に厚いものである。したがって、マイクロキャビティ層３は、マスク５に対応した領域６には形成されない。基板のうちの、平坦面２と領域６との間の部分は、イオン打込による擾乱を受けることがない。
予想に反して、ある条件下においては、マイクロキャビティ層のこの不連続性は、熱処理時におけるマイクロキャビティ層内でのマイクロクラックの伝搬を妨害しないようである。マイクロクラックの伝搬は、打込時におけるマスク領域６の幅ｌに依存する。
例えば、単結晶シリコン基板の場合には、マスク領域６の幅ｌが０．８μｍより小さければ、破断は、マスク領域の両サイドに位置しているマイクロキャビティどうしを結ぶように伝搬することができる。マスク領域６の幅ｌが０．８μｍより大きくかつ所定の限界幅よりも小さいものであれば、クラックは、例えば領域４と基板残部との間に印加された曲げや引張りといった機械力によって、伝搬することができる。これにより、熱処理時または熱処理後において、得られた薄膜の機械的変質を引き起こすことなく、薄膜と基板残部とを分離することができる。
したがって、薄膜の機械的変質損傷を引き起こすことなく薄膜を脱離可能とするためには、与えられた基板材料に対しての限界幅が、マスクの最大幅となる。この限界幅は、また、基板内に誘起されたクラックのサイズおよび密度に依存する。したがって、パラメータ（打込エネルギー、照射量、熱処理温度）が、クラックを決定する。
マスク領域の幅に対応したこの幅ｌが、マイクロキャビティが形成されない部分の幅とは大きく相違していることに注意されたい。実際、イオン衝撃の場合には、イオンビームは、完全には平行ではなく、むしろ、打込条件に応じて、収束したり発散したりする。さらに、材料内に打ち込まれたイオンの位置が、ランダムであり、統計的であり、そして、イオンが起こす衝突シーケンスに依存する。例えば、１２０ｋｅＶでもってアモルファスシリコン内に打ち込まれた水素の場合には、Gibbons Tablesによって規定され計算された横方向標準偏差は、０．２５９６μｍに等しい。
図２の例においては、基板１０は、ｐ型にドーピングされた単結晶シリコン基板である。この基板の平坦面１１上には、ＭＯＳトランジスタ１２が、既に形成されている。このトランジスタ１２は、ｎ⁺ドーピング領域からなるソース１３と、ｎ⁺ドーピング領域からなるドレイン１４と、を備えている。酸化シリコン層１５が、基板の面１１上において、ソース１３とドレイン１４との間に形成されている。酸化物層１５は、多結晶シリコンゲート１６によってカバーされている。トランジスタ１２は、熱酸化物層１７が周囲に配置されることにより、さらに、ゲート１６の側部上に窒化シリコン製スペーサ１８を形成することにより、完成された。
ゲート酸化物層１５およびその下のチャネル領域１９は、これら層が打込成分の通過によって擾乱を受ける可能性があることにより、敏感な領域を形成している。本発明においては、敏感領域を覆っているゲート１６によって、イオン打込時に、敏感領域を保護することができる。このゲートは、打込イオンが酸化物層１５に到達することを防止し得るほど十分に厚いものである。スペーサは、また、この保護に寄与する。
イオン打込ステップは、図２において矢印で示されている。イオン衝撃は、薄膜に対応した領域２０を規定するマイクロキャビティ層２１を誘起する。この場合には、イオンビームがマスクされた領域２２によって、マイクロキャビティ層に不連続性がもたらされている。上述のように、マスク領域の幅が、半導体材料・打込条件・熱処理条件に起因する限界幅よりも小さいならば、薄膜２０は、領域２２の幅に応じて機械力の印加するにしてもあるいは印加しないにしても、基板から分離することができる。仏国特許出願公開明細書第２ ６８１ ４７２号に開示されているように、通常のプロセス条件下においては、例えば、０．５μｍ幅のゲート１６であれば、破断面内におけるマイクロクラックの伝搬を妨げることがない。
図３Ａ〜図３Ｄは、本発明による方法の応用の変形例を示している。これらの図面は、図２と同様に、断面図である。
図３Ａは、ｐ型にドーピングされた単結晶シリコン基板３０を示している。この基板の平坦面３１上には、ＭＯＳトランジスタ３２が、既に形成されている。このトランジスタ３２は、ｎ⁺にドーピングされたソース領域３３と、ｎ⁺にドーピングされたドレイン領域３４と、ゲート酸化物層３５と、多結晶シリコンゲート３６と、チャネル領域３７と、を備えている。この変形例においては、ＭＯＳトランジスタの敏感領域の良好なマスキングをもたらすためには、ゲート３６上に、樹脂層３８を成膜することが必要であると考えられる。矢印によって示されたイオン打込は、イオン打込からマスクされた領域４０を除いて、基板の厚さ内にマイクロキャビティ層３９を形成する。ゲート３６の幅に対応したマスク領域の幅は、本発明による方法を使用できるよう、限界幅よりも小さい。これにより、平坦面３１とマイクロキャビティ層３９との間に、薄膜を形成することとなる領域４１が規定される。
イオン打込が完了すると、樹脂層３８が除去され、ＳｉＯ₂酸化物層が、基板３０の平坦面３１上に形成される。ＳｉＯ₂酸化物層は、薄膜の上面を形成することとなる平坦面４３を形成するために、ゲート３６の上面と面一となるところまで形成される（図３Ｂ）。スティフナーとして機能するとともに平坦面４６を備えたプレート４５が、薄膜の上面に対して堅固に固定される。この固定は、例えば、平坦面４３，４６を互いに結合するための「ウェハボンディング」技術によって、行われる。言い換えれば、分子結合によって結合される。
図３Ｃは、熱処理ステップ後の時点で形成されている複合構造を示している。上述のように、この熱処理ステップの結果、マイクロキャビティ層が、マイクロクラックへと変換される。この場合、先に規定された限界幅と比較してマスク領域の幅が十分に小さければ、連続した破断ラインを得ることができる。あるいは、限界幅と比較してマスク領域の幅が十分に小さくなければ、不連続な破断ラインが得られる。これは、図３Ｃに示す状況である。この状況においては、マイクロクラック４８がなすラインは、マスク領域４０のところで途切れている。
マイクロクラックラインを境界とした基板の２つの部分への分離は、機械力の印加によって得られる。これは、図３Ｄに示された状況であり、機械力が矢印で象徴的に示されている。

Claims (8)

1. シリコン基板（１０；３０）から出発して、前記基板の両面のうちの一方の面（１１；３１）に隣接した領域（２０；４１）から構成されかつ前記基板の残部から分離された薄膜を得るための方法であって、
   少なくとも１つのＭＯＳトランジスタが、前記領域に形成される場合に、
   この方法においては、
   −前記ＭＯＳトランジスタを構成する少なくとも２つの重なり合った領域であるとともに、これら領域のうちの上部領域（１６；３６）が、ポリシリコン製のゲート（１６；３６）を備えるようにして、さらに、それら領域のうちの下部領域が、ゲート酸化物層(１５；３５)およびチャネル領域（１９；３７）を備えるようにして、さらに、前記ゲートが、前記ゲート酸化物層上に成膜されているようにして、それら少なくとも２つの重なり合った領域を形成し、この場合、前記ゲートの厚さによって、その後のイオン打込工程の際に打ち込まれるイオンが前記ゲート酸化物層へと届くことを防止させ、すなわち、前記ゲートを、マスクの少なくとも一部を構成するものとし、さらに、前記基板内において打込イオンからマスクされたマスク領域（２２；４０）の幅を、前記基板をなす材料に対しての所定限界寸法を超えないものとし、
   −前記基板の厚さ内において平均イオン侵入深さの近傍の深さ位置にマイクロキャビティ層（２１；３９）を生成し、前記マスク領域（２２；４０）に対応した領域を除き、前記基板(１０；３０)の残部に対して前記領域（２０；４１）を規定し得るよう、前記基板の前記面を通して前記基板（１０；３０）に対してのイオン打込を行い、
   −前記限界寸法に比べて前記マスク領域幅が十分に小さい場合には、前記マイクロキャビティ層に沿って連続的な破断ラインを形成するために、あるいは、前記限界寸法に比べて前記マスク領域幅が十分に小さくない場合には、前記マイクロキャビティ層に沿って不連続的な破断ラインを形成するために、十分な高温で熱処理を行い、
   −前記破断ラインが連続的である場合には、単なる分離によって、あるいは、前記破断ラインが不連続的である場合には、前記領域と前記基板残部との間に機械力を印加することによって、前記基板（１０；３０）の前記残部から前記薄膜を分離することを特徴とする方法。
2. 請求項１記載の方法において、
   前記イオン打込ステップと、前記熱処理ステップとの間において、前記基板（３０）を、前記薄膜を形成することとなる前記領域（４１）が位置している側において、スティフナー（４５）に対して、堅固に結合することを特徴とする方法。
3. 請求項１または２記載の方法において、
   前記イオン打込を、水素イオンまたは希ガスイオンを使用して行うことを特徴とする方法。
4. 請求項１〜３のいずれかに記載の方法において、
   前記機械力を、曲げ力および／または引張り力とすることを特徴とする方法。
5. 請求項１〜４のいずれかに記載の方法において、
   前記機械力を、前記熱処理ステップ時に、印加することを特徴とする方法。
6. 請求項１〜４のいずれかに記載の方法において、
   前記機械力を、前記熱処理ステップの後に、印加することを特徴とする方法。
7. 請求項１〜６のいずれかに記載の方法において、
   前記マスクが、また、樹脂層（３８）を備えていることを特徴とする方法。
8. 請求項１〜７のいずれかに記載の方法において、
   前記マスクが、また、前記ゲート（１６）の側部上に成膜された、スペーサ（１８）を備えていることを特徴とする方法。

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