[go: up one dir, main page]

KR100294637B1 - 모스펫의폴리사이드게이트형성방법 - Google Patents

모스펫의폴리사이드게이트형성방법 Download PDF

Info

Publication number
KR100294637B1
KR100294637B1 KR1019980024654A KR19980024654A KR100294637B1 KR 100294637 B1 KR100294637 B1 KR 100294637B1 KR 1019980024654 A KR1019980024654 A KR 1019980024654A KR 19980024654 A KR19980024654 A KR 19980024654A KR 100294637 B1 KR100294637 B1 KR 100294637B1
Authority
KR
South Korea
Prior art keywords
film
titanium
mosfet
heat treatment
titanium silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019980024654A
Other languages
English (en)
Other versions
KR20000003412A (ko
Inventor
장세억
여인석
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980024654A priority Critical patent/KR100294637B1/ko
Priority to US09/343,171 priority patent/US6387788B2/en
Priority to TW088111083A priority patent/TW473835B/zh
Publication of KR20000003412A publication Critical patent/KR20000003412A/ko
Application granted granted Critical
Publication of KR100294637B1 publication Critical patent/KR100294637B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/926—Dummy metallization

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 타이타늄실리사이드가 적용된 폴리사이드 게이트 측벽에 비정상적인 산화막이 성장되지 않도록하여 LDD 이온주입의 용이함을 가져다주므로써, MOSFET의 특성과 반도체메모리소자 제조 수율을 향상시키는 반도체소자의 MOSFET 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 MOSFET 제조방법은, 티타늄실리사이드를 적용한 폴리사이드 게이트를 갖는 모스펫 제조방법에 있어서, 게이트절연막상에 폴리실리콘막 및 타이타늄을 순차적으로 적층하는 제1단계; 이후의 급속열처리 공정에서 타이타늄실리사이드막 상에 질화타이타늄막이 생성되는 것을 방지하기 위한 캡핑층을 상기 타이타늄막 상에 형성하는 제2단계; 및 상기 타이타늄실리사이드막을 형성하기 위하여 질소 분위기에서 급속열처리하는 제3단계를 포함하여 이루어진다.

Description

모스펫의 폴리사이드 게이트 형성방법{Method for forming polycide gate in MOSFET}
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 폴리사이드 게이트를 갖는 MOSFET 제조방법에 관한 것이다.
종래에는 MOSFET의 게이트전극(Gate Electrode)으로 폴리실리콘(Polysilicon) 또는 텅스텐실리사이드(WSi2)/폴리실리콘(Polysilicon)의 폴리사이드가 주로 사용되었다. 그러나, 반도체소자의 집적도가 증가함에 따라 게이트전극의 선폭이 급격히 줄어들어 종래의 전극 물질로는 고집적소자에 요구되는낮은 저항 값을 만족시킬 수 없었다. 따라서 이들 전극 물질을 대체할 수 있는 물질로서 타이타늄실리사이드(TiSi2), CoSi2, VSi2, CrSi2, ZrSi2, NbSi2, MoSi2, HfSi2등의 실리사이드(silicide) 계열 물질들이 활발히 연구되고 있다. 그 동안 많은 연구를 통하여, 이들 물질 중에서 TiSi2는 낮은 비저항, 높은 용융점(melting point), 박막 형성의 용이성, 라인 패턴(line pattern) 형성의 용이성, 열적인 안정성 등 게이트전극의 요구 조건을 비교적 잘 만족시키기 때문에 매우 유망한 물질로 대두되고 있다.
도1a 내지 도1f는 타이타늄실리사이드를 적용한 종래의 MOSFET 제조 방법을 나타내는 공정도이다. 먼저, 도1a에는 반도체기판(1) 위에 게이트산화막(Gate Oxide)(2)을 성장시키고, LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 비저항이 낮은 폴리실리콘막(3)을 증착한 다음, 타이타늄막(Ti)(4)을 증착한 상태가 도시되어 있다. 이어서, 도1b에는 질소 분위기에서 RTP(Rapid Thermal Process)공정으로 소정온도에서 수 초 동안 열처리한 상태가 도시되어 있는데, 이 열처리시 타이타늄막(4)과 폴리실리콘막(3)이 반응하여 비저항이 매우 낮은 타이타늄실리사이드막(TiSi2)(5)이 형성된다. 이어서, 도1c는 이후에 건식식각 공정으로 산화막 스페이서(Spacer)형성할 때 게이트 전극을 보호하기 위해 게이트 전극 위에 마스크산화막(6)을 증착한 것을 보여준다. 계속해서 도1d는 마스크 및 식각 공정을 실시하여 게이트전극을 패터닝한 후의 상태이다. 도1e는 소스(source)/드레인(drain) 이온주입시 반도체기판(1)이 손상되는 것을 방지하기위해 노출된 반도체기판(1)에 열공정으로 스크린산화막(Screen Oxide)(7)을 성장시킨 상태이고, 도1f는 LDD(Lightly Doped Drain) 소스/드레인영역(8)을 만들기 위해 낮은 농도로 이온주입하는 것을 보여준다. 이후 게이트 측벽에 스페이서를 만들고 고농도 이온주입에 의해 고농도 소스/드레인영역을 형성하게 된다.
도2a 내지 도2c는 이상에서 살펴본 바와 같은 종래기술에서 발생되는 문제점을 도시한 것이다. 먼저, 도2a에는 타이타늄실리사이드막(5)와 마스크산화막(6) 사이에 질화타이타늄(TiN)(9)막이 형성되어있는 것을 도시하고 있다. 타이타늄실리사이드(5) 위에 질화타이타늄(9) 층이 형성되는 이유는, 타이타늄실리사이드(5)를 형성하기 위해 실시되는 RTP 공정이 질소 분위기에서 실시되기 때문이다. 즉, 타이타늄이 질소와 반응하여 질화타이타늄막(9)이 쉽게 형성되기 때문이다. 도2b는 타이타늄실리사이드막(5)와 마스크산화막(6) 사이에 질화타이타늄막(9)막이 형성되므로써 발생되는 문제점을 보여주고 있다. 즉, 산화 분위기에서 스크린산화막(7)을 성장시킬 때 반도체기판(1) 뿐만 아니라 폴리실리콘/타이타늄실리사이드로 구성된 게이트 전극의 측벽도 동시에 산화가 된다. 이때 질화타이타늄막(TiN)(9)는 산화가 매우 잘 되는 물질이라서 질화타이타늄막(9)의 측면 부위에는 상대적으로 두꺼운 비정상적인 산화막(10)이 형성된다. 도2c는 게이트전극 측벽에서 질화타이타늄막이 비정상적으로 산화되었을 때 발생되는 문제점을 보여준다, 즉, 게이트 전극 측벽에 비정상적으로 성장된 산화막(10)이 존재하면 LDD 영역을 형성하기 위한 이온주입을 실시할 때 이 산화막(10)이 장벽으로 작용하여 LDD 영역이 비정상적으로 형성된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 타이타늄실리사이드가 적용된 폴리사이드 게이트 측벽에 비정상적인 산화막이 성장되지 않도록하여 LDD 이온주입의 용이함을 가져다주므로써, MOSFET의 특성과 반도체메모리소자 제조 수율을 향상시키는 반도체소자의 MOSFET 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1f는 타이타늄실리사이드를 적용한 종래의 MOSFET 제조방법을 나타내는 공정 단면도.
도2a 내지 도2c는 도1a 내지 도1f의 종래기술에서 발생되는 문제점을 설명하기 위한 도면.
도3a 내지 도3e는 본 발명의 제1실시예에 따른 MOSFET 제조 공정을 설명하기 위한 단면도.
도4a 및 도4b는 본 발명의 제2실시예에 따른 MOSFET 제조 공정을 설명하기 위한 단면도.
도5a 내지 도5c는 본 발명의 또 다른 실시예에 따른 MOSFET 제조 공정을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판
2 : 게이트산화막(Gate Oxide)
3 : 폴리실리콘막(Polysilicon)
4 : 타이타늄막(Ti)
5 : 타이타늄실리사이드막(TiSi2)
6 : 마스크산화막(Mask Oxide)
7 : 스크린산화막(Screen Oxide)
8 : LDD 소스/드레인(Source/Drain)
9 : 질화타이타늄막(TiN)
10 : 비정상적으로 성장된 산화막
11 : 산화막(캡핑층)
12 : 폴리실리콘막 또는 비정질실리콘막(캡핑층)
상기 목적을 달성하기 위한 본 발명의 MOSFET 제조방법은, 타이타늄실리사이드를 적용한 폴리사이드 게이트를 갖는 모스펫 제조방법에 있어서, 게이트절연막상에 폴리실리콘막 및 타이타늄을 순차적으로 적층하는 제1단계; 이후의 급속열처리 공정에서 타이타늄실리사이드막 상에 질화타이타늄막이 생성되는 것을 방지하기 위한 캡핑층을 상기 타이타늄막 상에 형성하는 제2단계; 상기 타이타늄실리사이드막을 형성하기 위하여 질소 분위기에서 급속열처리하는 제3단계; 상기 타이타늄실리사이드막 상에 마스크절연막을 형성하는 제4단계; 게이트 마스크 및 식각공정으로 상기 마스크절연막, 상기 타이타늄실리사이드막, 상기 폴리실리콘막 및 상기 게이트절연막을 패터닝하는 제5단계; 및 이후의 소스/드레인 이온주입시 상기 반도체기판을 보호하기 위하여 스크린절연막을 형성하는 제6단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
(제1실시예)
도3a 내지 도3e는 본 발명의 제1실시예에 따른 MOSFET 제조 공정을 설명하기 위한 단면도이다. 먼저, 도3a와 도시된 바와 같이, 반도체기판(1)위에 게이트산화막(2)을 성장시킨 후, LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 비저항이 낮은 폴리실리콘막(3)을 1000∼2000Å 증착하고, 그 위에 타이타늄막(Ti)(4)을 200∼1000Å 증착한다. 그리고 이후의 급속열처리(RTP : Rapid Thermal Process) 공정에서 타이타늄실리사이드막 상에 질화타이타늄막이 생성되지 않도록하기 위하여, 산화막(11)을 500∼1500Å 증착하여 노출된 타이타늄막(4) 표면을 캡핑(capping)한다.
이후, 도3b에 도시된 바와 같이, 질소 분위기에서 실시되는 급속열처리(RTP) 공정으로 타이타늄막(4)과 폴리실리콘막(3)을 반응시켜 타이타늄실리사이드막(TiSi2)(5)을 형성하는데, 이때 질소분위기에서 급속열처리를 실시하여도 산화막(11)이 타이타늄막(4) 표면을 캡핑(capping)하고 있기 때문에, 질화타이타늄막은 생성되지 않는다. 또한, 산화막(11)은 이후의 스페이서 형성시 게이트를 보호하기 위한 마스크산화막으로도 사용되어질 수 있다. 한편, 급속열처리는 800∼850℃ 온도에서 10∼30초 실시할수 있고, 비저항이 매우 낮은 C54상을 효과적으로 형성시키기 위해 급속열처리를 1차 , 2차로 나누어 실시할 수도 있으며, 이때 1차는 700∼750℃에서 10∼30초, 2차는 750∼850℃에서 10∼30초 실시한다.
이후, 도3c에 도시된 바와 같이, 마스크 및 식각 공정을 실시하여 게이트전극을 패터닝하고, 도3d에 도시된 바와 같이, 노출된 반도체기판(1)에 열공정으로 스크린산화막(7)을 성장시킨다. 이때 질화타이타늄막(TiN)이 존재하지 않기 때문에 폴리사이드 게이트 측벽은 균일한 두께로 스크린산화막(7)이 성장된다. 이때 스크린산화막(7)은 700∼850℃에서 30∼100Å 형성한다. 만약 850℃가 넘으면 타이타늄실리사이드(5) 막에서 응집(agglomeration)현상이 생겨 비저항이 급격히 증가하는 문제가 발생한다.
이후, 도3e는 저농도 이온주입 공정으로 LDD 소오스/드레인영역(8)을 형성한 상태를 보여주는데, 여기서 종래와는 달리 폴리사이드 게이트의 측벽에 비정상적인 산화막(도2c의 도면부호 10)이 생성되지 않으므로, 저농도 이온주입이 방해받지 않기 때문에 정상적인 LDD 영역이 형성 가능하다.
(제2실시예)
도4a 및 도4b는 본 발명의 제2실시예에 따른 MOSFET 제조 공정을 설명하기 위한 단면도이다. 먼저, 도4a와 도시된 바와 같이, 반도체기판(1)위에 게이트산화막(2)을 성장시킨 후, LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로비저항이 낮은 폴리실리콘막(3)을 1000∼2000Å 증착하고, 그 위에 타이타늄막(Ti)(4)을 200∼1000Å 증착한다. 그리고 이후의 급속열처리(RTP) 공정에서 타이타늄실리사이드막 상에 질화타이타늄막이 생성되지 않도록하기 위하여, 폴리실리콘막 또는 비정질실리콘막(12)을 500∼1500Å 증착하여 노출된 타이타늄막(4) 표면을 캡핑(capping)하고, 다시 산화막(11)을 증착한다.
이후, 도4b에 도시된 바와 같이, 질소 분위기에서 실시되는 급속열처리(RTP) 공정으로 타이타늄막(4)과 폴리실리콘막(3)을 반응시켜 타이타늄실리사이드막(5)을 형성하는데, 이때 질소분위기에서 급속열처리를 실시하여도 산화막(11)이 타이타늄막(4) 표면을 캡핑(capping)하고 있기 때문에, 질화타이타늄막은 생성되지 않는다. 또한, 산화막(11)은 이후의 스페이서 형성시 게이트를 보호하기 위한 마스크산화막으로도 사용되어질 수 있다.
이후의 공정은 앞서 언급한 본 발명의 제1실시예와 동일하게 공정을 진행하여 MOSFET를 제조한다.
(제3실시예)
도5a 내지 도5c는 본 발명의 또 다른 실시예에 따른 MOSFET 제조 공정을 설명하기 위한 단면도이다. 먼저, 도5a와 도시된 바와 같이, 반도체기판(1)위에 게이트산화막(2)을 성장시킨 후, LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 비저항이 낮은 폴리실리콘막(3)을 1000∼2000Å 증착하고, 그 위에 타이타늄막(4)을 200∼1000Å 증착한다. 그리고 이후의 급속열처리(RTP) 공정에서 타이타늄실리사이드막 상에 질화타이타늄막이 생성되지 않도록하기 위하여, 폴리실리콘막 또는 비정질실리콘막(12)을 500∼1500Å 증착하여 노출된 타이타늄막(4) 표면을 캡핑(capping)한다.
이후, 도5b에 도시된 바와 같이, 질소 분위기에서 실시되는 급속열처리(RTP) 공정으로 타이타늄막(4)과 폴리실리콘막(3)을 반응시켜 타이타늄실리사이드막(TiSi2)(5)을 형성하는데, 이때 질소분위기에서 급속열처리를 실시하여도 폴리실리콘막 또는 비정질실리콘막(12)이 타이타늄막(4) 표면을 캡핑(capping)하고 있기 때문에, 질화타이타늄막은 생성되지 않는다. 마찬가지로 급속열처리는 800∼850℃ 온도에서 10∼30초 실시할수 있고, 비저항이 매우 낮은 C54상을 효과적으로 형성시키기 위해 급속열처리를 1차 , 2차로 나누어 실시할 수도 있으며, 이때 1차는 700∼750℃에서 10∼30초, 2차는 750∼850℃에서 10∼30초 실시한다.
이어서, 도5c에 도시된 바와 같이, 이후의 스페이서 형성시 게이트(타이타늄실리사이드)를 보호하기 위하여 마스크산화막(7)을 증착한다. 그리고 이 이후에는 종래와 동일하게, 마스크 및 식각공정으로 게이트를 패터닝하고, 스크린산화막을 형성한 다음, LDD 이온주입을 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에서는 소스/드레인 이온주입을 위한 스크린 산화막 형성 시, 폴리사이드 게이트 측벽이 균일하게 산화되도록 함으로써, LDD 이온주입 공정때 원하는 접합(Junction) 형상을 만들 수 있어 소자 성능 및 수율을 증대시키는 효과가 있다.

Claims (6)

  1. 타이타늄실리사이드를 적용한 폴리사이드 게이트를 갖는 모스펫 제조방법에 있어서,
    게이트절연막상에 폴리실리콘막 및 타이타늄을 순차적으로 적층하는 제1단계;
    이후의 급속열처리 공정에서 타이타늄실리사이드막 상에 질화타이타늄막이 생성되는 것을 방지하기 위한 캡핑층을 상기 타이타늄막 상에 형성하는 제2단계;
    상기 타이타늄실리사이드막을 형성하기 위하여 질소 분위기에서 급속열처리하는 제3단계;
    상기 타이타늄실리사이드막 상에 마스크절연막을 형성하는 제4단계;
    게이트 마스크 및 식각공정으로 상기 마스크절연막, 상기 타이타늄실리사이드막, 상기 폴리실리콘막 및 상기 게이트절연막을 패터닝하는 제5단계; 및
    이후의 소스/드레인 이온주입시 상기 반도체기판을 보호하기 위하여 스크린절연막을 형성하는 제6단계
    를 포함하여 이루어진 모스펫 제조방법.
  2. 제1항에 있어서,
    상기 캡핑층은 폴리실리콘막 또는 비정질실리콘막인 것을 특징으로 하는 모스펫 제조방법.
  3. 제1항에 있어서,
    상기 캡핑층은 산화막인 것을 특징으로 하는 모스펫 제조방법.
  4. 제1항에 있어서,
    상기 제2단계에서, 급속열처리는 800∼850℃온도에서 10∼30초 실시하는 것을 특징으로 하는 모스펫 제조방법.
  5. 제1항에 있어서,
    상기 제2단계에서, 급속열처리는 1차, 2차로 나누어 실시하며, 상기 1차급속열처리는 700∼750℃에서 10∼30초, 상기 2차급속열처리는 750∼850℃에서 10∼30초 실시하는 것을 특징으로 하는 모스펫 제조방법.
  6. 제1항에 있어서,
    상기 제6단계에서 상기 스크린산화막은 700∼850℃에서 30∼100Å 성장시켜형성하는 것을 특징으로 하는 모스펫 제조방법.
KR1019980024654A 1998-06-29 1998-06-29 모스펫의폴리사이드게이트형성방법 Expired - Fee Related KR100294637B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019980024654A KR100294637B1 (ko) 1998-06-29 1998-06-29 모스펫의폴리사이드게이트형성방법
US09/343,171 US6387788B2 (en) 1998-06-29 1999-06-29 Method for forming polycide gate electrode of metal oxide semiconductor field effect transistor
TW088111083A TW473835B (en) 1998-06-29 1999-06-30 Method for forming polycide gate electrode of metal oxide semiconductor field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980024654A KR100294637B1 (ko) 1998-06-29 1998-06-29 모스펫의폴리사이드게이트형성방법

Publications (2)

Publication Number Publication Date
KR20000003412A KR20000003412A (ko) 2000-01-15
KR100294637B1 true KR100294637B1 (ko) 2001-10-19

Family

ID=19541179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024654A Expired - Fee Related KR100294637B1 (ko) 1998-06-29 1998-06-29 모스펫의폴리사이드게이트형성방법

Country Status (3)

Country Link
US (1) US6387788B2 (ko)
KR (1) KR100294637B1 (ko)
TW (1) TW473835B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291512B1 (ko) * 1998-11-26 2001-11-05 박종섭 반도체 소자의 게이트 전극 형성방법
WO2015033181A1 (en) * 2013-09-05 2015-03-12 Freescale Semiconductor, Inc. A power field effect transistor, a power field effect transistor device and a method of manufacturing a power field effect transistor

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2061615A (en) * 1979-10-25 1981-05-13 Gen Electric Composite conductors for integrated circuits
GB2077993A (en) * 1980-06-06 1981-12-23 Standard Microsyst Smc Low sheet resistivity composite conductor gate MOS device
DE3131875A1 (de) * 1980-08-18 1982-03-25 Fairchild Camera and Instrument Corp., 94042 Mountain View, Calif. "verfahren zum herstellen einer halbleiterstruktur und halbleiterstruktur"
US5010032A (en) 1985-05-01 1991-04-23 Texas Instruments Incorporated Process for making CMOS device with both P+ and N+ gates including refractory metal silicide and nitride interconnects
US4975756A (en) 1985-05-01 1990-12-04 Texas Instruments Incorporated SRAM with local interconnect
US4931411A (en) 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
US4804636A (en) 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
JPS6425572A (en) 1987-07-22 1989-01-27 Matsushita Electronics Corp Semiconductor device
JPH07109824B2 (ja) 1987-07-22 1995-11-22 松下電子工業株式会社 半導体装置の製造方法
US5285102A (en) * 1991-07-25 1994-02-08 Texas Instruments Incorporated Method of forming a planarized insulation layer
JPH0645352A (ja) 1992-07-24 1994-02-18 Sharp Corp 半導体装置の製造方法
US6008544A (en) * 1992-12-08 1999-12-28 Fujitsu Limited Semiconductor device and manufacturing method of the semiconductor device
JPH06275559A (ja) 1993-03-24 1994-09-30 Toshiba Corp 半導体装置の製造方法
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
US6200871B1 (en) * 1994-08-30 2001-03-13 Texas Instruments Incorporated High performance self-aligned silicide process for sub-half-micron semiconductor technologies
US5525529A (en) * 1994-11-16 1996-06-11 Texas Instruments Incorporated Method for reducing dopant diffusion
JP2754176B2 (ja) * 1995-03-13 1998-05-20 エルジイ・セミコン・カンパニイ・リミテッド 緻密なチタン窒化膜及び緻密なチタン窒化膜／薄膜のチタンシリサイドの形成方法及びこれを用いた半導体素子の製造方法
US5656546A (en) 1995-08-28 1997-08-12 Taiwan Semiconductor Manufacturing Company Ltd Self-aligned tin formation by N2+ implantation during two-step annealing Ti-salicidation
TW316326B (en) * 1996-09-21 1997-09-21 United Microelectronics Corp Manufacturing method of word line
US5744395A (en) 1996-10-16 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
US5731232A (en) 1996-11-08 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for concurrently making thin-film-transistor (TFT) gate electrodes and ohmic contacts at P/N junctions for TFT-static random
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
JP3466874B2 (ja) * 1997-06-11 2003-11-17 株式会社東芝 半導体装置及びその製造方法
US6022795A (en) * 1998-05-07 2000-02-08 United Microelectronics Corp. Salicide formation process
KR100382539B1 (ko) * 1997-09-11 2004-05-17 주식회사 하이닉스반도체 반도체소자의 전극 보호막 형성방법
US5998247A (en) * 1998-04-09 1999-12-07 Texas Instruments - Acer Incorporated Process to fabricate the non-silicide region for electrostatic discharge protection circuit
US6074956A (en) * 1998-05-12 2000-06-13 Advanced Micro Devices, Inc. Method for preventing silicide residue formation in a semiconductor device
ITTO980516A1 (it) * 1998-06-12 1999-12-12 St Microelectronics Srl Procedimento per la fabbricazione di transistori di selezione di memor ie non volatili serial-flash, eprom, eeprom e flash-eeprom in configur
US6100559A (en) * 1998-08-14 2000-08-08 Advanced Micro Devices, Inc. Multipurpose graded silicon oxynitride cap layer
US6063692A (en) * 1998-12-14 2000-05-16 Texas Instruments Incorporated Oxidation barrier composed of a silicide alloy for a thin film and method of construction
KR100327432B1 (ko) * 1999-02-22 2002-03-13 박종섭 반도체 소자의 금속 배선 형성 방법
US6294434B1 (en) * 2000-09-27 2001-09-25 Vanguard International Semiconductor Corporation Method of forming a metal silicide layer on a polysilicon gate structure and on a source/drain region of a MOSFET device

Also Published As

Publication number Publication date
TW473835B (en) 2002-01-21
US20020006716A1 (en) 2002-01-17
US6387788B2 (en) 2002-05-14
KR20000003412A (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
US5744395A (en) Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
JP4484392B2 (ja) 半導体素子のゲート電極形成方法
US5668065A (en) Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects
US6613670B2 (en) Method for forming tungsten bit line and devices including the same
US7375015B2 (en) Manufacturing method which prevents abnormal gate oxidation
KR100294637B1 (ko) 모스펫의폴리사이드게이트형성방법
US6248632B1 (en) Method of forming gate electrode with polycide structure in semiconductor device
KR100294636B1 (ko) 폴리사이드게이트를갖는모스펫제조방법
KR0151038B1 (ko) 반도체장치의 폴리사이드 콘택 및 그 형성방법
KR100353525B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100265348B1 (ko) 폴리사이드 게이트를 갖는 모스펫 제조방법
KR100265349B1 (ko) 폴리사이드 게이트를 갖는 모스펫 제조방법
KR100340868B1 (ko) 반도체 소자의 게이트 전극 형성방법
JP2000156356A (ja) 半導体装置の製造方法
KR100525085B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100296909B1 (ko) 폴리사이드 게이트를 갖는 모스펫 제조방법
KR100318260B1 (ko) 반도체소자의제조방법
KR0146242B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100318273B1 (ko) 반도체 소자의 비트라인 형성방법
KR100455444B1 (ko) 반도체 소자 제조 방법
KR980011919A (ko) 폴리사이드 게이트 전극 제조방법
KR20040001895A (ko) 반도체 소자의 텅스텐/폴리실리콘 게이트 전극 제조 방법
KR20000043603A (ko) 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법
KR19990056624A (ko) 반도체장치의 제조방법
KR20000003490A (ko) 폴리사이드 게이트를 갖는 모스펫 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20060320

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20070419

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20070419

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000