KR0151038B1 - 반도체장치의 폴리사이드 콘택 및 그 형성방법 - Google Patents
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Abstract
본 발명은 폴리사이드(polycide) 구조를 채용한 게이트와 폴리사이드 구조를 채용한 비트라인간의 콘택구조 및 그것의 형성방법에 관한 것으로서, 본 발명의 게이트 도전층은 3중층 구조, 즉 하부 폴리실리콘층, 폴리사이드 ,및 상부 폴리실리콘층으로 구성되고, 바람직하게는 상부 폴리실리콘의 도펀트로서 그 확산 속도가 낮은 물질을 채용하여 이루어지며, 게이트의 폴리사이드와 비트라인의 폴리실리콘의 직접적인 접촉이 회피되어 게이트 실리사이드층에 의한 비트라인 폴리실리콘층의 불순물 흡수가 방지됨으로써, 게이트와 비트선간의 콘택저항이 감소되고 이에 따라 소자의 동작속도 향상 및 성능의 안정화를 이룰 수 있다.
Description
제1도는 종래의 반도체장치의 폴리사이드 콘택을 도시한 단면도.
제2도는 본 발명에 따른 반도체장치의 폴리사이드 콘택의 일 실시예를 도시한 단면도.
제3(a)도 내지 제3(d)도는 본 발명에 따른 폴리사이드 콘택 형성 방법의 일 실시예를 설명하기 위한 단면도.
제4도는 제1도의 종래의 폴리사이드 실리콘 게이트와 폴리사이드 비트선간의 콘택에서 열처리 전후의 인(P)의 거동을 보여주는 SIMS(secondary ion mass spectrometry)의 그래프.
* 도면의 주요부분에 대한 부호의 설명
100 : 실리콘 기판 110 : 필드산화막
120 : 제1폴리실리콘층 130 : 제1실리사이드층
140 : 제2폴리실리콘층 150 : 절연층
160 : 층간절연막 170 : 제3폴리실리콘층
180 : 제2실리사이드층 190 : 게이트절연막
200 : 콘택트 홈
본 발명은 반도체장치의 폴리사이드(polycide) 콘택 및 그 형성방법에 관한 것으로, 특히 폴리사이드 구조를 채용한 게이트와 폴리사이드 구조를 채용한 비트라인간의 콘택저항을 감소시킬 수 있는 반도체장치의 콘택구조 및 그 형성방법에 관한 것이다.
종래에는 MOS 소자의 게이트로서 폴리실리콘 게이트(Poly-Si Gate)가 널리 사용되었지만, 근래에는 이를 대체하여 폴리사이드(polycide) 구조, 즉 폴리실리콘 상에 고융점 금속 실리사이드(refractory metal silicide)를 형성시킨 구조가 사용되고 있는데, 이는 폴리사이드 게이트의 선저항이 폴리실리콘게이트의 선저항에 비해 1/20 정도로 낮아서, 게이트의 저항증대에 기인한 속도 지연이 방지되어 소자의 속도가 향상되고 그에 따라 소자의 크기를 감소시킬 수 있기 때문이다. 실리사이드는 고유의 조성과 각기 다른 화학적 성질을 갖는 금속-Si 화합물로서 주기율표의 거의 반수의 원자들이 Si과 반응해서 하나 이상의 실리사이드를 형성한다. 이들 가운데 중요한 부류는 내화성 금속족(Mo, Ta, Ti, W)이나 귀금속원자(Co, Ni, Pd, Pt)와 반응하여 형성된 실리사이드들이다.
제1도는 금속 실리사이드가 게이트 전극과 비트라인에 적용된 종래의 폴리사이드 콘택을 도시한 반도체집적회로의 단면도인데, 반도체기판(10) 위에 필드산화막(12)이 형성되어 있고, 그 필드산화막(12) 상방에는 게이트도전층을 구성하는 제1폴리실리콘층(14)과, 제1실리사이드층(16), 평탄화층(18) 및 비트라인을 구성하는 제2폴리실리콘층(20)과 제2실리사이드층(22)이 나타나 있다.
일반적으로는 상기 제1 및 제2폴리실리콘층(14)(20)은 불순물, 예를 들어 인(P)이 도핑된 폴리실리콘이 사용되고, 상기 제1 및 제2실리사이드층(16)(22)은 텅스텐 실리사이드(WSi2)가 사용된다.
그런데, 상기 텅스텐 실리사이드(WSi2)가 폴리실리콘층내의 불순물, 예컨대 인(P)과 같은 도펀트(dopant)를 흡수하는 성질이 있어서 상기와 같이 비트라인의 제2폴리실리콘층이 상기 제1실리사이드층과 상기 제2실라사이드층의 사이에 위치하고 있는 종래의 폴리사이드 콘택 구조에서는, 그 콘택구조가 형성된 후 여러 차례 계속되는 열처리를 거치면서 콘택부위의 비트라인의 제2폴리실리콘층의 도펀트가 게이트 실리사이층으로 확산되어서 비트라인 폴리실리콘층의 표면 도펀트의 농도가 감소한다. 그 결과 비트라인과 그 게이트의 접촉저항이 급격하게 증가되는데 이는 일반적인 금속과 반도체 사이의 옴성(ohmic) 접촉이 있는 경우 그로 인한 접촉저항은 아래의 식에 따라 접촉부위 반도체의 표면 도펀트 농도에 역비례하기 때문이다.
C : 상수
εs : 실리콘 유전율
m*: 전자 또는 전공의 유효질량
h : 프랑크 상수
φBn : 금속의 일함수
ND : 접속면중 폴리실리콘 부위의 불순물 도핑농도
따라서 게이트와 비트선간의 콘택저항 증가를 방지하기 위해서는 폴리실리콘의 도펀트가 실리사이드로 확산 방출되어 폴리실리콘의 표면 도펀트 농도가 감소되는 것을 방지하여야 한다.
이에, 본 발명의 목적은 게이트 및 비트라인에 폴리사이드 구조가 채용된 반도체장치에 있어서, 게이트와 비트선간의 콘택저항이 감소된 콘택을 제공하는 것이다.
본 발명의 다른 목적은 게이트 및 비트라인에 폴리사이드 구조가 채용된 반도체장치 형성 방법에 있어서, 게이트와 비트선간의 콘택저항이 감소된 콘택 형성방법을 제공하는데 있다.
본 발명자는 상기 목적을 달성하기 위해 연구한 결과, 근본적으로 게이트의 실리사이드와 비트라인의 폴리실리콘이 직접 접촉하는 구조에서는 비트라인의 폴리실리콘의 도펀트가 게이트 실리사이드로 확산되는 것을 완전하게 차단하기는 어렵다고 인식하고, 게이트의 폴리사이드와 비트라인의 폴리실리콘간의 직접적인 접촉을 회피하기 위하여, 종래에 게이트 도전층을 폴리실리콘과 폴리사이드라는 2개의 층으로 형성하던 것을 갈음하여, 본 발명에서는 게이트 도전층은 3중층 구조, 즉 하부 폴리실리콘층, 폴리사이드층 및 상부 폴리실리콘층으로 구성하였다는 점과 나아가 상부 폴리실리콘의 도펀트로서 확산속도가 낮은 물질을 채용하였다는 점에 특징이 있다.
즉 상기 목적을 달성하기 위한 본 발명에 따른 게이트와 비트선간의 콘택은 반도체 기판위에 형성되고, 제1폴리실리콘층, 제1실리사이드층, 및 제2폴리실리콘층이 차례로 적층된 구조를 포함하여 형성된 게이트 도전층; 및 상기 게이트 도전층의 상방에 상기 제2폴리실리콘층과 직접 접촉하도록 적층된 제3폴리실리콘층 및 상기 제3폴리실리콘층 위에 적층된 제2실리사이드층을 포함하여 형성된 비트라인으로서 구성된다.
또한 상기 다른 목적을 달성하기 위한 본 발명에 따른 게이트와 비트선간의 콘택 형성방법의 구성은, 반도체 기판의 셀영역 및 주변영역상에 필드산화막을 형성하여 액티브 영역과 필드영역을 구분하는 단계; 상기 기판 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막위에 제1폴리실리콘층, 제1실리사이드층, 및 제2폴리실리콘층을 차례로 형성하는 단계; 상기 제1폴리실리콘층, 제1실리사이드층 및 제2폴리실리콘층을 식각공정으로, 패터닝하여 게이트 도전층을 형성하는 단계; 상기 게이트도전층이 형성된 기판의 전면에 절연층을 형성하는 단계; 상기 기판의 절연층을 식각하여 상기 제2폴리실리콘층이 노출된 콘택홀을 형성하는 단계; 및 제3폴리실리콘층과 제2실리사이드를 차례로 침적하여 비트라인을 형성하는 단계를 포함하여 이루어진다.
상기 제1 및 제2실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 몰리브데늄실리사이드(MoSi2), 니켈실리사이드(NiSi2) 및 코발트실리사이드(CoSi2)로 구성된 그룹 중에서 선택되는 물질로 형성될 수 있으나, 텅스텐 실리사이드가 보다 바람직한 물질이다. 게이트 도전층의 상부층인 상기 제2폴리실리콘층은 도펀트로서 인을 포함하고 있을 수 있으나, 게이트 형성 후 열처리 공정에서 도펀트가 확산 방출되는 것을 보다 효과적으로 감소시키기 위해서는, 보다 확산 속도가 낮은 As를 도펀트로 포함하는 것이 바람직스럽다. 이때 As를 도핑하는 방법으로는 AsH3와 SiH4를 이용한 화학기상 증착방법이나 As를 이온 주입하는 방법이 있다. 상기 게이트 도전층은 제2폴리실리콘층 위에 추가적인 절연층을 포함할 수도 있고, 또한 상기 게이트 도전층을 형성하는 단계 이후의 결과물에 불순물을 이온주입하여 활성영역을 형성하는 단계가 추가로 포함될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다. 각 도면에서 동일한 참조부호는 동일한 물질을 나타낸다.
제2도는 본 발명에 따른 게이트와 비트라인 사이의 콘택의 일 실시예를 도시한 단면도로서, 참조부호 100은 반도체기판, 110은 필드산화막, 120은 제1폴리실리콘층, 130은 제1실리사이드층, 140은 제2폴리실리콘층, 150은 절연층, 160은 층간절연막, 170은 제3폴리실리콘층, 180은 제2실리사이드층을 각각 나타낸다. 여기서, 상기 제1폴리실리콘층(120), 제1실리사이드층(130) 및 제2폴리사이드층(140)은 게이트 도전층을 구성하고, 제3폴리실리콘층(170) 및 제2실리사이드층(180)은 비트라인을 구성한다.
즉 종래의 게이트와 비트라인 콘택 구조에서 게이트의 실리사이드와 비트라인의 폴리실리콘이 직접 접촉하는 것과는 다르게, 본 발명에서는 게이트의 폴리실리콘과 비트라인의 폴리실리콘이 직접 접촉한다.
또한 본 발명에 따른 게이트와 비트선간의 콘택 형성방법은 다음과 같다.
제3(a)도 내지 제3(d)도는 본 발명에 따른 폴리사이드 콘택 형성방법의 일 실시예를 설명하기 위한 단면도인데, 각 도면의 I부분은 셀영역의 단면을 도시한 것이고, 각 도면의 II부분은 주변영역에 형성되는 콘택의 단면을 도시한 것이다.
제3(a)도는 반도체기판(100)에 활성영역 및 비활성영역을 구분하기 위해 통상의 LOCOS 방법 등을 이용하여 필드산화막(110)을 형성한 다음, 결과물 전면에 열산화 공정을 실시하여 게이트절연막(190)을 형성한 단계를 도시한 것이다.
이어서, 상기 게이트 절연막(190) 위에 제1폴리실리콘층(120), 제1실리사이드층(130), 제2폴리실리콘층(140) 및 절연층(150)을 차례로 형성하고 이들 4개의 층을 일반적인 식각공정을 이용하여 패터닝하여 게이트 도전층을 형성한다(제3(b)도).
이때, 상기 폴리실리콘층들(120)(14)은, 이들 층들을 각각 증착한 후, 불순물 포함물질을 침적하여 도우핑시킬 수도 있고, 불순물도 도핑된 폴리실리콘으로부터 직접 형성될 수도 있다.
다음에, 게이트 도전층의 형성된 상기 결과물 위에 불순물을 이온 주입하여 활성영역(도시되지 않음)을 형성하고, 기판 전면에 층간절연막(160), 예컨대 산화물 층을 형성한다. 이어서, 상기 층간절연막(160)과 절연층(150)을 패터닝함으로써 게이트 도전층의 일부인 제2폴리실리콘층(140)이 노출되는 콘택홀을 형성하는데, 본 실시예에서는 상기 콘택홀(200)이 주변회로 영역(B)에 형성되었다(제3(c)도).
상기 콘택홀이 형성된 후의 기판 전면에, 비트라인을 구성하기 위하여 불순물이 도핑된 제3폴리실리콘층(170) 및 제2실리사이드층(180)을 차례로 형성한다(제3(d)도).
이때, 게이트 도전층 형성시와 마찬가지로 상기 폴리실리콘층(170)은 폴리실리콘을 증착한 후, 불순물을 침적하여 도핑시킬 수도 있고, 불순물로 도핑된 폴리실리콘으로부터 직접 형성될 수도 있다. 이후의 공정은 통상의 공정에 따라 진행한다.
이상, 상술한 바와 같이 구성된 본 발명의 효과를 설명한다. 제4도는 제1도에 도시된 종래의 폴리사이드 실리콘게이트와 폴리사이드 비트선간의 콘택에서 열처리 전후의 인(P)의 거동을 보여주는 SIMS(secondary ion mass spectrometry)의 그래프로서, X로 표시된 선은 콘택이 형성된 직후의 인의 농도를, Y로 표시된 선은 콘택을 형성하고 850℃에서 150분간 후속열처리 한 후의 인의 농도를 각각 나타내고 있고, Ⅰ은 게이트의 폴리실리콘 영역, Ⅱ는 게이트의 텅스텐 실리사이드 영역, Ⅲ은 비트선의 폴리실리콘 영역, Ⅳ는 비트선의 텅스텐 실리사이드 영역을 각각 나타낸다. 이미 언급한 바와 같이 비트라인의 폴리실리콘 층에 도핑되어 있던 인이 후속 열처리 공정을 거치면서 게이트의 텅스텐 실리사이드층으로 확산 방출되어서 비트라인 폴리실리콘내의 인(P) 농도가 감소되고 있음을 보여주고 있다. 이에 따라 그 콘택저항도 급격하게 증가한다. 이에 반해, 본 발명에 따른 게이트 도전층을 채용하는 경우는 게이트의 폴리사이드와 비트라인의 폴리실리콘의 직접적인 접촉이 회피되어 비트라인 폴리실리콘층의 불순물이 게이트 실리사이드층에 의해 흡수되는 것이 방지됨으로써, 게이트 상부 폴리실리콘층의 불순물로서 종래와 같이 인(P)을 사용하더라도 콘택저항값이 종래 저항값의 약 1/3 정도가 되도록 감소할 뿐만 아니라, 나아가 본 발명의 바람직한 실시예에 따라 As를 게이트 상부 폴리실리콘층의 도펀트로서 사용하는 경우는 상기 콘택저항이 현저하게 감소하게 되고, 그 결과 소자의 동작속도 향상 및 성능의 안정화를 이룰 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다는 바람직한 실시예의 예시로서 해석되어야 할뿐이다.
Claims (15)
- 반도체 기판 위에 형성되고, 제1폴리실리콘층, 제1실리사이드층, 및 제2폴리실리콘층이 차례로 적층된 구조를 포함하여 형성된 게이트 도전층; 및 상기 게이트 도전층의 상방에 상기 제2폴리실리콘층과 직접 접촉하도록 적층된 제3폴리실리콘층 및 상기 제3폴리실리콘층 위에 적층된 제2실리사이드층을 포함하여 형성된 비트라인으로서 구성된 폴리사이드 콘택.
- 제1항에 있어서, 상기 제2폴리실리콘층은 인(P)으로 도핑되는 것을 특징으로 하는 폴리사이드 콘택.
- 제1항에 있어서, 상기 제2폴리실리콘층은 As로 도핑되는 것을 특징으로 하는 폴리사이드 콘택.
- 제1항에 있어서, 상기 제1 및 제2실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄실리사이드(TiSi2), 몰리브데늄실리사이드(MoSi2), 니켈실리사이드(NiSi2) 및 코발트실리사이드(SoSi2)로 구성된 그룹 중에서 선택되는 하나 이상의 물질인 것을 특징으로 하는 폴리사이드 콘택.
- 제4항에 있어서, 상기 제1 및 제2실리사이드층은 텅스텐 실리사이드(WSi2)로 된 것을 특징으로 하는 폴리사이드 콘택.
- 반도체기판의 셀영역 및 주변영역 상에 필드산화막을 형성하여 액티브 영역과 필드영역을 구분하는 단계; 상기 기판 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막위에 제1폴리실리콘층, 제1실리사이드층 및 제2폴리실리콘층을 차례로 형성하는 단계; 상기 제1폴리실리콘층, 제1실리사이드층 및 제2폴리실리콘층을 식각공정으로 페터닝하여 게이트 도전층을 형성하는 단계; 상기 게이트도전층이 형성된 기판의 전면에 절연층을 형성하는 단계; 상기 기판의 절연층을 식각하여 상기 제2폴리실리콘층이 노출된 콘택홀을 형성하는 단계; 및 제3폴리실리콘층과 제2실리사이드를 차례로 침적하여 비트라인을 형성하는 단계를 포함하여 이루어지는 폴리사이드 콘택 형성방법.
- 제6항에 있어서, 상기 게이트 도전층은 제2폴리실리콘층 위에 절연층을 추가로 포함하는 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제6항에 있어서, 상기 게이트 도전층을 형성하는 단계 이후에 불순물을 이온주입하여 활성영역을 형성하는 단계가 추가로 포함되는 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제6항에 있어서, 상기 제2폴리실리콘층은 인(P)으로 도핑되는 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제6항에 있어서, 상기 제2폴리실리콘층은 As로 도핑되는 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제10항에 있어서, 상기 As는 AsH3와 SiH4를 이용한 화학기상 증착방법에 의해 도핑되는 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제10항에 있어서, 상기 As는 이온 주입 방법에 의해 도핑되는 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제6항에 있어서, 상기 제1 및 제2실리사이드층은 텅스텐 실리사이드(WSi2), 티타늄실리사이드(TiSi2), 몰리브데늄실리사이드(MoSi2), 니켈실리사이드(NiSi2) 및 코발트실리사이드(CoSi2)로 구성된 그룹 중에서 선택되는 하나 이상의 물질인 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제13항에 있어서, 상기 제1 및 제2실리사이드층은 텅스텐 실리사이드(WSi2)로 된 것을 특징으로 하는 폴리사이드 콘택 형성방법.
- 제6항에 있어서, 상기 콘택홀은 주변회로영역에 형성된 것을 특징으로 하는 폴리사이드 콘택 형성방법.
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