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DE69512121T2 - Phasenregelkreisschaltung - Google Patents

Phasenregelkreisschaltung

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DE69512121T2
DE69512121T2 DE69512121T DE69512121T DE69512121T2 DE 69512121 T2 DE69512121 T2 DE 69512121T2 DE 69512121 T DE69512121 T DE 69512121T DE 69512121 T DE69512121 T DE 69512121T DE 69512121 T2 DE69512121 T2 DE 69512121T2
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DE
Germany
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flop
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Willem Den Hollander
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Description

  • Die Erfindung bezieht sich auf eine Anordnung zur Erzeugung eines Phasenregelschleifen-Taktsignals.
  • Digitale Videosignal-Verarbeitungssysteme mit Merkmalen wie On-Screen-Anzeige von Text und Bild-in-Bild für sowohl Fernsehempfänger- als auch Video-Bandrecorder-Signalquellen können ein Taktsignal erfordern, das mit einem Horizontal-Synchronsignal phasenverkoppelt ist, was als zeilenverkoppelter Takt bezeichnet wird. Üblicherweise wird ein Phasenregelschleifen- (PLL)-System für die Erzeugung des zeilenverkoppelten Taktes gebildet. Üblicherweise erfordert eine solche PLL-Schaltung einen Phasendetektor und einen Zähler.
  • Aus GB 1 481 786 ist eine Phasenregelschleifen-Schaltung bekannt, bei der die Frequenz eines Generators für eine variable Frequenz geteilt wird, wobei die heruntergeteilte Frequenz in der Phase mit einer Bezugs-Frequenz verglichen wird, um positiv und negativ verlaufende Signale gemäß der augenblicklichen Phasenbeziehung zwischen den verglichenen Signalen zu erzeugen, und die positiv und negativ verlaufenden Signale werden integriert, um ein Steuersignal für den Generator für die veränderliche Frequenz zu erzeugen. In der offenbarten PLL-Schaltung wird ein bistabiles Flip-Flop verwendet, das durch ein Signal gesetzt wird, das von dem Signal eines spannungsgesteuerten Oszillators abgeleitet wird, und das durch einen stabilen Bezugs-Oszillator zurückgestellt wird. Gemäß dem Schaltzustand des bistabilen Flip- Flop werden entsprechende ansteigende und abfallende Signale erzeugt, die bewirken, daß die Frequenz des spannungsgesteuerten Oszillators zunimmt und abnimmt. Zwei Frequenzteiler und drei monostabile Flip-Flops sind erforderlich, um Hilfssignale für die Steuerung des bistabilen Flip-Flop und die Verarbeitung seiner Zustände zu steuern.
  • Es kann erwünscht sein, in einem Phasendetektor ein einen Phasenfehler anzeigendes Signal zu erzeugen, das unabhängig von dem Tastverhältnis des Horizontal-Synchronsignals ist. Es kann auch erwünscht sein, das Taktsignal so zu erzeugen, daß im phasenverkoppelten Zustand die Flanken der Takt- und Synchronsignale ausgerichtet sind oder annähernd gleichzeitig auftreten. Es kann ferner erwünscht sein, das den Phasenfehler anzeigende Signal so zu erzeugen, daß das Horizontal-Synchronsignal nur einem Flip-Flop in dem Phasendetektor zugeführt wird und kein Signalweg des Synchronsignals einen anderen Flip-Flop in dem Phasendetektor enthält. Somit wird nur ein Flip-Flop verwendet, sowohl wenn der Phasenfehler positiv als auch negativ ist. Daher ist die Schaltung des Phasendetektors vereinfacht.
  • Diese Aufgaben werden durch eine Phasenregelschleifen- Schaltung gemäß Anspruch 1 gelöst.
  • Eine Phasenregelschleifen-Schaltung, die einen Aspekt der Erfindung verkörpert, enthält einen steuerbaren Oszillator und eine Quelle für ein Synchronsignal. Ein Flip-Flop spricht auf das Synchronsignal an, um ein Flip-Flop-Ausgangssignal mit einem ersten Zustand zu erzeugen, wenn eine Flanke des Synchronsignals auftritt. Das Ausgangssignal wechselt zwischen dem ersten Zustand und einem zweiten Zustand.
  • Ein Dekoder dient zur Zuführung des Synchronsignals zu einem Ausgang des Dekoders über einen Signalweg des Synchronsignals, der das Flip-Flop enthält. Ein eine Phasendifferenz anzeigendes Signal wird am Ausgang des Dekoders erzeugt. Das eine Phasendifferenz anzeigende Signal wird gemäß einer Phasendifferenz zwischen dem Synchronsignal und einem Ausgangssignal des Oszillators erzeugt. Für eine Phasendifferenz, die sowohl positiv als auch negativ ist, ist kein weiteres Flip-Flop in irgendeinem Signalweg des Synchronsignals zwischen der Quelle des Synchronsignals und dem Ausgang des Dekoders enthalten. Ein Tiefpaßfilter spricht auf das die Phasendifferenz anzeigende Signal an und ist mit einem Steuereingang des Oszillators verbunden, um den Oszillator in einer Phasenregelschleifen-Art zu steuern. Im stationären Zustand des phasenverkoppelten Betriebs wird eine Flanke des Oszillator-Ausgangssignals mit der Flanke des Synchronsignals ausgerichtet.
  • Fig. 1 veranschaulicht teilweise in einem Blockschaltbild eine einen Aspekt der Erfindungen verkörpernde Phasenregelschleife (PLL), die einen Phasendetektor enthält; und
  • Fig. 2a bis 2f sind Wellenformen, die zur Erläuterung der Funktion der PLL-Schaltung von Fig. 1 nützlich sind.
  • Fig. 1 veranschaulicht ein Blockschaltbild einer einen Aspekt der Erfindung verkörpernden Phasenregelschleifen-Schaltung (PLL) 100, die einen Phasendetektor 101 enthält. Ein Basisband-Luminanz-Videosignal VIDEO-IN, das beispielsweise von einem nicht dargestellten Video-Detektor eines Fernsehempfängers erhalten wird, wird einer üblichen Synchronsignal-Abtrennschaltung 50 zugeführt, die Impulse eines Horizontal-Synchronsignals CSI mit einer Periode H bei einer Horizontal-Ablenkfrequenz fH erzeugt, die bei der NTSC-Norm beispielsweise 15,734 Hz beträgt.
  • Ein Ausgangssignal ClkDiv, das bedeutsamste Bit von elf Ausgängen Q0 bis Q10 eines durch N teilenden binären Zählers 52 wird an einem Ausgang Q10 durch Frequenzteilung eines schwingenden Ausgangssignals CLK der PLL-Schaltung 100 erzeugt, das in einem spannungsgesteuerten Oszillator 53 erzeugt wird. Das Signal CLK kann in verschiedenen nicht dargestellten Stufen des Fernsehempfängers für die Videosignal-Verarbeitung verwendet werden. Im stationären Betrieb ist die Frequenz des Signals Clk gleich N · fH. Der Wert N gibt ein Verhältnis zwischen der Frequenz des Signals Clk und der des Signals ClkDiv an. Der Wert N kann beispielsweise gleich 1716 sein.
  • Fig. 2a bis 2f veranschaulichen Wellenformen, die zur Erläuterung des Betriebs des Schaltbildes von Fig. 1 nützlich sind. Gleiche Symbole und Bezugsziffern in Fig. 1 und 2a bis 2f bezeichnen gleiche Gegenstände oder Funktionen.
  • Ein Lösch-Eingang CLR eines Speicherelementes oder eines Flip-Flop 62 vom D-Typ in Fig. 1 empfängt ein Löschsignal CLEAR mit einem niedrigen Zustand, das am Ausgang eines NAND-Tors 63 erzeugt wird. Das Signal CLEAR wird in einer gegebenen Periode H des Zählers 52 erzeugt, wenn jedes der zehn am wenigsten bedeutsamen invertierenden Signale, die an den Ausgängen Q0-Q9 erzeugt werden, sich in einem hohen Zustand befindet und das Signal ClkDiv, das bedeutsamste Bit, das am nicht invertierenden Ausgang Q10 erzeugt wird, sich in einem hohen Zustand befindet. Somit nimmt zu einer Zeit TR(1) oder TR(2) von Fig. 2a das Signal CLEAR von Fig. 1 den niedrigen Zustand ein. Wenn das Signal CLEAR sich im niedrigen Zustand befindet, so wird das Flop-Flop 62 auf einen Rückstell-Zustand verriegelt, in dem ein Ausgang Q, bei dem ein Signal SYN von Fig. 2c erzeugt wird, auf einen niedrigen Zustand gebracht wird und ein Signal SYN, das an einem invertierenden Ausgang Q des Flip-Flop 62 erzeugt wird, sich in einem hohen Zustand befindet. Das Signal CLEAR sorgt für die Auslösung des Flip-Flop 62 in jeder Horizontal-Periode H.
  • Wenn der Fernsehempfänger zum Empfang einer Station abgestimmt ist, wird eine Vorderflanke LE(1) oder LE(2), die einen Hoch-zu-Niedrig-Übergang hat, eines Impulses des Horizontal- Synchronsignals CSI in Fig. 2 erzeugt, wenn ein Horizontal- Synchronimpuls in dem Signal VIDEO-IN in Fig. 1 auftritt. Zwischen den Impulsen des Signals CSI ist das Signal CSI von Fig. 2b in einem hohen Zustand.
  • Ein Eingang D des Flip-Flop 62 empfängt ein Signal VCC im hohen Zustand. Wenn die Vorderflanke LE(1) oder LE(2) des Signals CSI in Fig. 2b auftritt, wird das flankengetriggerte Flip- Flop 62 von Fig. 1 in einen Setzzustand verkoppelt, in dem das Ausgangssignal SYN von Fig. 2c, das am nicht invertierenden Ausgangsanschluß Q des Flip-Flop 62 in Fig. 1 erzeugt wird, einen hohen Zustand einnimmt. Das Signal ClkDiv hat eine hintere Flan ke TT(1) oder TT(2) in Fig. 2, die in der Phase mit dem Signal SYN von Fig. 2c verglichen wird.
  • Bei einem ersten Beispiel tritt die Vorderflanke LE(1), die an der linken Seite von Fig. 2b dargestellt ist, auf, wenn das Signal ClkDiv von Fig. 2a sich bereits in dem hohen Zustand befindet. Das erste Beispiel zeigt eine Situation, bei der die Phase des Impulses des Signals CSI von Fig. 2b, die durch die Vorderflanke LE(1) bestimmt ist, der Phase des Signals ClkDiv in Fig. 2 voreilt, die durch eine hintere Flanke TT(1) des Signals ClkDiv bestimmt ist. Demzufolge ist ein Ausgangssignal 64a in Fig. 1 eines UND-Tors 64, das Signale SYN und ClkDiv empfängt, zwischen der Flanke LE(1) in Fig. 2b und der Flanke TT(1) in Fig. 2a hoch.
  • Das Ausgangssignal 64a in Fig. 1 wird über ein ODER-Tor 65 einem Auslöse-Eingang 66a eines Drei-Zustands-Tors 66 zugeführt, um ein Auslösesignal ENA in Fig. 2d am Eingang 66a von Fig. 1 zu erzeugen. Das Signal ClkDiv wird einem Eingang 66b des Tors 66 zugeführt. Das Signal ENA ist zwischen der Zeit, wenn die Flanke LE(1) von Fig. 2b auftritt und der Zeit, wenn die Flanke TT(1) in Fig. 2a auftritt, in einem hohen Zustand. Daher bewirkt das Signal ENA in Fig. 1, daß das Signal ClkDiv, das sich ebenfalls im hohen Zustand befindet, einem Ausgang 66c des Tors 66 zugeführt wird, um ein Ausgangssignal OUT in Fig. 1 und 2e mit dem hohen Zustand zu erzeugen.
  • Somit wird ein Impuls des eine Phasendifferenz anzeigenden Signals OUT, das im hohen Zustand eine Spitze hat, aus dem Signal ClkDiv erzeugt. Unmittelbar vor und nach dem Intervall zwischen der Flanke LE(1) in Fig. 2b und der Flanke TT(1) in Fig. 2a, die die Impulsbreite des Signals BNA in Fig. 2d bestimmen, ist der Ausgang 66c in Fig. 1 in einem hohen Impedanzzustand. Die Impulsbreite des Signals OUT ist proportional zum Phasenfehler oder der Differenz. Das Signal OUT wird über ein übliches Tiefpaßfilger 54, das das Schleifenfilter der PLL-Schaltung 100 bildet, dem Steuer-Eingangsanschluß 53a des Oszillators 53 zugeführt, um die Phase und die Frequenz des Signals Clk zu steuern.
  • Beim zweiten Beispiel tritt die vordere Flanke LE(2), die an der rechten Seite von Fig. 2a gezeigt ist, auf, wenn das Signal ClkDiv in Fig. 2a bereits auf dem niedrigen Zustand ist. Das zweite Beispiel gibt eine Situation an, in der die Phase des Signals CSI in Fig. 2b, die von der vorderen Flanke LE(2) bestimmt wird, der Phase des Signals ClkDiv in Fig. 2a, die durch die hintere Flanke TT (2) bestimmt wird, nacheilt. Demzufolge ist ein Ausgangssignal 67a in Fig. 1 eines UND-Tors 67, das die Signale SYN und ClkDiv empfängt, zwischen der Flanke TT(2) von Fig. 2a und der Flanke LE(2) von Fig. 2b hoch.
  • Das Ausgangssignal 67a in Fig. 1 wird über das ODER-Tor 65 dem Auslöse-Eingang 66a des Drei-Zustands-Tors 66 zugeführt, um das Auslösesignal ENA in Fig. 2d am Eingang 66a in Fig. 1 zu erzeugen. Das Signal ClkDiv wird dem Eingang 66b des Tors 66 zugeführt. Das Signal ENA ist zwischen der Zeit des Auftretens der Flanke TT(2) in Fig. 2a und der Zeit des Auftretens der Flanke LE(2) in Fig. 2b in einem hohen Zustand. Daher bewirkt das Signal ENA in Fig. 1, daß das Signal ClkDiv, das sich in einem niedrigen Zustand befindet, dem Ausgang 66c des Tors 66 zugeführt wird. Demzufolge wird das Ausgangssignal OUT in Fig. 1 und 2e mit niedrigem Zustand erzeugt. Somit wird ein Impuls des eine Phasendifferenz anzeigenden Signals OUT mit einer Spitze im niedrigen Zustand erzeugt.
  • Unmittelbar vor und nach dem Intervall zwischen der Flanke TT(2) in Fig. 2a und der Flanke LE(2) in Fig. 2b, die die Impulsbreite des Signals ENA in Fig. 2d bestimmen, ist der Ausgang 66c in Fig. 1 in dem hohen Impedanzzustand. Die Impulsbreite des Signals OUT ist proportional zum Phasenfehler oder der Zeitdifferenz zwischen der vorderen Flanke LE(2) in Fig. 2b und der Flanke TT(2) in Fig. 2a. Vorteilhafterweise ist das Signal OUT unabhängig von dem Tastverhältnis sowohl des Signals CSI als auch des Signals ClkDiv. Daher wird vorteilhafterweise die PLL- Schaltung 100 in Fig. 1 durch irgendwelche Änderungen des Tastverhältnisses des Signals CSI nicht beeinträchtigt, die als Folge beispielsweise von Rauschen und Signalempfangsänderung auftreten können.
  • Im phasenverkoppelten Zustand tritt die Flanke TT(2) oder TT(1) in Fig. 2a unmittelbar nach oder nahezu gleichzeitig mit einer Taktflanke CE des Signals Clk in Fig. 2f auf. Somit sind die Flanken der Signale Clk und CSI im phasenverkoppelten Zustand ausgerichtet. Wenn die Taktflanke CE des Signals Clk in Fig. 2f mit der Flanke TT (1) oder TT (2) in Fig. 2a ausgerichtet ist, kann die Signalverarbeitung in anderen Stufen einer nicht dargestellten Videov-Vorrichtung, die das Signal Clk verwendet, vereinfacht werden.
  • Gemäß einem erfindungsgemäßen Merkmal wird das Signal CSI in Fig. 1, das dem Flip-Flop 62 zugeführt wird, im Verlauf der Erzeugung des Signals OUT keiner anderen Signal-Speicherungsstufe zugeführt. Tore 64, 65, 67 und 66 bilden einen Dekoder 101a des Phasendetektors. Der Dekoder 101a wird vollständig aus kombinatorischen logischen Stufen gebildet. Somit wird kein Flip-Flop außer dem Flip-Flop 62 mit irgendeinem Signalweg verbunden, der zwischen dem Anschluß 61a, wo das Signal SSI erzeugt wird und dem Anschluß 66c, wo das Signal OUT erzeugt wird, gebildet wird, wenn die Phasendifferenz sowohl positiv als auch negativ ist. Das Ergebnis der Verwendung nur eines Flip-Flop führt zu einer Vereinfachung der Schaltung des Phasendetektors.
  • Bei einem dritten Beispiel ist der Fernsehempfänger nicht zum Empfang irgendeines Videosignals abgestimmt, was zum Fehlen des Signals VIDEO-IN in Fig. 1 führt. Die Funktion der Synchronsignal-Abtrennstufe 60 ist so, daß bei fehlendem Synchronimpuls, wenn also der Fernsehempfänger nicht zum Empfang einer sendenden Station abgestimmt ist, das Signal CSI sich ständig in einem niedrigen Zustand befindet. Wegen der Funktion des Signals CLEAR ist das Flip-Flop 62 in einem Rückstell-Zustand, und das Signal SYN ist in einem niedrigen Zustand. Das Signal CSI in dem niedrigen Zustand sperrt über das Tor 67 die Erzeugung des Signals ENA. Wenn das Tor 67 als Folge der Nichterzeugung des Signals ENA nicht ausgelöst wird, wird der Anschluß 66a nicht angesteuert, und am Anschluß 66c wird eine hohe Impedanz erzeugt. Daher werden vorteilhafterweise das Filter 54 und der Oszillator 53 nicht gestört, wenn beispielsweise eine Unterbrechung kurzer Dauer im Signal CSI auftritt. Wenn das Videosignal VIDEO-IN ständig fehlt, arbeitet ferner der Oszillator 53 mit einer nominalen freischwingenden Frequenz.
  • Gemäß einem weiteren erfindungsgemäßen Merkmal hat das Signal ClkDiv in Fig. 2a ein Niedrig-zu-Hoch-Verhältnis von größer als 1 : 1, z. B. 2 : 1. Daher bewirkt das Signal CLEAR in Fig. 1, das auftritt, wenn die Flanke TR(1) oder TR(2) in Fig. 2a auftritt, die Rückstellung des Flip-Flop 62 in Fig. 1 nach dem Auftreten von Entzerrungsimpulsen EQ in Fig. 2b im Signal CSI. Demzufolge stören Entzerrungs-Impulse EQ, die während des Vertikal- Rücklaufs auftreten, nicht die Funktion der PLL-Schaltung 100, weil sie keine Wirkung auf das Signal SYN nach der Flanke TR (1) oder TR(2) in Fig. 2a haben.
  • Außer den Flip-Flop-Zählstufen des Zählers 52, die für Zwecke der Frequenzteilung benötigt werden, ist nur ein zusätzliches Flip-Flop, das Flip-Flop 62, erforderlich. Alle anderen logischen Stufen des Dekoders 101a sind speicherlos oder kombinatorische logische Stufen. Wie zuvor erläutert wurde, wird die PLL- Schaltung 100 vorteilhafterweise ohne zusätzliche Speicherelemente außer dem Flip-Flop 62 in allen Signalwegen zwischen einem Anschluß 61a, wo das Signal CSI erzeugt wird und dem Anschluß 66c, wo das Signal OUT erzeugt wird, aufgebaut. Somit ist das Flip-Flop 62 das einzige Flip-Flop in allen Signalwegen des Signals CSI sowohl wenn die Phasendifferenz positiv als auch wenn sie negativ ist.

Claims (3)

1. Phasen-Regelschleifen-(PLL)-Schaltung umfassend:
einen steuerbaren Oszillator (53) zur Erzeugung eines schwingenden Signals (CLK);
einen Zähler (52, 63), der auf das schwingende Signal anspricht, um dieses in der Frequenz zu teilen;
wobei der Zähler (52, 63) ein erstes Signal (ClkDiv) und ein zweites Signal (CLEAR) erzeugt, zwischen denen ein Zeitunterschied besteht, und die mit dem schwingenden Signal synchronisiert sind, und von denen jedes eine niedrigere Frequenz hat als das schwingende Signal;
eine Quelle für ein Synchronsignal (CSI);
dadurch gekennzeichnet, daß
ein flankengetriggertes Flip-Flop (62) vorgesehen ist, das auf das Synchronsignal (CSI) anspricht, um ein Flip-Flop- Ausgangssignal (SYN) bei einem ersten Zustand in Übereinstimmung mit einem Übergang des Synchronsignals (CSI) zu erzeugen, wobei der erste Zustand erzeugt wird, wenn eine Phasendifferenz zwischen dem Synchronsignal (CSI) und dem ersten Signal positiv ist, und wenn die Phasendifferenz negativ ist, wobei das Flip-Flop auf das zweite Signal anspricht, um das Flip-Flop-Ausgangssignal bei einem zweiten Zustand in Übereinstimmung mit dem zweiten Signal zu erzeugen, wobei das Flip-Flop-Ausgangssignal zwischen dem ersten und zweiten Zustand innerhalb einer gegebenen Periode des Synchronsignals alterniert;
einen Dekoder (101a) zur Erzeugung eines Dekoder- Ausgangssignals (OUT), das die Phasendifferenz bei einem ersten Zustand anzeigt, wenn das Flip-Flop-Ausgangssignal (SYN) sich in dem ersten Zustand befindet und das erste Signal (ClkDiv) sich in einem ersten Zustand befindet, um das Dekoder-Ausgangssignal (OUT) bei einem zweiten Zustand zu erzeugen, wenn das Flip-Flop-Ausgangssignal (SYN) sich in dem zweiten Zustand befindet und das erste Signal (ClkDiv) sich in einem zweiten Zustand befindet, und um das Dekoder- Ausgangssignal bei einem dritten Zustand während des Restes einer gegebenen Periode des Synchronsignals zu erzeugen;
und ein Tiefpaßfilter (54), das auf das die Phasendifferenz anzeigende Signal anspricht und mit einem Steuer-Eingang (53a) des Oszillators (53) verbunden ist, um den Oszillator nach Art einer Phasenregelschleife zu steuern.
2. Phasenregelschleifen-Schaltung nach Anspruch 1, bei der sowohl bei positiver als auch bei negativer Phasendifferenz von der ansteigenden Flanke und der abfallenden Flanke eines gegebenen Impulses des Synchronsignals (CSI) nur eine das die Phasendifferenz anzeigende Signal (OUT) beeinflußt und von der ansteigenden Flanke und der abfallenden Flanke eines gegebenen Impulses des ersten Signals (ClkDiv) nur eine das die Phasendifferenz anzeigende Signal beeinflußt.
3. Phasenregelschleifen-Schaltung nach Anspruch 2, bei der die Flanken des Synchronsignals (CSI) und des ersten Signals (ClkDiv) im stationären Phasenverkopplungs-Betrieb ausgerichtet sind.
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