DE69428418T2

DE69428418T2 - Halbleiterspeichergerät mit einem Ersatzspeicherzellfeld

Info

Publication number: DE69428418T2
Application number: DE69428418T
Authority: DE
Inventors: Hitoshi Kume; Atsushi Nozoe; Toshio Sasaki; Toshihiro Tanaka
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-22
Filing date: 1994-12-02
Publication date: 2002-06-06
Anticipated expiration: 2014-12-03
Also published as: EP0660237A3; JP3351595B2; DE69428418D1; KR950020756A; CN1045133C; JPH07182892A; US5581508A; TW272290B; EP0660237B1; KR100315265B1; EP0660237A2; CN1112276A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung.
Es war bei Halbleiterspeichervorrichtungen bisher üblich, Reserve-Leitungen und Reserve-Speicherzellen bereitzustellen, weil das Auftreten eines Defekts in einer Speicherzelle oder einer Wortleitung erwartet wurde.
Eine solche fehlertolerante Schaltungsanordnung für Halbleiterspeicher ist in EP-A-0 094 645 beschrieben.
Fig. 5 ist ein schematisches Diagramm einer Zeilenauswahlschaltung bei einem Halbleiterspeicher aus dem Stand der Technik.
Bei der beispielsweise in JP-A-4-143999 beschriebenen Halbleiterspeichervorrichtung ist eine redundante Auswahlschaltung für Zeilen vorgesehen, die aus einem Haupt-Decoder und einem Abschnitts-Decoder besteht, wie in Fig. 5 dargestellt ist. Die Zeilenauswahlschaltung aus Fig. 5 umfaßt Schaltungen, die ein Speicherzellenarray aufweisen, das an die vorderen Enden von Sub-Wortleitungen SWL1 bis SWL256 angeschlossen ist, ein redundantes Zellenarray, das an die vorderen Enden von Reserve-Sub-Wortleitungen SSWL1 und SSWL2 angeschlossen ist, Haupt-Wortleitungen MWL1 bis MWL64, Abschnitts-Auswahlleitungen SSL1 bis SSL4, Reserve-Haupt- Wortleitungen SMWL1 bis SMWL2, einen Haupt-Decoder zum Auswählen eines Haupt-Worts entsprechend einer ersten Zeilenadresse, einen Abschnitts-Decoder zum Auswählen einer Abschnitts-Auswahlleitung entsprechend einer zweiten Zeilenadresse und einer Abschnittsadresse, Abschnitts-Worttreiber SWD zum Auswählen einer Zeile auf der Grundlage des Potentials auf der Haupt-Wortleitung und der Abschnitts-Auswahlleitung, einen Reserve-Decoder und Reserve-Abschnittstreiber SSD.
Wenn bei dieser Konstruktion eine auf der Grundlage der ersten und der zweiten Zeilenadresse ausgewählte Zeilenadresse eine Adresse einer defekten Zellenzeile ist, werden die Reserve-Haupt-Wortleitungen SMWL1 und SMWL2 durch den Reserve-Decoder ausgewählt, und es wird eine Zeile des redundanten Zellenarrays durch einen Reserve-Abschnittstreiber SSD ausgewählt. Dadurch kann die Anzahl der redundanten Zellenarrays in der Halbleiterspeichervorrichtung für einen Abschnitt der Reserve-Abschnittswortleitungen SSWL1 und SSWL2 leicht auf eins verringert werden.
Wenn bei der oben angegebenen Konstruktion jedoch mehrere Speicherblöcke auf einmal an mehreren defekten Adressen in einem Speicherarray defekt werden, in dem ein Speicherblock aus mehreren Speicherzellen besteht, ist eine große Anzahl von Haupt-Wortleitungen von den einzelnen defekten Adressen zugeordneten Speicherblöcken erforderlich, und wenn diese Haupt-Wortleitungen angelegt werden, erhöht sich die Anzahl der Haupt-Decoder, wodurch das Belegungsverhältnis dieser Wortleitungen in der Chipfläche ansteigt und folglich die Ausbeute abnimmt.
Falls ein Haupt-Decoder für die mehreren Wortleitungen des aus den mehreren Speicherzellen bestehenden Speicherblocks angelegt wird, um die Konstruktion zu vereinfachen, ist beim Layout aus dem Stand der Technik eine Haupt-Wortleitung je Zeile (Zelle) als redundante Zeile erforderlich, wodurch es schwierig wird, den Decoder anzuordnen.
Wenn weiterhin das Ersetzen Speicherblock für Speicherblock vorgenommen wird, werden sogar viele intakte Wortleitungen durch eine hinzugefügte Reserve-Wortleitungsgruppe ersetzt, wodurch das Problem auftritt, daß die Redundanz- Ersetzungswirksamkeit verringert wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine erste Aufgabe der vorliegenden Erfindung besteht darin, die Probleme aus dem Stand der Technik zu lösen und eine Halbleiterspeichervorrichtung mit einer Wortleitungs- Teilungskonfiguration bereitzustellen, die mehrere Speicherzellen in einem Speicherblock und eine durch Haupt-Wortleitungen und Wortleitungen von Speicherzellen klassifizierte Zeilendecodierschaltung aufweist, wobei selbst in Erwartung des Auftretens von Defekten in mehreren verschiedenen Speicherblöcken die Haupt-Wortleitungen nicht in der Anzahl der den einzelnen defekten Adressen zugeordneten defekten Speicherblöcke angelegt zu werden brauchen, um zu gewährleisten, daß die Anzahl der Haupt-Treiber zum Ansteuern der Haupt-Wortleitungen verringert werden kann und daß das Verhältnis der von den Haupt-Treibern belegten Fläche zur Chipfläche verringert werden kann.
Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung bereitzustellen, die ein Erhöhen der von den Haupt-Treibern in der redundanten Schaltung belegten Fläche verhindern kann.
Eine dritte Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung bereitzustellen, die eine hohe Ausbeute erreichen kann, indem der Speicherblock geteilt wird, wobei die Anzahl der mit normalen Wortleitungen zu ersetzenden Reserve-Wortleitungen an die Größe eines Fremdstoffs und die Teilchengröße eines Kristallfehlers angepaßt wird.
Die in den anliegenden unabhängigen Ansprüchen definierte Erfindung löst die oben angegebenen Aufgaben.
(a) Bei einer in Fig. 1 dargestellten Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung, die aus einer klassifizierten Decodierschaltung besteht, welche aus normalen Haupt-Wortleitungen (8), welche durch eine erste Zeilenadresse auswählbar sind, und einer Sub-Wortauswahlleitung (12), die von einer zweiten Zeilenadresse erzeugt wird, um eine von mehreren Speicherzellen- Wortleitungen (28) aus Speicherzellen auszuwählen, besteht, werden Wortleitungen (28) von jeweiligen normalen Speicherblöcken (50), die in einem normalen Speicherarray (32) in Zeilen und Spalten angeordnet sind, und von einem Reserve- Speicherblock (52) in einem Reserve-Speicherarray (34) durch eine Teiladresse der zweiten Zeilenadresse in Wortleitungsgruppen (26), die jeweils mehrere Wortleitungen aufweisen, geteilt. Zu dieser Zeit erzeugt ein Reserve-Decoder (20), der aus Übereinstimmungs-Vergleichschaltungen (P0 bis P3) zum Ausführen eines Übereinstimmungsvergleichs zwischen einer externen Adresse und einer vorab gespeicherten defekten Adresse besteht, als Ausgäben der Übereinstimmungs-Vergleichschaltungen Übereinstimmungs-Erkennungssignale (HIT0 bis HIT3), deren logische Summe die Auswahl jeglicher normaler Haupt-Wortleitungen (8) beim Vorgang des Ersetzens der defekten Adresse inhibiert, und wählt eine Reserve-Haupt-Wortleitung (22) aus. Weiterhin besteht die an der Übereinstimmungs-Vergleichschaltung verglichene defekte Adresse aus der ersten Zeilenadresse zur Auswahl der normalen Haupt-Wortleitung 8 und der zweiten Zeilenadresse zum Teilendes normalen und des Reserve-Speicherblocks.
Dadurch kann mindestens eine Wortleitungsgruppe (26) eines gewünschten normalen Speicherblocks (50) im normalen Speicherarray (32) durch mindestens eine Wortleitungsgruppe (26) des Reserve-Speicherblocks (52) ersetzt werden.
(b) Bei einer in Fig. 2 dargestellten weiteren Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist eine Sub-Wortauswahlleitung (12), die die Ausgabe eines Sub-Decoders (10) darstellt, dem eine zweite Zeilenadresse (A0 bis A2 aus Fig. 2) zugeführt wird, mit Anschlüssen des normalen Speicherblocks verbunden, die denen des Reserve-Speicherblocks entsprechen. Weiterhin ist der Inhalt einer in den Übereinstimmungs-Vergleichschaltungen (P0 bis P3) zu speichernden defekten Adresse eine Adresse (A1 bis A7), wovon eine Adresse A0 entfernt wurde, die Teil der zweiten Zeilenadresse ist und zum Auswählen einer einem Sub- Treiber zugeordneten gegebenen Wortleitung verwendet wird.
(c) Bei einer in Fig. 3 dargestellten weiteren Ausführungsform der Halbleiterspeichervorrichtung sind ein Sub- Treiber-Decoder (36) und ein Treiber (38) mit drei Zuständen hinzugefügt. Weiterhin wird ein Teil einer zweiten Adresse (A0) in den Sub-Decoder (10) eingegeben, und der durch A1 bis A2 dargestellte Rest der zweiten Adresse wird in den Sub- Treiber-Decoder (36) eingegeben. Übereinstimmungs- Erkennungssignale (HIT0 bis HIT3) sind jeweils an Verdrahtungsleitungen zwischen dem Treiber (38) mit drei Zuständen und dem Sub-Decoder (10) angelegt. Die Anzahl der Wortleitungen einer Wortleitungsgruppe (26) des normalen Speicherblocks (50) gleicht derjenigen der Wortleitungen einer Wortleitungsgruppe (26) des Reserve-Speicherblocks (52). Die Anzahl der Adressen in der ersten und der zweiten Zeilenadresse und das Teilen der Adresse in die erste und die zweite Adresse wurden nur zum einfachen Erklären der Mittel zum Lösen der Probleme bei der vorliegenden Erfindung beschrieben, und die Anzahl der Adressen in der ersten und der zweiten Zeilenadresse ist nicht einschränkend.
Das Ersetzen einer neuen redundanten Schaltung kann auf diese Weise vorgenommen werden, um eine minimale redundante Schaltungsfläche zu verwirklichen und dadurch die Chipausbeute zu verbessern.
Selbst wenn bei der vorliegenden Erfindung defekten Zellen zugeordnete normale Haupt-Wortleitungen (8) mehreren verschiedenen normalen Speicherblöcken (50) in Zeilenrichtung zugeordnet sind, kann eine Reserve-Haupt-Wortleitung (22) am Austauschen einer der Wortleitungsgruppen (26), die der Einteilung von jedem der mehreren verschiedenen normalen Speicherblöcke (50) entsprechen, durch eine der Wortleitungsgruppen (26) des Reserve-Speicherblocks (52) teilnehmen. Die Größe des Defekts und die Anzahl der auf einmal ersetzbaren Wortleitungen können durch die Anzahl der Teilungen des normalen Speicherblocks und des Reserve-Speicherblocks bestimmt werden. Insbesondere kann die Anzahl der Wortleitungen, die mit defekten Wortleitungen ersetzt werden können, erhöht werden, ohne die Anzahl der Treiber des Haupt-Treibers (6) zum Ansteuern der Reserve-Haupt-Wortleitung (22) zu erhöhen. Dementsprechend kann die Fläche des Haupt-Treibers verringert werden und die Chipausbeute dadurch verbessert werden.
Weiterhin kann bei der vorliegenden Erfindung, wie in Fig. 2 dargestellt ist, das Ersetzen der Reserve-Wortleitungsgruppe (26) in einer Einheit einer Wortleitungsgruppe (26), die mit einer gewünschten Haupt-Wortleitung (8) im normalen Speicherarray (32) verbunden ist, entsprechend der Ordnung eines Sub-Treibers eines einer defekten Zelle zugeordneten normalen Speicherblocks (50) unter der Bedingung vorgenommen werden, daß die Ordnung der Auswahl von Adressen von Sub-Treibern entsprechend den Wortleitungsgruppen festgelegt ist.
Weiterhin wird bei der vorliegenden Erfindung, wie in Fig. 3 dargestellt ist, beim Normalbetrieb eine zweite Zeilenadresse A0 bis A2 in den Sub-Decoder (10) eingegeben, und ein Sub-Treiber wählt eine Wortleitung im normalen Speicherarray aus. Andererseits werden beim Ersetzungsvorgang durch die Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 dargestellte Informationen an die Stelle der zweiten Zeilenadresse A0 bis A2 zur Auswahl eines Sub-Treibers gesetzt, damit ein gewünschter Sub-Treiber im Reserve-Speicherblock (52) ausgewählt werden kann und eine gegebene Wortleitung durch eine Zeilenadresse A0 ausgewählt werden kann.
Dadurch kann bei der Halbleiterspeichervorrichtung die Position eines einer Teilung des normalen Speicherblocks zugeordneten Sub-Treibers durch das Übereinstimmungs-Erkennungssignal in einer Einheit des Sub-Treibers zum Ansteuern des Speicherblocks im normalen Speicherarray frei durch einen Sub-Treiber des Reserve-Speicherblocks ersetzt werden. Weil die Anzahl der Drahtleitungen der Sub-Wortauswahlleitung 12 zum Ansteuern der Sub-Treiber insbesondere der in Fig. 3 dargestellten gleichen kann, können so viele verschiedenen normalen Haupt-Leitungen zugeordnete Sub-Treiber ersetzt werden, wie es Signale auf der Sub-Wortauswahlleitung 12 gibt, und die Layoutfläche muß in keiner Weise erhöht werden.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung, in dem eine erste Ausführungsform der vorliegenden Erfindung dargestellt ist.
Fig. 2 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung, in dem eine zweite Ausführungsform der vorliegenden Erfindung dargestellt ist.
Fig. 3 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung, in dem eine dritte Ausführungsform der vorliegenden Erfindung dargestellt ist.
Fig. 4 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung, in dem eine vierte Ausführungsform der vorliegenden Erfindung dargestellt ist.
Fig. 5 ist ein Schaltungsdiagramm, in dem eine Zeilenauswahlschaltung eines Halbleiterspeichers aus dem Stand der Technik dargestellt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden weiter unten in näheren Einzelheiten mit Bezug auf die anliegende Zeichnung beschrieben.
Fig. 1 ist ein schematisches Blockdiagramm einer Halbleiterspeichervorrichtung, in dem eine Ausführungsform der vorliegenden Erfindung dargestellt ist. In Fig. 1 bezeichnet eine Bezugszahl 2 die Halbleiterspeichervorrichtung zum Speichern von Informationen, 4 einen normalen Decoder, 6 einen Haupt-Treiber, 10 einen Sub-Decoder und 12 eine Sub- Wortauswahlleitung. Weiterhin bezeichnet eine Bezugszahl 8 eine normale Haupt-Wortleitung, 28 mehrere Wortleitungen zum Auswählen mehrerer Speicherzellen, 50 einen normalen Speicherblock, der aus mehreren Speicherzellen besteht, die durch eine klassifizierte Decodierschaltung ausgewählt werden, welche aus der normalen Haupt-Wortleitung 8 und den Wortleitungen 28 besteht, und 52 bezeichnet einen Reserve- Speicherblock, der die gleiche Konstruktion aufweist wie zumindest der normale Speicherblock und der als ein Reserve- Teil des normalen Speicherblocks dient. Mit SD00 bis SD633 sind mehrere normale Sub-Treiber bezeichnet, die jeweils dafür ausgelegt sind, eine Wortleitung jeder Speicherzelle im normalen Speicherblock 50 anzusteuern, und mit SDR0 bis SDR3 sind Reserve-Sub-Treiber bezeichnet, die jeweils dafür ausgelegt sind, eine Wortleitung jeder Speicherzelle im Reserve- Speicherblock 52 anzusteuern.
Weiterhin bezeichnet in Fig. 1 eine Bezugszahl 26 eine Wortleitungsgruppe jedes Sub-Treibers, beispielsweise SD00, 14 eine Sub-Treiber-Gruppe der Sub-Treiber SD00 bis SD03, ... oder SD630 bis SD633, auf die über jede normale Haupt-Wortleitung 8 zugegriffen wird, und eine Sub-Treiber-Gruppe der Sub-Treiber SDR0 bis SDR3, ..., auf die über jede Reserve- Haupt-Wortleitung 22 zugegriffen wird. Weiterhin bezeichnet eine Bezugszahl 16 einen normalen Sub-Treiber-Abschnitt, der aus den mehreren Sub-Treiber-Gruppen 14 besteht, und 30 einen Reserve-Sub-Treiber-Abschnitt, der aus der Sub-Treiber-Gruppe 14 besteht, die der Reserve-Haupt-Wortleitung 22 zugeordnet ist, die hier beispielhaft als einzeln angegeben ist. Andererseits bezeichnet eine Bezugszahl 32 ein normales Speicherarray, in dem die mehreren normalen Speicherblöcke 50 in Zeilen und Spalten angeordnet sind, und 34 bezeichnet ein Reserve-Speicherarray, in dem mindestens der Reserve- Speicherblock 52 zeilenförmig angeordnet ist. Mit A0 bis A12 ist ein Adressensignal zum Auswählen einer Zeile bezeichnet, mit 20 ist ein Reserve-Decoder bezeichnet, mit 24 ist ein Inhibiersignal zum Auswählen der Reserve-Haupt-Wortleitung 22 und zum Inhibieren der Auswahl einer normalen Haupt-Wortleitung 8 bezeichnet, mit P0 bis P3 sind Übereinstimmungs- Vergleichschaltungen bezeichnet, die jeweils dafür ausgelegt sind, eine defekte Adresse, die im normalen Speicherarray 32 auftritt, in einer Adresseneinheit zur Auswahl einer Sub- Adresse zu speichern, wobei die Übereinstimmungs-Vergleichschaltungen einen Übereinstimmungsvergleich der defekten Adresse mit einer externen Adresse ausführen, und mit HIT0 bis HIT3 sind Übereinstimmungs-Erkennungssignale der Übereinstimmungs-Vergleichschaltungen P0 bis P3 bezeichnet.
Wenn eine Übereinstimmung auftritt, nimmt eines der Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 beispielsweise den hohen Pegel an, und eine logische Summe dieser Signale inhibiert die Auswahl aller normalen Haupt-Wortleitungen 8. Wie durch 40 angegeben ist, beinhaltet die Speicheranordnung in Spaltenrichtung mindestens ein Speicherarray mit Sub-Treibern, das aus den Sub-Treiber-Abschnitten 16 und 30 und den Speicherarrays 32 und 34 besteht.
Mit Bezug auf Fig. 1 wird der Vorgang des Ersetzens einer defekten Adresse im normalen Speicherarray 32 mit dem Reserve-Speicherarray 34 durch den klassifizierten Zeilendecoder beschrieben.
Zuerst wird beim normalen Vorgang ohne ein Ersetzen eine von 64 Haupt-Wortleitungen auf der Grundlage einer ersten Zeilenadresse A7 bis A12, die ein Teil einer Zeilenadresse ist, durch den normalen Decoder 4 ausgewählt. Nachfolgend antwortet der Sub-Decoder 10 auf eine zweite Zeilenadresse A0 bis A6, die der Rest der Zeilenadresse ist, um eine von 128 Wortleitungen im normalen Speicherblock 50 auf der Grundlage eines Potentialpegels auf einer ausgewählten, gegebenen Haupt-Wortleitung 8 auszuwählen.
Andererseits wird den Übereinstimmungs-Vergleichschaltungen P0 bis P3 beim Ersetzungsvorgang zusätzlich zur ersten Zeilenadresse A7 bis A12 eine Adresse A5 bis A6 zugeführt, die einen Teil der zweiten Zeilenadresse bildet und dafür ausgelegt ist, den Speicherblock zu teilen. Wenn eine in einer der Schaltungen P0 bis P3 des Reserve-Decoders 20 gespeicherte defekte Adresse entsprechend einem Programm mit einer externen Adresse übereinstimmt, wenn also eine durch A5 bis A12 angegebene Zeilenadresse mit einer defekten Adresse im normalen Speicherarray übereinstimmt, inhibiert ein Inhibiersignal 24, das eine logische Summe der Übereinstimmungs- Erkennungssignale HIT0 bis HIT3 der Übereinstimmungs- Vergleichschaltungen darstellt, den Auswahlvorgang des Haupt- Treibers 6. Gleichzeitig wählt der Reserve-Decoder 20 die Reserve-Haupt-Wortleitung 22 aus. Folglich wird eine Wortleitungsgruppe 26 des Reserve-Speicherblocks 52 entsprechend einem gegebenen Sub-Treiber auf der Grundlage eines Potentialpegels auf der ausgewählten Reserve-Haupt-Wortleitung 22 ausgewählt, und es wird eine Zeile in der Wortleitungsgruppe 26 ausgewählt.
Weiterhin ist die einzelne Reserve-Haupt-Wortleitung 22 in Fig. 1 selbst dann, wenn defekte Adressen in Zusammenhang mit mehreren normalen Haupt-Wortleitungen 8 vorhanden sind, wirksam, einzelne Wortleitungsgruppen 26, die den verschiedenen normalen Haupt-Wortleitungen 8 zugeordnet sind, durch mehrere Wortleitungsgruppen 26 zu ersetzen, die jeweils der Reserve-Haupt-Wortleitung 22 zugeordnet sind. Weil bei der vorliegenden Ausführungsform der Speicherblock durch einen Teil der zweiten Zeilenadresse A5 bis A6 in vier Teile eingeteilt ist, um zu ermöglichen, daß die Reserve-Haupt-Wortleitung 22 am Ersetzen von bis zu 4 Wortleitungsgruppen teilnimmt, und das Adressenbit A0 bis A6 durch 2&sup7; = 128 gegeben ist, können maximal bis zu 32 defekte Wortleitungen in einer Wortleitungsgruppe 26 (32-128 ÷ 4) kollektiv ersetzt werden. Dementsprechend kann die Anzahl der ersetzbaren Wortleitungen erhöht werden, ohne daß die Anzahl der Treiber im Haupt-Treiber 6 erhöht wird, die am Ansteuern der Reserve-Haupt-Wortleitung 22 teilnehmen.
Dadurch kann das Verringern der Fläche des Haupt-Treibers 6 erreicht werden und kann die Chipausbeute verbessert werden. Weiterhin kann auch die Anzahl der ersetzbaren Wortleitungen erhöht werden, ohne die Anzahl der Sub-Decoder 10 zu erhöhen. Zum einfachen Erklären der vorliegenden Ausführungsform wurde ein Beispiel für die Größe der Zeilenadresse und die Anzahl der ersten und der zweiten Adressen (A7 bis A12 und A0 bis A6), die in der Zeilenadresse verteilt sind, beschrieben, die Anzahl der Adressen und die Einteilung der Adressen sind jedoch nicht einschränkend. Mit anderen Worten kann die Verteilung der Adresse entsprechend dem Betrag der Speicherkapazität der Speicherarraykonfiguration auf verschiedene Arten geändert werden, um die elektrischen Eigenschaften des Speichers und die Chipfläche zu optimieren.
Als nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung mit Bezug auf ein Blockdiagramm aus Fig. 2 beschrieben.
Fig. 2 zeigt in Blockform eine konkrete Ausführungsform der in Fig. 1 dargestellten Redundanzschaltung.
In Fig. 2 sind die gleichen Komponenten wie in Fig. 1 mit identischen Bezugszahlen bezeichnet, und es werden nur verschiedene Komponenten, die mit verschiedenen Bezugszahlen bezeichnet sind, beschrieben. Mit W00 bis W317 sind Wortleitungen von Speicherzellen im normalen Speicherarray 32 bezeichnet, und mit SW00 bis SW31 sind Wortleitungen des Speichers im Reserve-Speicherarray 32 bezeichnet.
Weiterhin bezeichnen A0 bis A7 eine Zeilenadresse, wobei A3 bis A7 eine erste Zeilenadresse darstellen und wobei A0 bis A2 eine zweite Zeilenadresse darstellen. Sub-Treiber SD01, SD10, SD22 und SD23, die im normalen Sub-Treiber- Abschnitt 16 schraffiert dargestellt sind, sind als defekten Leitungen oder defekten Speicherzellen, die jeweils mit A bis D bezeichnet sind, zugeordnet dargestellt. Defekte Adressen sind in den Übereinstimmungs-Vergleichschaltungen P0 bis P3 im Reserve-Decoder 20 in einer Adresseneinheit zur Auswahl einer Sub-Adresse gespeichert. Drahtleitungen der Sub- Wortauswahlleitung 12 sind mit den Sub-Treibern SD00 bis SD313 verbunden, die an den entsprechenden Eingangsanschlüssen dem normalen Speicherarray 32 und den Sub-Treibern SDR0 bis SDR3 des Reserve-Speicherarrays 34 zugeordnet sind.
Als nächstes wird der Betrieb der vorliegenden Ausführungsform beschrieben. Beim Normalbetrieb gleicht der Grundvorgang demjenigen aus Fig. 1, wobei die einzige Ausnahme darin besteht, daß die Anzahl der Zeilenadressen unterschiedlich ist und daß die Arten der Verteilung der ersten und zweiten Zeilenadressen verschieden sind. Beispielsweise wählt der normale Decoder 4 beim Decodieren des normalen Speicherarrays 32 eine Haupt-Wortleitung 8 aus, und eine Zeile der gegebenen einen Wortleitung wird durch die Sub-Decoder-Auswahlleitung 12 aktiviert, die für eine Ausgabe des Sub- Decoders 10 steht. Zu dieser Zeit befindet sich das Reserve- Speicherarray 34 im nicht ausgewählten Zustand, weil die Reserve-Haupt-Wortleitung 22 durch den Reserve-Decoder 20 auf den niedrigen Pegel gelegt ist.
Andererseits ist beim Ersetzungsvorgang jedes der von den Übereinstimmungs-Vergleichschaltungen P0 bis P3 des Reserve- Decoders 20 ausgegebenen Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 auf den hohen Pegel gelegt, wie es in Fig. 1 der Fall ist. Dadurch wird der Teil des Haupt-Treibers 6, der dem normalen Speicherarray 32 zugeordnet ist, deaktiviert, und die dem Reserve-Speicherarray 34 zugeordnete Reserve- Haupt-Wortleitung 22 wird aktiviert, damit gegebene der Sub- Treiber SDR0 bis SDR3, die dem Reserve-Speicherblock 52 zugeordnet sind, der einer defekten Adresse entspricht, durch den Sub-Decoder L0 ausgewählt werden können, und ein defekter Sub-Treiber wird mit Hilfe einer Adresse A0 durch eine Reserve-Speicherzelle ersetzt. Beim Sub-Treiber SD10 zum Ansteuern der Wortleitung W11 mit einem Defekt an einem Punkt B, wie in Fig. 2 dargestellt ist, wird die defekte Adresse beispielsweise an der Übereinstimmungs-Vergleichschaltung P1 mit einer durch A1 bis A7 angegebenen externen Adresse verglichen, wird SDR1 des Reserve-Sub-Treibers 14, der SD1 des normalen Sub-Treibers 14 eineindeutig entspricht, ausgewählt, und wird die defekte Wortleitung W11 mit Hilfe der Adresse A0 durch eine Reserve-Wortleitung SW11 ersetzt (siehe Pfeile).
In ähnlicher Weise werden die anderen defekten Adressenpunkte A, C und D auf Sub-Treiber SDR0, SDR2 und SDR3 verteilt, die derselben Reserve-Haupt-Wortleitung 22 zugeordnet sind, um defekte Sub-Treiber zu ersetzen (siehe Pfeile).
Bei der oben angegebenen Konstruktion ist bei der Halbleiterspeichervorrichtung 2 eine Adresse zum Auswählen eines Sub-Treibers mit den normalen Speicherblöcken und Reserve- Speicherblöcken in einer Einheit von einem der mehreren Sub- Treiber zusammengeschaltet, die mit einer gewünschten Haupt- Wortleitung im normalen Speicherarray 32 verbunden sind, und unter der festen Bedingung kann eine Wortleitungsgruppe 26, die mit einem normalen Sub-Treiber verbunden ist, der einer fehlerhaften Zelle zugeordnet ist, durch eine Wortleitungsgruppe 26 eines Reserve-Sub-Treibers ersetzt werden. Weil bei der Halbleiterspeichervorrichtung nur eine Reserve-Haupt- Wortleitung am Ersetzen eines Defekts teilnimmt, der jeder der mehreren verschiedenen normalen Haupt-Wortleitungen zugeordnet ist, wird erwartet, daß die Ausbeute gegenüber dem herkömmlichen Ersetzen verbessert werden kann, das in einer Einheit einer Haupt-Wortleitung oder eines Speicherblocks ausgeführt wird.
Die Anzahl der ersten und zweiten Zeilenadressen und die Unterteilung in die ersten und zweiten Adressen ändern sich abhängig von der Größe der Speichervorrichtung, und die bei der vorliegenden Ausführungsform dargestellten Adressenwerte sind nicht einschränkend. Beispielsweise kann die Anzahl der mit jedem Sub-Treiber verbundenen Wortleitungen nach Wunsch Eins betragen oder größer sein. Die Anzahl der bei der vorliegenden Ausführungsform kollektiv zu ersetzenden Wortleitungen oder die Anzahl der Teilungen des Speicherblocks stellt die Hauptfaktoren für die Ausbeute, wie die Teilchengröße von Kristallfehlern und Staubteilchen, die während der Verarbeitung auftreten, dar, und die Anzahl der Wortleitungen der Wortleitungsgruppe 26 kann in der Größe auf dasselbe Niveau wie die Defektteilchen oder darunter gelegt sein. Falls weiterhin die normale Haupt-Wortleitung 8 an sich defekt ist, muß jeder Speicherblock ersetzt werden, und dies kann offensichtlich dadurch erreicht werden, daß Sub-Treiber mit der Größe programmiert werden, die dem Haupt-Speicherblock entspricht, was bedeutet, daß bei der vorliegenden Ausführungsform vier Sub-Treiber in einer Übereinstimmungs- Vergleichschaltung vorab programmiert werden.
Fig. 3 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung, in der eine dritte Ausführungsform der vorliegenden Erfindung dargestellt ist.
In Fig. 3 ist eine Verbesserung der Vorrichtung aus Fig. 2 dargestellt. In Fig. 3 sind die gleichen Komponenten wie in Fig. 1 mit identischen Bezugszahlen bezeichnet und werden hier nicht beschrieben.
In Fig. 3 bezeichnet eine Bezugszahl 36 einen Sub- Treiber-Decoder und 38 einen Treiber mit drei Zuständen. Mit A0 bis A2 wird eine zweite Zeilenadresse bezeichnet, wovon A0 eine Zeilenadresse zur Auswahl von einer von zwei Wortleitungen ist, die die Ausgabe von jedem der Sub-Treiber SD00 bis SD313 oder von jedem der Sub-Treiber SDR0 bis SDR3 darstellen, und A1 bis A2 bezeichnen eine Zeilenadresse zur Auswahl von einem der Sub-Treiber im normalen Speicherblock. Mit E bis H sind defekte Zeilen oder defekte Speicherzellen bezeichnet, wobei Sub-Treiber SD01, SD11, SD22 und SD33, die schraffiert dargestellt sind, den oben angegebenen E und H entsprechen, und ihre Adressen sind in einer Adresseneinheit zur Auswahl des Sub-Treibers als defekte Adressen in den Übereinstimmungs-Vergleichschaltungen P0 bis P3 gespeichert.
Als nächstes wird der Betrieb der vorliegenden Ausführungsform beschrieben. Beim Normalbetrieb sind der Sub- Treiber-Decoder 36 und der Treiber 38 mit drei Zuständen beide aktiviert, und die Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 befinden sich im Zustand hoher Impedanz. Folglich wird die Ausgabe des Sub-Treiber-Decoders 36 so übergeben, daß sie sich als ein Eingangssignal für den Sub- Decoder 10 verhält. Dementsprechend arbeitet der Sub-Decoder 10 durch Antworten auf ein Eingangssignal in Form einer zweiten Zeilenadresse A0 bis A2. Dadurch werden ein Wortleitungs-Auswahlvorgang entsprechend einer normalen Haupt- Wortleitung 8 und einer Ausgabe des Sub-Decoders 10 ausgeführt.
Andererseits wird beim Ersetzungsvorgang eine in der Übereinstimmungs-Vergleichschaltung P0, P1, P2 oder P3 gespeicherte defekte Adresse, also eine Adresse zur Auswahl eines Sub-Treibers, mit einer durch A1 bis A7 dargestellten externen Adresse verglichen, und wenn eine Übereinstimmung auftritt, liefern Ausgaben der Übereinstimmungs-Vergleichschaltungen ein Inhibiersignal 24, das auf dem hohen Pegel liegt. Folglich wird durch die Ausgabe des Treibers 38 mit drei Zuständen bewirkt, daß die Ausgabe des Sub-Treiber- Decoders 36, die beim Normalbetrieb in den Sub-Decoder 10 eingegeben wird, eine hohe Impedanz annimmt.
Andererseits werden die Übereinstimmungs-Vergleichssignale HIT0 bis HIT3, von denen eines auf dem hohen Pegel liegt und die anderen auf dem niedrigen Pegel liegen, in den Sub-Decoder 10 eingegeben. Dadurch wird in einem Sub-Treiber, der der Reserve-Haupt-Wortleitung 22 zugeordnet ist und dem hohen Pegel von einem von HIT0 bis HIT3 entspricht, eine gegebene Wortleitung ausgewählt. Beispielsweise ist ein Punkt E in Fig. 3 eine defekte Adresse auf einer Wortleitung W02, die dem zweiten Sub-Treiber für einen normalen Speicherblock 50 zugeordnet ist, und die defekte Zeilenadresse wird in der Übereinstimmungs-Vergleichschaltung P0 in einer Adresseneinheit zur Auswahl eines Sub-Treibers gespeichert.
Wenn die externe Adresse A1 bis A7 beim Ersetzungsvorgang mit der Adresse zur Auswahl des Sub-Treibers SDl übereinstimmt, die in der Übereinstimmungs-Vergleichschaltung P0 gespeichert ist, gelangt das Übereinstimmungs-Vergleichssignal HIT0 auf den hohen Pegel. Weil die anderen HIT1 bis HIT3 andererseits auf dem niedrigen Pegel liegen, wird der erste Sub-Treiber SDR0 für den Reserve-Speicherblock 52 durch den Sub-Decoder 10 ausgewählt, und eine Reserve-Wortleitung SW00 wird dann mit Hilfe der Adresse A0 ausgewählt.
Ein Punkt F ist eine defekte Adresse auf einer einem Sub- Treiber zugeordneten Wortleitung W13, wobei der Sub-Treiber wie oben der zweite für einen weiteren normalen Speicherblock 50 ist, und eine Adresse zur Auswahl des Sub-Treibers wird in der Übereinstimmungs-Vergleichschaltung P1 gespeichert, und sein Übereinstimmungs-Vergleichssignal HIT1 wählt den zweiten Reserve-Sub-Treiber SDR1 aus. In ähnlicher Weise werden die anderen defekten Adressen G und H jeweils durch die Sub- Treiber SDR2 und SDR3 ersetzt, die derselben Reserve-Haupt- Wortleitung 22 zugeordnet sind.
Wie oben beschrieben wurde, ersetzt bei der vorliegenden Ausführungsform die Sub-Wortauswahlleitung 12, die den mehreren verschiedenen Haupt-Wortleitungen 8 entspricht, nicht wie in Fig. 2 einen Sub-Treiber, der einer gegebenen Adresse entspricht, sondern sie kann durch die Position eines gewünschten Sub-Treibers ersetzt werden. Weil die Anzahl der Verdrahtungsleitungen der Sub-Wortauswahlleitung 12 zum Ansteuern von Sub-Treibern insbesondere derjenigen aus Fig. 2 gleichen kann, kann das Ersetzen von Positionen gewünschter einzelner Sub-Treiber, die verschiedenen Haupt-Wortleitungen 8 zugeordnet sind, ausgeführt werden, ohne daß die Anzahl der Verdrahtungsleitungen in dem Speicherarray, das dem Sub- Decoder folgt, erhöht wird. Mit anderen Worten ist die vorliegende Ausführungsform in der Hinsicht vorteilhaft, daß die Ersetzungsposition außerhalb der Anordnung des Sub-Treibers und des Speicherarrays decodiert werden kann, ohne daß die Anordnung des Haupt-Treibers, des Sub-Treibers und des Speicherarrays beeinflußt wird.
Die im Normalbetrieb ohne Ersetzen übertragenen Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 liegen auf der hohen Impedanz, das heißt, sie sind in den offenen Zustand versetzt, falls das Logikschema jedoch so eingerichtet ist, daß das Inhibiersignal 24, das die logische Summenausgabe dieser Signale darstellt, beim Normalbetrieb auf dem niedrigen Pegel und beim Ersetzungsvorgang auf dem hohen Pegel liegt, arbeitet der Haupt-Treiber 6 nicht fehlerhaft. Offensichtlich kann der oben angegebene Ersetzungsvorgang selbst dann verwirklicht werden, wenn der Treiber 38 mit drei Zuständen durch eine Logikschaltung, wie eine NAND- oder NOR- Schaltung, ersetzt wird.
Andererseits ist der erwähnte Speicherblock bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung nicht einschränkend, und die Halbleiterspeichervorrichtung kann auf jede beliebige Arraykonfiguration angewendet werden, die eine klassifizierte Struktur mit einer Haupt- Wortleitung und einem Speicherblock aufweist, der aus Speicherzellen besteht, die jeweils mehreren Wortleitungen zugeordnet sind. Dann können die Größe der Zeilenadresse und die Art des Teilens der Zeilenadresse in die erste und die zweite Adresse nach Bedarf modifiziert werden. Weiterhin liefern bei der vorhergehenden Ausführungsform aus Fig. 1 mehrere Sub- Wortauswahlleitungen 12, die die Ausgaben des Sub-Decoders 10 darstellen, Adressensignale, die einander für die verschiedenen Spalten des Speicherarrays mit Sub-Treibern 40 gleichen, die oben erwähnte Ausführungsform kann jedoch selbst dann verwendet werden, wenn jede der mehreren Sub-Wortauswahlleitungen 12 einer Adresse zur Auswahl einer Spalte des Speicherarrays zugeordnet ist, damit eine Zeilenadresse von Sub-Treibern für den normalen Speicherblock und den Reserve- Speicherblock in einer gegebenen Spalte eines gegebenen Speicherarrays mit Sub-Treibern 40 festgelegt werden kann.
Fig. 4 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung, in dem eine vierte Ausführungsform der vorliegenden Erfindung dargestellt ist. In Fig. 4 sind die gleichen Komponenten wie in Fig. 1 mit identischen Bezugszahlen bezeichnet und werden hier nicht beschrieben. In der Figur bezeichnet eine Bezugszahl 12' eine Ausgangssignalleitung mit m Adressendecodiersignalen, die eine Sub-Wortauswahlleitung zur Au wahl von 64 Wortleitungen auf der Grundlage einer Adresse A0 bis A6 ist und logisch durch ein Inhibiersignal 24 zum Inhibieren der Auswahl beeinflußt wird. Mit 60 ist ein Reserve-Sub-Treiber bezeichnet, der einer Sub-Treiber-Gruppe 14 für einen Speicherblock hinzugefügt ist, mit 62 ist eine Reserve-Wortleitung bezeichnet, die die Ausgabe der Sub- Treiber-Gruppe 14 darstellt, und mit 64 ist ein Speicherblock bezeichnet, bei dem ein Speicherblock 50 mindestens einen Reserve-SpeicherblOCk aufweist.
Demgemäß ist der Speicherblock 50 bei der vorliegenden Ausführungsform dem Reserve-Sub-Treiber 60 und der Ersetzungsleitung 62 zugeordnet, so daß eine defekte Speicherzelle oder eine defekte Wortleitung, die im Speicherblock 50 auftritt, durch eine zum selben Block hinzugefügte Reserve- Ersetzungsleitung ersetzt werden kann.
Bei der vorliegenden Ausführungsform wird die Auswahl von mehreren Wortleitungen 28 einer Sub-Treiber-Gruppe 14 beim Normalbetrieb ohne eine defekte Adresse nicht durch das Inhibiersignal 24 inhibiert, und die Wortleitungen sind aktiviert. Dabei sind die Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 im nicht ausgewählten Zustand und ist die Reserve-Wortleitung 62 deaktiviert.
Andererseits wird die Auswahl der Wortleitungen 28 beim Auftreten einer defekten Adresse, also beim Ersetzungsvorgang, durch das Inhibiersignal 24 inhibiert, und im dem Bloc k zugeordneten Reserve-Sub-Treiber 60 wird eine Reserve- Wortleitung 62 durch eines der Übereinstimmungs-Erkennungssignale HIT0 bis HIT3 ausgewählt, die entsprechend der defekten Adresse und der selektiven Aktivierung einer Haupt-Wortleitung 8 selektiv aktiviert werden.
Dadurch kann auf die Reserve-Haupt-Wortleitung 22 und die zugeordnete Schaltung in den Fig. 1 bis 3 verzichtet werden, und die Treiberschaltung der Reserve-Wortleitung kann im Vergleich zu dem Fall aus den Fig. 1 bis 3 vereinfacht werden, und ihre Fläche kann im Vergleich dazu verkleinert werden.
Offensichtlich können die bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform verwendeten Bauelemente ebenso mit MOS-Transistoren, Bipolartransistoren, aus zusammengesetzten Bauelementen aus MOS-Transistoren und Bipolartransistoren bestehenden ROMs, mit ultravioletten Strahlen löschbaren und elektrisch wiederbeschreibbaren EPROMs, elektrisch löschbaren und wiederbeschreibbaren EEPROMs, nichtflüchtigen Speichern, wie Flash-EEPROMs zum kollektiven Löschen mehrerer Speicherzellen, Speichern wie DRAMs oder SRAMs, Multiport-Speichern, Speichern mit einem Paritätsbit und einem Reserve-Bit für den Fehlerkorrekturcode, aus den oben erwähnten Speichern bestehenden zusammengesetzten Speichern oder LSIs mit Speichern verwirklicht werden. Bei einer Speichervorrichtung mit einer kontaktfreien Arraystruktur, bei der ein Kontakt zwischen der Speicherzelle und der Datenleitung zur Übertragung und zum Empfang von Informationen für mehrere Zellen gemeinsam bereitgestellt ist, ist die Zellenfläche gering und ist das wiederholte Layout der Wortleitungen verschmälert, wodurch es schwierig ist, den normalen Decoder oder den Reserve-Decoder und den Haupt-Treiber anzuordnen. Demgemäß ist die vorliegende Ausführungsform für eine klassifizierte Zeilendecodierschaltung wirksam, die aus einem Haupt-Decoder und einem Sub-Decoder besteht, wobei dadurch die Fläche des Haupt-Treibers ohne ein Erhöhen der Anzahl der Signale in der Sub-Wortauswahlleitung verringert werden kann.
Andererseits werden bei dem Ersetzungsverfahren gemäß der vorliegenden Ausführungsform beispielsweise mehrere dem normalen Speicherblock der Halbleiterspeichervorrichtung zugeordnete Wortleitungen kollektiv ersetzt, wenn jedoch Informationen als eine Bitgröße eines Sektors, beispielsweise 256 Bytes, 512 Bytes oder 210+n Bytes verwaltet werden, können entsprechend der Bitzahl mehrere Wortleitungen zusammengestellt werden, oder es wird ein Ersetzen vorgenommen, indem eine Entsprechung zwischen der Teilungszahl der normalen Speicherblocks und dem Sektor hergestellt wird. Insbesondere können verschiedene Modifikationen verwirklicht werden, ohne vom Rahmen der vorliegenden Erfindung abzuweichen.
Weil die Übereinstimmungs-Vergleichschaltung der Redundanzschaltung zum Speichern einer defekten Adresse und zum Vergleichen der defekten Adresse mit einer externen Adresse wie oben beschrieben gemäß der vorliegenden Erfindung mit einer Zeilenadresse für eine Sub-Treiber-Auswahl, die zusätzlich zur ersten Zeilenadresse zur Haupt-Wortleitungsauswahl Teil der zweiten. Zeilenadresse ist, versehen ist, kann die Anzahl der zu ersetzenden Leitungen ohne ein Erhöhen der Anzahl der Haupt-Treiber erhöht werden. Durch geeignetes Festlegen der Anzahl der Teilungen des Speicherblocks entsprechend der Defektgröße, also der Anzahl der zu einer Zeit ersetzbaren Wortleitungen, kann die Chipfläche verringert werden und kann die Ausbeute verbessert werden.

Claims

1. Halbleiterspeichervorrichtung mit, einem normalen Speicherarray (32), in dem eine Mehrzahl jeweils eine vorbestimmten Anzahl von Speicherzellen enthaltenden Speicherblöcken (50) in Zeilen und Spalten angeordnet sind, und einem redundanten Reserve-Speicherzellenarray (34), in dem wenigstens ein Reserve-Speicherblock (52) in Zeilenrichtung angeordnet ist, umfassend:

(a) eine Mehrzahl von Haupt-Wortleitungen (8) zur Auswahl von Speicherblockgruppen in dem normalen Speicherarray (32), eine Mehrzahl von Wortleitungen (28) zur Auswahl von Speicherzellen aus jedem der Speicherblöcke (50), wenigstens einer Reserve-Hauptwortleitung (22) zur Auswahl des Reserve- Speicherblocks (52) in dem Reserve-Speicherarray (34), und einer Mehrzahl von Wortleitungen (28) zur Auswahl von Speicherzellen des Reserve-Speicherblocks (52);

(b) einen normalen Decoder (4) zur Auswahl einer der mehreren Haupt-Wortleitungen (8) auf Grundlage einer ersten Zeilenadresse (A2 bis A12), die einen Teilbereich einer Zeilenadresse (A0 bis A12) darstellt, einen Reserve-Decoder (20) zur Auswahl der. Reserve-Hauptwortleitung (22), und einen Haupt-Treiber (6) zum Liefern von Signalen von den normalen und den Reserve-Hauptdecodern (4, 20);

(c) einen Sub-Decoder (10) zur Auswahl einer Zeile aus mehreren Zeilen des Speicherblocks (50) auf Grundlage einer zweiten Zeilenadresse (A0 bis A6), die den Rest der Zeilenadresse darstellt, und Sub-Treiber (SD00 bis SD633) zum Betrieb eines Ausgabesignals des Sub-Decoders (10); und

(d) Sub-Treiber (SDR0 bis SDR3) zum Betrieb einer Reserve-Wortleitung des Reserve-Speicherblocks (52) auf Grundlage eines Signals des Reserve-Decoders (20), wobei dieser Reserve-Decoder (20) in Abhängigkeit von der ersten Zeilenadresse (A7 bis A12) und einer Teiladresse (A5 bis A6) der zweiten Zeilenadresse (A0 bis A6) ein Inhibiersignal (24) an den Haupt-Treiber (6) sendet, um eine normale Haupt-Wortleitung (8) in dem normalen Speicherarray (32) zu betreiben und damit eine Auswahloperation zu inhibieren, wenn die erste und die Teiladresse die Adresse einer defekten Zellenzeile in dem normalen Speicherarray darstellen, und um die Reserve-Hauptwortleitung auszuwählen und damit eine Zelle aus dem zu dem Reserve-Speicherblock (52) in dem Reserve-Speicherarray (34) gehörenden Speicherzellen auszuwählen, deren Zellengröße kleiner ist als die der wenigstens vorbestimmten Anzahl von Speicherzellen.

2. Halbleiterspeichervorrichtung mit einem normalen Speicherarray, in dem eine Mehrzahl von Speicherblöcken jeweils aus mehreren in Zeilen und Spalten angeordneten Speicherzellen zusammengesetzt ist und einem redundanten Reserve-Speicherarray, wobei:

(a) jeder Speicherblock (50) m Wortleitungen zugeordnete Speicherzellen aufweist und so einen ersten Speicherblock (normaler Speicherblock) (50) bildet, der normale Speicherarray eine Mehrzahl von diesen ersten Speicherblöcken (50) aufweist, ein normaler Decoder (4) diese ersten Speicherblöcke (50) auswählt, ein Sub-Decoder (10) eine Wortleitung einer gewünschten Speicherzelle des ersten Speicherblocks (50) auswählt, und ein Sub-Treiber (14) Wortleitungen der Speicherzellen in dem normalen Speicherblock auf Grundlage eines Signals des Sub-Decoders (10) betreibt;

(b) ein Reserve-Speicherarray eine Mehrzahl von zweiten Speicherblöcken (Sub-Blöcken) (64) aufweist, die wiederum n Wortleitungen zugeordnete Speicherzellen aufweisen und als Reserve-Speicherblöcke für den normalen Speicherarray dienen, ein Reserve-Decoder (20) zweite Speicherblöcke (64) auswählt, der Sub-Decoder (10) eine gewünschte Speicherzelle des zweiten Speicherblocks (64) auswählt, und ein Sub-Treiber (60) Wortleitungen der Speicherzellen in dem Reserve-Speicherblock (64) auf Grundlage eines Signals des Sub-Decoders (10) betreibt; und

(c) der Reserve-Decoder (20) Speicher (P0 bis P3) aufweist, die unter Verwendung extern programmierbarer Programmvorrichtungen defekte Adressen speichern und wenigstens eine Übereinstimmungs-Vergleichsschaltung zum Ausführen eines Übereinstimmungsvergleichs zwischen einer defekten Adresse und einer externen Adresse aufweist,

wodurch die n Wortleitungen der Speicherzellen des zweiten Speicherblocks (64), der in dem Reserve-Speicherarray entsprechend dem ersten Speicherblock (50) in dem normalen Speicherarray enthalten ist, die m Wortleitungen der Speicherzellen des ersten Speicherblocks (50) in dem normalen Speicherarray durch eine Defekt-Ersetzungseinheit einer Mehrzahl von Wortleitungsteilen, die ganzzahlige Vielfache von 2 sind, teilt, und die Defektersetzung so bewirkt wird, daß eine defekte Adresse des ersten Speicherblocks (50) mit einer Speicherzelle des zweiten Speicherblocks (64) in der Ersetzungseinheit einer Mehrzahl von Wortleitungsteilen ersetzt wird.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die der Anzahl von Wortleitungen des Reserve-Speicherblocks (64) entsprechende und als Ersetzungseinheit dienende Anzahl von Speicherzellen gleich der der Anzahl von Wortleitungen des normalen Speicherblocks entsprechenden Anzahl von Speicherzellen ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei die Speicherzelle in einem statischen RAM, einem dynamischen RAM, einem PROM, einem mit ultravioletten Strahlen löschbaren und elektrisch wiederbeschreibbaren EPROM, einem elektrisch lösch- und wiederbeschreibbaren EEPROM, einem nicht-flüchtigen. Speicher von kollektiv löschbaren Flash-Typ EEPROM oder einem zusammengesetzten Speicher oder einem Speicher mit LSI einschließlich der oben genannten Speicher besteht.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Programmvorrichtung der Übereinstimmungs-Vergleichsschaltung in einem elektrisch lösch- und wiederbeschreibbaren nichtflüchtigen Speicher besteht.

6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Programmvorrichtung in einem elektrisch kollektiv lösch- und wiederbeschreibbaren Flash-Typ EEPROM besteht.

7. Halbleiterspeichervorrichtung nach Anspruch 1, wobei in dem Speicherblock (50) Reserve-Leitungen vorgesehen sind, und eine in dem Speicherblock auftretende, defekte Speicherzelle oder defekte Wortleitung mit einer solchen Reserve-Leitung ersetzt wird.