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KR100297193B1 - 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법 - Google Patents

리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법 Download PDF

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KR100297193B1
KR100297193B1 KR1019990015079A KR19990015079A KR100297193B1 KR 100297193 B1 KR100297193 B1 KR 100297193B1 KR 1019990015079 A KR1019990015079 A KR 1019990015079A KR 19990015079 A KR19990015079 A KR 19990015079A KR 100297193 B1 KR100297193 B1 KR 100297193B1
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윤종용
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Abstract

여기에 개시된 반도체 메모리 장치는 서브 워드 라인 드라이버 (SWD) 구조를 가지며, 메인 워드 라인 디코더 드라이버, 어드레스 프로그램 회로, 그리고 리던던트 메인 워드 라인 디코더 드라이버를 포함한다. 메인 워드 라인을 지정하기 위한 로우 어드레스 비트 신호들이 입력될 때, 상기 메인 워드 라인 디코더 드라이버는 로우 리던던시에 관계없이 상기 로우 어드레스 비트 신호들에 대응하는 메인 워드 라인을 구동한다. 만약 로우 어드레스 비트 신호들이 결함 로우 어드레스 비트 신호들과 일치하면, 상기 어드레스 프로그램 회로는 리던던시 로우 선택 신호를 생성하며, 그 결과 상기 활성화된 메인 워드 라인은 비활성화되고 리던던트 메인 워드 라인이 활성화된다. 본 발명의 리던던트 로우 대체 스킴에 따르면, 레이 아웃 면적의 증가 없이 액세스 시간이 단축될 수 있다.

Description

리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법{A SEMICONDUCTOR MEMORY DEVICE WITH REDUNDANT ROW SUBSTITUTION ARCHITECTURE AND A METHOD OF DRIVING A ROW THEREOF}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 고속 액세스를 구현할 수 있는 서브 워드 라인 드라이버 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법에 관한 것이다.
일반적으로, 다이내믹 랜덤 액세스 메모리들 (DRAMs)과 같은 반도체 메모리 장치들에 있어서, 반도체 메모리 장치들의 집적도가 더욱 향상될수록, 결함 발생 비율은 더욱 높아진다. 좀더 구체적으로, 집적도 (예를 들면, 밀도)가 증가함에 따라 메모리 소자 영역들 (예를 들면, 메모리 셀 어레이들)에 많은 결함이 생긴다.메모리 셀들에서 그러한 결함들을 제거하기 위해서, 일반적으로, 리던던트 로우 또는 칼럼 구조가 반도체 메모리 장치들에 제공된다.
도 1은 일반적인 반도체 메모리 장치의 레이 아웃을 보여주며, 간략하고 명료하게 하기 위해 주변 회로들을 도시하지 않았다. 좀더 구체적으로, 도 1은 서브 워드 라인 구조 (Sub Word line Driver structure; SWD) ('분할 워드 라인 구조' 또는 '계층 구조'라 불림)를 가지는 일반적인 다이내믹 랜덤 액세스 메모리 장치 (10)을 나타내고 있다.
서브 워드 라인 드라이버 구조는 USP. 5,581,508에 'SEMICONDUCTOR MEMORY HAVING SUB-WORD LINE REPLACEMENT'라는 제목으로 그리고 USP. 5,761,134에 'SUB-WORD LINE DRIVERS FOR INTEGRATED CIRCUIT MEMORY DEVICES AND RELATED METHODS'라는 제목으로 각각 개시되어 있고, 레퍼런스로서 포함된다.
상기 DRAM 장치 (10)는 로우 및 칼럼 방향으로 배열된 복수 개의 메모리 셀 블록들 (12)을 포함하며, 각 메모리 셀 블록 (12)은 로우 방향으로 신장하는 복수 개의 서브 워드 라인들 (SWL)과 로우 방향으로 신장하는 복수 개의 리던던트 서브 워드 라인들 (RSWL)을 가진다. DRAM 장치 (10)는 복수 개의 서브 워드 라인 드라이버들 (SWD) (14), 복수 개의 감지 증폭기들 (S/A) (16), 복수 개의 리던던트 서브 워드 라인 드라이버들 (RSWD) (18), 복수 개의 메인 워드 라인 디코더 드라이버들 (22), 그리고 복수 개의 리던던트 메인 워드 라인 디코더 드라이버들 (24)을 포함한다. 비록 도 1에 도시되지 않았지만, 메인 워드 라인 디코더 드라이버들 (22)에 의해서 구동하는 복수의 메인 워드 라인들과 리던던트 메인 워드 라인 디코더드라이버 (24)에 의해서 구동되는 복수의 리던던트 메인 워드 라인들이 각 로우의 메모리 셀 블록들을 통해서 로우 방향으로 배열된다.
계속해서 도 1을 참조하면, DRAM 장치 (10)는 복수 개의 서브 로우 디코더들 (26)과 복수 개의 드라이버들 (28)을 포함한다. 상기 서브 로우 디코더들 (26)은 메인 워드 라인 디코더 드라이버들 (22)의 상측에 그리고 리던던트 메인 워드 라인 디코더 드라이버들 (24)의 하측에 배치된다. 상기 드라이버들 (28)은 서브 워드 라인 드라이버들 (14)의 상측에 그리고 리던던트 서브 워드 라인 드라이버들 (18)의 하측에 배치된다. 도 1에 도시된 바와 같이, 상기 복수 개의 메모리 셀 블록들 (12)는 상기 서브 워드 라인 드라이버들 (14)에 의해 로우 방향으로 그리고 상기 감지 증폭기들 (16)에 의해 칼럼 방향으로 분할된다.
앞서 설명된 바와 같은 서브 워드 라인 드라이버 구조에 있어서, 임의의 서브 워드 라인에 결함이 생길 때, 리던던트 서브 워드 라인 대신에 결함 서브 워드 라인에 대응하는 메인 워드 라인을 리던던트 메인 워드 라인으로 대체함으로써 로우 리던던시가 수행된다. 즉, 로우 리던던시가 요구될 때, 상기 결함 서브 워드 라인을 포함하는 복수의 서브 워드 라인들에 연결된 하나의 메인 워드 라인을 구동하는 메인 워드 라인 디코더 드라이버 (22)는 비선택 (비활성화)됨과 동시에, 대체될 리던던트 메인 워드 라인을 구동하는 리던던트 메인 워드 라인 디코더 드라이버 (24)는 선택 (활성화)된다.
도 2는 종래 기술의 첫 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버를 보여주는 회로도이다. 도 2에 도시된 바와 같이, 메인 워드 라인 디코더 드라이버 (22)에는 리던던시용 퓨즈 (59)가 제공된다. 상기 퓨즈 (59)는 로우 리던던시가 요구될 때 절단되며, 그 결과 대응하는 메인 워드 라인 (MWLi)은 디코드 신호들 (DRA0), (DRA1) 그리고 (DRA2)가 활성화되더라도 비선택된다. 앞서 언급된 리던던시 스킴은, 하지만, 각 메인 워드 라인 디코더 드라이버 (22)에 구현된 리던던시용 퓨즈 (59)로 인해 레이 아웃 면적이 증가하는 결점을 가진다.
도 3은 종래 기술의 두 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버를 보여주는 회로도이고, 도 4는 종래 기술의 두 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버에 사용되는 제어 신호들 사이의 관계를 보여주는 타이밍도이다.
도 3 및 도 4에서, 신호 (PR)는 로우 프리차지 구간 동안 (RASB가 하이일 때) 로직 로우 레벨을 가지고 로우 액티브 구간 동안 (RASB가 로우일 때) 로직 하이 레벨을 가진다. 디코드 신호들 (DRAi) (i=0, 1, 2)는 메인 워드 라인 (MWLi)을 지정하기 위한 로우 어드레스 비트 신호들을 전단 (예를 들면, 로우 프리디코더)에서 디코딩한 신호들이다. 신호 (PRREB)는 메인 워드 라인 또는 리던던트 메인 워드 라인이 선택되는 지의 여부를 나타내기 위한 것이다. 신호 (PRREB)가 로직 로우 레벨일 때, 로우 리던던시가 수행된다 (이는 상기 로우 어드레스 비트 신호들에 대응하는 메인 워드 라인이 선택되지 않고 리던던시 메인 워드 라인이 선택됨을 의미함). 그리고, 신호 (PRREB)가 로직 하이 레벨일 때, 로우 리던던시는 수행되지 않는다.
상기 신호 (PRREB)는 어드레스 프로그램 회로로부터 생성되며, USP.5,798,974에 'SEMICONDUCTOR MEMORY DEVICE REALIZING HIGH SPEED ACCESS AND LOW POWER CONSUMPTION WITH REDUNDANT CIRCUIT'라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
종래 기술의 두 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버의 동작이 도 3 및 도 4에 의거하여 이하 설명된다.
상기 신호 (PR) (또는 로우 액티브 신호라 칭함)가 로우로 유지될 때 (로우 프리차지 구간 동안), 레벨 쉬프터 (80)의 출력 신호 (PDPX)는 로우로 유지되고, 메인 워드 라인 (MWLi)은 PMOS 트랜지스터 (69) 및 인버터 (71)을 통해 로직 로우 레벨 (예를 들면, 접지 전압)로 프리차지 된다. 상기 신호 (PR)가 로직 하이 레벨이 될 때 (서브 워드 라인을 지정하기 위한 로우 어드레스가 입력될 때), 레벨 쉬프터 (80)의 출력 신호 (PDPX)는 로우에서 하이로 천이하며, 그로 인해서 PMOS 트랜지스터 (69)은 턴 오프된다. 그 다음, 도 4에 도시된 바와 같이, 디코드 신호들 (DRA0)-(DRA2)은 로직 하이 레벨이 된다. 상기 신호 (PRREB)가 하이로 유지될 때, 인버터 (75)의 출력 신호 (PNWR)는 하이가 되며, 그 결과 NMOS 트랜지스터 (79)가 턴 온 된다. 이는 메인 워드 라인 (MWLi)이 인버터 (71)를 통해 활성화되게 한다. 반면에, 신호 (PRREB)가 도 4에 도시된 바와 같이 하이에서 로우로 천이할 때, 상기 NMOS 트랜지스터 (79)는 턴 오프되며, 그 결과 상기 메인 워드 라인 (MWLi)은 프리챠지된 상태, 예를 들면, 접지 전압을 가진다.
도 3을 참조하면, 메인 워드 라인과 리던던트 메인 워드 라인이 동시에 활성화되는 것을 방지하기 위해서는, 종래 기술의 두 번째 리던던시 스킴에 따른 메인워드 라인 디코더 드라이버 (22)에 지연용 인버터 체인 (76)이 제공된다. 구체적으로, 상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치하는 지의 여부를 판별한 후, 상기 로우 어드레스 비트 신호들에 대응하는 메인 워드 라인의 활성화 또는 비활성화가 결정된다. 도 4에서 알 수 있듯이, 상기 디코드 신호들 (DRA0)-(DRA2)의 천이는 상기 신호 (PRREB)의 천이에 앞선다. 상기 신호 (PRREB)의 천이가 지연되는 것은 불가피하다 (상기 지연이 단축될 수 없음을 의미함). 도 3의 인버터 체인 (76)이 없다고 가정하자. 메인 워드 라인은 상기 디코드 신호들 (DRA0)-(DRA2)의 천이에 응답하여 활성화되고, 그 다음에 리던던트 메인 워드 라인은 상기 메인 워드 라인의 활성화 동안 상기 신호 (PRREB)의 천이에 응답하여 활성화될 것이다. 즉, 상기 신호 (PRREB)가 도 4의 점선으로 도시된 바와 같이 로직 하이 레벨에서 로직 로우 레벨로 천이할 때 (로우 리던던시가 수행될 때), 메인 워드 라인과 리던던트 메인 워드 라인은 동시에 활성화될 것이다.
종래 기술의 두 번째 리던던시 스킴에 따르면, 메인 워드 라인 디코더 드라이버는 로우 리던던시가 수행되는 지의 여부 (신호 (PRREB)가 활성화되는 지의 여부)를 판별한 후에 메인 워드 라인 (MWLi)이 활성화되거나 비활성화 되도록 구성된다. 그러므로, 상기 신호 (PNWR)의 활성화는 직렬 연결된 인버터들 (72) 및 (73)으로 구성된 인버터 체인 (76)에 의해서 결정되는 지연 시간 (tD)만큼 지연된다 (게이트 지연을 무시한 경우). 결과적으로, 메인 워드 라인 (MWLi)의 활성화 역시 상기 지연 시간 (tD)만큼 지연된다. 이는 로우 액티브로부터의 액세스 시간의 증가 (액세스 속도의 저하) 원인이 되며, 상기 액세스 시간은 (tRCD+tCAC)으로 결정된다. 상기 tRCD과 tCAC은 래스-캐스 지연 (RASB to CASB delay)과 캐스 레이턴시 (CASB latency)를 각각 나타낸다 (상기 tRCD이 인버터 체인 (76)에 의해서 지연된다).
본 발명의 목적은 레이 아웃 면적의 증가 없이 액세스 시간 (액세스 속도)을 향상시킬 수 있는 서브 워드 라인 드라이버 구조의 리던던트 로우 대체 스킴을 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법을 제공하는 것이다.
도 1은 일반적인 반도체 메모리 장치의 레이 아웃을 보여주는 도면;
도 2는 종래 기술의 첫 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버를 보여주는 회로도;
도 3은 종래 기술의 두 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버를 보여주는 회로도;
도 4는 도 3의 메인 워드 라인 디코더 드라이버에서 사용되는 제어 신호들 사이의 관계를 보여주는 타이밍도;
도 5는 본 발명에 따른 반도체 메모리 장치의 블록도;
도 6은 본 발명에 따른 메인 워드 라인 디코더 드라이버의 바람직한 실시예;
도 7a는 로우 리던던시가 수행되지 않을 때 본 발명에 따른 메인 워드 라인 디코더 드라이버의 동작을 설명하기 위한 타이밍도;
도 7b는 로우 리던던시가 수행될 때 본 발명에 따른 메인 워드 라인 디코더 드라이버의 동작을 설명하기 위한 타이밍도; 그리고
도 8은 본 발명에 따른 서브 워드 라인 드라이버의 바람직한 실시예이다.
* 도면의 주요 부분에 대한 부호 설명
12, 120 : 메모리 셀 블록
14, 180a-180d : 서브 워드 라인 드라이버
16 : 감지 증폭기
18, 280a-280d : 리던던트 서브 워드 라인 드라이버
22, 160 : 메인 워드 라인 디코더 드라이버
24, 260 : 리던던트 메인 워드 라인 디코더 드라이버
140 : 로우 프리디코더 회로
200 : 섹션 디코더 드라이버
220 : 어드레스 프로그램 회로
(구성)
본 발명에 따른 반도체 메모리 장치는 적어도 하나의 메인 워드 라인, 상기 적어도 하나의 메인 워드 라인에 대응하는 복수 개의 서브 워드 라인들, 적어도 하나의 리던던트 메인 워드 라인, 그리고 상기 적어도 하나의 리던던트 메인 워드 라인에 대응하는 복수 개의 리던던트 서브 워드 라인들을 포함한다. 상기 반도체 메모리 장치에는, 메인 워드 라인 디코더 드라이버, 어드레스 프로그램 회로 그리고 리던던트 워드 라인 디코더 드라이버가 더 제공된다. 상기 메인 워드 라인 디코더 드라이버는 상기 적어도 하나의 메인 워드 라인에 연결되고, 상기 리던던트 메인 워드 라인 디코더 드라이버는 상기 적어도 하나의 리던던트 메인 워드 라인에 연결된다. 메인 워드 라인 디코더 드라이버는 메인 워드 라인 선택용 로우 어드레스 비트 신호들을 디코딩한 디코드 신호들 및 로우 액티브 신호에 응답해서 상기 적어도 하나의 메인 워드 라인을 구동한다. 리던던트 메인 워드 라인 디코더 드라이버는 상기 리던던트 로우 선택 신호에 응답해서 상기 적어도 하나의 리던던트 메인 워드 라인을 구동한다. 계속해서, 상기 어드레스 프로그램 회로는 상기 적어도 하나의 리던던트 메인 워드 라인으로 대체될 상기 적어도 하나의 메인 워드 라인에 대응하는 결함 로우 어드레스 비트 신호들을 프로그램한다. 그리고, 상기 로우 어드레스 비트 신호들이 상기 결함 로우 어드레스 비트 신호들과 일치할 때, 상기 어드레스 프로그램 회로는 리던던트 로우 선택 신호를 발생한다. 여기서, 상기 적어도 하나의 메인 워드 라인이 활성화된 후, 상기 적어도 하나의 메인 워드 라인은 상기 리던던트 로우 선택 신호가 활성화될 때 비활성화된다.
이 실시예에 있어서, 상기 메인 워드 라인 디코더 드라이버는 일 노드에 연결되며, 상기 노드의 전위에 응답해서 상기 적어도 하나의 메인 워드 라인을 구동하는 드라이버와; 전원 전압보다 높은 레벨을 가지는 승압 전압과 상기 노드 사이에 연결되고 프리차지 신호에 응답해서 스위치 온/오프되는 제 1 스위칭 소자와; 상기 로우 액티브 신호 및 상기 리던던트 로우 선택 신호에 응답해서 상기 프리차지 신호를 발생하는 프리차지 신호 발생기와; 상기 노드와 접지 사이에 직렬 연결되는 제 2 및 제 3 스위칭 소자들 및; 상기 제 2 스위칭 소자는 상기 디코드 신호들 중 하나의 디코드 신호에 응답해서 스위치 온/오프되고 상기 제 3 스위칭 소자는 워드 라인 인에이블 신호에 응답해서 스위치 온/오프되며; 상기 디코드 신호들 중 다른 디코드 신호 및 상기 리던던트 로우 선택 신호에 응답해서 상기 워드 라인 인에이블 신호를 발생하는 워드 라인 신호 발생기를 포함한다.
(작용)
앞서 언급된 본 발명에 따르면, 메인 워드 라인을 지정하기 위한 로우 어드레스 비트 신호들이 입력될 때, 먼저, 상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치하는 지의 여부에 관계없이 메인 워드 라인이 활성화된다. 다음에, 상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치할 때, 메인 워드 라인은 상기 프리차지 신호 발생기의 레벨 쉬프터의 비교적 빠른 전송 경로를 통해 생성된 프리차지 신호에 의해서 빠르게 비활성화된다.
(실시예)
이하 본 발명에 따른 바람직한 실시예가 첨부 도면들에 의거하여 상세히 설명된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 블록도이다. 도 5에서, 본 발명의 반도체 메모리 장치 (100)는 서브 워드 라인 드라이버 (SWD) 구조 ('분할된 워드 라인 구조' 또는 '계층 구조'라 칭함)를 가지는 다이내믹 랜덤 액세스 메모리 장치를 포함한다. 편의상, 도 1의 하나의 메모리 셀 블록 (12) 중 일부분이 도 5에 도시되어 있다. 구체적으로는, 하나의 메인 워드 라인 (MWL0), 상기 메인 워드 라인 (MWL0)에 대응하는 4개의 서브 워드 라인들 (SWL0)-(SWL3), 하나의 리던던트 메인 워드 라인 (RMWL0), 그리고 상기 리던던트 메인 워드 라인 (RMWL0)에 대응하는 4개의 리던던트 서브 워드 라인들 (RSWL0)-(RSWL3)이 도 5의 메모리 셀 블록 (120)에 제공된다. '리던던트'라는 용어가 '스페어'라는 용어로 대체될 수 있음은이 분야에 숙련된 자들에게 자명하다.
도 5를 참조하면, 반도체 메모리 장치 (100)는 로우 프리디코더 회로 (140), 메인 워드 라인 디코더 드라이버 (메인 로우 디코더 드라이버) (160), 4개의 서브 워드 라인 드라이버들 (180a)-(180d), 섹션 디코더 드라이버 (200), 어드레스 프로그램 회로 (220), NOR 게이트 (240), 리던던트 메인 워드 라인 디코더 드라이버 (리던던트 메인 로우 디코더 드라이버) (260), 그리고 4개의 리던던트 서브 워드 라인 드라이버들 (280a)-(280d)를 포함한다.
메인 워드 라인 디코더 드라이버 (160)는 신호들 (PR), (DRAi) (i=0, 1, 2), (PRREB)에 응답해서 상기 메인 워드 라인 (MWL0)을 구동한다. 상기 섹션 디코더 드라이버 (200)는 서브 워드 라인 선택을 위한 로우 어드레스 비트 신호들을 디코딩한 디코드 신호들 (미도시됨)에 응답해서 전원 전압보다 높은 승압 전압 (VPP)을 갖도록 선택 신호들 (PXi) (PXiB), (PXj), (PXjB), (PXl), (PXlB), (PXk), 그리고 (PXkB) 중 하나의 선택 신호를 선택 구동한다 (활성화시킨다). 상기 섹션 디코더 드라이버 (200)는 도 1의 서브 로우 디코더 (26) 및 드라이버들 (28)로 구성될 것이다 (USP. 5,761,135 참조). 상기 서브 워드 라인 드라이버들 (180a)-(180d) 중 하나가 상기 활성화된 메인 워드 라인 (MWL0)과 상기 섹션 디코더 드라이버 (200)에 의해서 선택된 선택 신호에 따라 지정된다.
계속해서 도 5를 참조하면, 상기 어드레스 프로그램 회로 (220) (또는 로우 퓨즈 프로그램 회로라 칭함) (USP. 5,798,974 참조)는 퓨즈 절단에 의해서 결함 로우 어드레스 비트 신호들을 프로그램하고, 메인 워드 라인 (MWL0)을 지정하는 로우어드레스 비트 신호들과 프로그램된 결함 로우 어드레스 비트 신호들을 비교한다. 다음에, 상기 어드레스 프로그램 회로 (220)는 비교 결과에 따라 리던던트 메인 워드 라인들을 각각 선택하는 신호들 (PRENi) 중 하나를 활성화시키며, 그 결과 리던던트 메인 워드 라인 디코더 드라이버 (260)는 상기 어드레스 프로그램 회로 (220)에 의해서 활성화된 신호에 대응하는 리던던트 메인 워드 라인 (RMWL0)을 구동한다. 상기 리던던트 서브 워드 라인 드라이버들 (280a)-(280d) 중 하나는 상기 활성화된 리던던트 메인 워드 라인 (RMWL0)과 섹션 디코더 드라이버 (200)에 의해서 선택된 신호에 따라 지정된다.
도 5에서, 상기 메인 워드 라인 디코더 드라이버 (160)를 제어하기 위한 상기 NOR 게이트 (240)는 상기 신호들 (PRENi) (리던던트 메인 워드 라인 선택 신호들) 중 하나가 로우에서 하이로 천이할 때 로직 로우 레벨의 리던던트 인에이블 신호 (PRREB)를 발생한다. 이는 상기 로우 어드레스 비트 신호들에 대응하는 메인 워드 라인 (MWL0)이 리던던트 메인 워드 라인 (RMWL0)으로 대체됨을 의미한다. 그리고, NOR 게이트 (240)는 상기 신호들 (PRENi)이 로우로 유지될 때 로직 하이 레벨의 리던던트 인에이블 신호 (PRREB)를 발생한다. 이는 상기 메인 워드 라인 (MWL0)이 메인 워드 라인 디코더 드라이버 (160)를 통해서 정상적으로 선택 구동됨을 의미한다. 여기서, 만약 하나의 리던던트 메인 워드 라인이 구현되면, 리던던트 메인 워드 라인을 선택하기 위한 신호 (PREN)가 리던던트 인에이블 신호 (PRREB)로 직접 사용될 수 있을 것이다.
본 발명에 따른 메인 워드 라인 디코더 드라이버의 바람직한 실시예가 도 6에 도시되어 있다. 메인 워드라인 디코더 드라이버 (160)는 NAND 게이트 (300) 및 레벨 쉬프터 (331)로 구성되는 프리차지 신호 발생기 (330), NAND 게이트 (320) 및 인버터 (322)를 가지는 워드 라인 인에이블 신호 발생기 (332), 드라이버로 기능 하는 인버터 (318), 2개의 PMOS 트랜지스터들 (314) 및 (316) 그리고 3개의 NMOS 트랜지스터들 (324), (326) 그리고 (328)를 포함하며, 도 6에 도시된 바와 같이 연결되어 있다. PMOS 트랜지스터 (316) 및 인버터 (318)는 래치 회로를 구성한다. 메인 워드 라인 디코더 드라이버 (160)의 동작은 이하 상세히 설명된다.
종래 기술의 두 번째 리던던시 스킴에 따른 메인 워드 라인 디코더 드라이버와 비교하여 보면, 워드 라인들 (MWL0) 및 (RMWL0)이 동시에 활성화되는 것을 방지하기 위한 도 3의 인버터 체인 (76)이 본 발명에 따른 메인 워드 라인 디코더 드라이버 (160)에서 제거되었다. 그리고, 본 발명에 따르면, 프리차지 신호 발생기 (330)의 레벨 쉬프터 (331)는 프리차지 신호 (PDPX)의 하이-로우 천이 (high-to-low transition)가 프리차지 신호 (PDPX)의 로우-하이 천이보다 더 빠르다.
도 7a는 로우 리던던시가 수행되지 않을 때 본 발명에 따른 메인 워드 라인 디코더 드라이버의 동작을 설명하기 위한 타이밍도이다. 메인 워드 라인이 정상적으로 선택 구동된다는 가정 하에서 본 발명에 따른 메인 워드 라인 디코더 드라이버의 동작이 이하 상세히 설명된다.
로우 액티브 신호 (PR)가 로직 하이 레벨이 될 때 (메인 워드 라인 (MWL0)에 대응하는 로우 어드레스 비트 신호들이 입력될 때), 프리차지 신호 (PDPX)는 프리차지 신호 발생기 (330) 내의 인버터 (302), NMOS 트랜지스터 (308), 그리고 PMOS트랜지스터 (306)로 구성되는 비교적 느린 전송 경로를 통해서 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이는 PMOS 트랜지스터 (314)가 턴 오프되게 한다. 상기 로우 어드레스 비트 신호들이 로우 프리디코더 회로 (140)에서 디코드됨에 따라, 디코드 신호들 (DRA0)-(DRA2)은 활성화되며, 그 결과 메인 워드라인 디코더 드라이버 (160)의 NMOS 트랜지스터들 (324) 및 (326)이 턴 온 된다. NOR 게이트 (240)로부터의 리던던트 인에이블 신호 (PRREB)가, 도 7a에 도시된 바와 같이, 여전히 하이로 유지되기 때문에, 워드 라인 인에이블 신호 (PNWR)는 상기 디코드 신호 (DRA2)에 따라 로직 하이 레벨이 된다. 결과적으로, 메인 워드 라인 (MWL0)은 NMOS 트랜지스터들 (324), (326) 및 (328)과 인버터 (318)를 통해서 활성화된다. 즉, 메인 워드 라인 (MWL0)이 인버터 체인 (76)의 지연 시간 (tD)없이 활성화된다.
계속해서 본 발명에 따른 서브 워드 라인 드라이버의 바람직한 실시예를 보여주는 도 8을 참조하면, 메인 워드 라인 (MWL0)이 활성화됨에 따라, 도 8의 노드 (N0)는 게이트가 승압 전압 (VPP)에 연결된 NMOS 트랜지스터 (340)를 통해서 점차적으로 하이 레벨로 충전된다. 상기 노드 (N0)의 전위가 하이 레벨까지 도달할 때 (예를 들면, 도 7a의 부스팅 마진 (Mboost) 후에), 섹션 디코더 드라이버 (200)로부터의 선택 신호 (PXi)는 승압 전압 (VPP)을 가지는 로직 하이 레벨이 된다. 상기 노드 (N0)의 전압, 예를 들면, (VPP-Vtn)은, 도 7a에 도시된 바와 같이, 승압 전압 (VPP)을 선택된 서브 워드 라인 (SWL0)으로 충분히 전달하도록 승압됨과 동시에, 서브 워드 라인 (SWL0)이 NMOS 트랜지스터 (342)를 통해서 충전된다.
도 7b는 로우 리던던시가 수행될 때 본 발명에 다른 메인 워드 라인 디코더드라이버의 동작을 설명하기 위한 타이밍도이다. 메인 워드 라인이 리던던트 메인 워드 라인으로 대체된다는 가정 하에서 본 발명에 따른 메인 워드 라인 디코더 드라이버의 동작이 이하 상세히 설명된다.
로우 액티브 신호 (PR)가 로직 하이 레벨이 될 때 (메인 워드 라인 (MWL0)에 대응하는 로우 어드레스 비트 신호들이 입력될 때), 프리차지 신호 (PDPX)는 프리차지 신호 발생기 (330) 내의 인버터 (302), NMOS 트랜지스터 (308), 그리고 PMOS 트랜지스터 (306)로 구성되는 비교적 느린 전송 경로를 통해서 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이는 PMOS 트랜지스터 (314)가 턴 오프되게 한다. 상기 로우 어드레스 비트 신호들이 로우 프리디코더 회로 (140)에서 디코드됨에 따라, 디코드 신호들 (DRA0)-(DRA2)은 활성화되며, 그 결과 메인 워드라인 디코더 드라이버 (160)의 NMOS 트랜지스터들 (324) 및 (326)이 턴 온 된다. NOR 게이트 (240)로부터의 리던던트 인에이블 신호 (PRREB)가 여전히 하이로 유지되기 때문에, 워드 라인 인에이블 신호 (PNWR)는 상기 디코드 신호 (DRA2)에 따라 로직 하이 레벨이 된다. 결과적으로, 메인 워드 라인 (MWL0)은 상기 로우 어드레스 비트 신호들이 프로그램 결함 어드레스 비트 신호들과 일치하는 지의 여부에 관계없이 NMOS 트랜지스터들 (324), (326) 및 (328)과 인버터 (318)를 통해서 활성화된다. 도 7b에 도시된 바와 같이, 상기 메인 워드 라인 (MWL0)은 문제를 야기하지 않는 레벨의 글리치 (glitch)와 같이 활성화된다.
상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치할 때, 상기 리던던트 메인 워드 라인에 대응하는 신호 (리던던트 로우선택 신호) (PRENi)는 로직 하이 레벨이 되고, 상기 NOR 게이트 (240)로부터의 리던던트 인에이블 신호 (PRREB)는 로우가 된다. 이는 프리차지 신호 (PDPX)가 NMOS 트랜지스터 (310)로 구성되는 비교적 빠른 전송 경로를 통해 로우로 비활성화되게 하며, 상기 프리챠지 신호 (PDPX)는 PMOS 트랜지스터 (314)를 턴온 시켜준다. 그리고, NMOS 트랜지스터 (328)가, 상기 리던던트 인에이블 신호 (PRREB)의 천이시에 로직 로우 레벨이 되는, 워드 라인 인에이블 신호 (PNWR)에 의해서 턴 오프되게 한다. 즉, 상기 활성화된 메인 워드 라인 (MWL0)은 비활성화되고 (또는 프리차지되고), 리던던트 메인 워드 라인 (RMWL0)은 활성화된다. 이후, 리던던트 서브 워드 라인 (RSWL0)이 충전되는 동작은 도 7a와 동일하며, 그것의 설명은 그러므로 생략된다.
본 발명에 따르면, 메인 워드 라인을 지정하기 위한 로우 어드레스 비트 신호들이 입력될 때, 먼저, 상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치하는 지의 여부에 관계없이 메인 워드 라인이 활성화된다. 다음에, 상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치할 때, 메인 워드 라인은 레벨 쉬프터 (331)의 비교적 빠른 전송 경로를 통해 생성된 프리차지 신호 (PDPX)에 의해서 빠르게 비활성화된다. 메인 워드 라인이 정상적으로 선택될 때 그리고 메인 워드 라인이 리던던트 메인 워드 라인으로 대체될 때, 인버터 체인 (76)에 의한 지연은 없다. 결국, 로우 액티브로부터의 액세스 시간 ((tRCD+tCAC)으로 결정됨)이 레이 아웃 면적의 증가없이단축된다 (액세스 속도가 향상된다).

Claims (11)

  1. 적어도 하나의 메인 워드 라인, 상기 적어도 하나의 메인 워드 라인에 대응하는 복수 개의 서브 워드 라인들, 적어도 하나의 리던던트 메인 워드 라인, 그리고 상기 적어도 하나의 리던던트 메인 워드 라인에 대응하는 복수 개의 리던던트 서브 워드 라인들을 가지는 반도체 메모리 장치에 있어서:
    상기 적어도 하나의 메인 워드 라인에 연결되며, 메인 워드 라인 선택용 로우 어드레스 비트 신호들을 디코딩한 디코드 신호들 및 로우 액티브 신호에 응답해서 상기 적어도 하나의 메인 워드 라인을 구동하는 메인 로우 디코더 드라이버와;
    상기 적어도 하나의 리던던트 메인 워드 라인으로 대체될 상기 적어도 하나의 메인 워드 라인에 대응하는 결함 로우 어드레스 비트 신호들을 프로그램하고, 상기 로우 어드레스 비트 신호들이 상기 결함 로우 어드레스 비트 신호들과 일치할 때 리던던트 로우 선택 신호를 발생하는 어드레스 프로그램 회로 및;
    상기 적어도 하나의 리던던트 메인 워드 라인에 연결되며, 상기 리던던트 로우 선택 신호에 응답해서 상기 적어도 하나의 리던던트 메인 워드 라인을 구동하는 리던던트 로우 디코더 드라이버를 포함하고,
    상기 적어도 하나의 메인 워드 라인이 활성화된 후, 상기 적어도 하나의 메인 워드 라인은 상기 리던던트 로우 선택 신호가 활성화될 때 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    서브 워드 라인 선택용 제 2 로우 어드레스 비트 신호들을 디코딩한 제 2 디코드 신호들에 응답해서 선택 신호를 발생하는 섹션 디코더 드라이버와;
    상기 복수 개의 서브 워드 라인들에 각각 연결되며, 상기 선택 신호에 응답해서 상기 복수 개의 서브 워드 라인들 중 하나의 서브 워드 라인을 상기 적어도 하나의 메인 워드 라인에 연결하는 복수 개의 서브 워드 라인 드라이버들 및;
    상기 복수 개의 리던던트 서브 워드 라인들에 각각 연결되며, 상기 선택 신호에 응답해서 상기 복수 개의 리던던트 서브 워드 라인들 중 하나의 리던던트 서브 워드 라인을 상기 적어도 하나의 리던던트 메인 워드 라인에 연결하는 복수 개의 리던던트 서브 워드 라인 드라이버들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 메인 로우 디코더 드라이버는,
    일 노드에 연결되며, 상기 노드의 전위에 응답해서 상기 적어도 하나의 메인 워드 라인을 구동하는 드라이버와;
    전원 전압보다 높은 레벨을 가지는 승압 전압과 상기 노드 사이에 연결되고 프리차지 신호에 응답해서 스위치 온/오프되는 제 1 스위칭 소자와;
    상기 로우 액티브 신호 및 상기 리던던트 로우 선택 신호에 응답해서 상기 프리차지 신호를 발생하는 프리차지 신호 발생기와;
    상기 노드와 접지 사이에 직렬 연결되는 제 2 및 제 3 스위칭 소자들 및;
    상기 제 2 스위칭 소자는 상기 제 1 디코드 신호들 중 하나의 디코드 신호에 응답해서 스위치 온/오프되고 상기 제 3 스위칭 소자는 워드 라인 인에이블 신호에 응답해서 스위치 온/오프되며;
    상기 제 1 디코드 신호들 중 다른 디코드 신호 및 상기 리던던트 로우 선택 신호에 응답해서 상기 워드 라인 인에이블 신호를 발생하는 워드 라인 신호 발생기를 포함하고,
    상기 리던던트 로우 선택 신호가 활성화될 때, 상기 프리차지 신호 및 상기 워드 라인 인에이블 신호는 상기 활성화된 메인 워드 라인을 프리차지하도록 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프리차지 신호 발생기는 상기 로우 액티브 신호 및 상기 리던던트 로우 선택 신호를 각각 받아들이는 입력 단자들 및, 출력 단자를 가지는 NAND 게이트 및; 상기 NAND 게이트의 출력 단자에 연결되며, 상기 NAND 게이트의 출력에 응답해서 상기 프리차지 신호를 발생하는 레벨 쉬프터를 포함하며, 상기 프리차지 신호의 하이-로우 천이 (high-to-low transition)는 로우-하이 천이 (low-to-high transition)에 비해서 빠른 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 워드 라인 인에이블 신호 발생기는 상기 제 1 디코드 신호들 중 다른 디코드 신호 및 상기 리던던트 로우 선택 신호를 각각 받아들이는 입력 단자들 및, 출력 단자를 가지는 NAND 게이트 및; 상기 NAND 게이트의 출력 단자에 연결된 입력 단자 및, 상기 워드 라인 인에이블 신호를 출력하는 출력 단자를 가지는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 각각이 매트릭스 형태로 배열된 복수 개의 메모리 셀들, 복수 개의 서브 워드 라인들, 그리고 복수 개의 리던던트 서브 워드 라인들을 가지는 복수 개의 메모리 셀 블록들과;
    상기 메모리 셀 블록들을 통해 상기 서브 워드 라인들과 동일한 방향으로 신장하는 복수 개의 메인 워드 라인들과;
    상기 메모리 셀 블록들을 통해 상기 리던던트 서브 워드 라인들과 동일한 방향으로 신장하는 복수 개의 리던던트 메인 워드 라인들과;
    상기 복수 개의 메인 워드 라인들에 연결되며, 메인 워드 라인 선택용 로우 어드레스 비트 신호들을 디코딩한 제 1 내지 제 3 디코드 신호들 및 로우 액티브 신호에 응답해서 하나의 메인 워드 라인을 선택 구동하는 메인 로우 디코더 드라이버와;
    상기 복수 개의 리던던트 메인 워드 라인들에 연결되며, 리던던트 로우 선택 신호들에 응답해서 하나의 리던던트 메인 워드 라인을 선택 구동하는 리던던트 로우 디코더 드라이버와;
    하나의 리던던트 메인 워드 라인에 의해서 대체될 메인 워드 라인에 대응하는 결함 로우 어드레스 비트 신호들을 프로그램하고 상기 로우 어드레스 비트 신호들이 상기 결함 로우 어드레스 비트 신호들과 일치할 때 상기 리던던트 로우 선택 신호들 중 하나의 리던던트 로우 선택 신호를 활성화시키는 어드레스 프로그램 회로 및;
    상기 리던던트 로우 선택 신호들에 응답해서 리던던트 인에이블 신호를 발생하는 제어 회로를 포함하고,
    상기 선택된 메인 워드 라인이 활성화된 후, 상기 메인 로우 디코더 드라이버는 상기 리던던트 인에이블 신호가 활성화될 때 상기 선택된 메인 워드 라인을 비활성화시키는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 회로는 상기 리던던트 로우 선택 신호들을 각각 받아들이는 입력 단자들 및, 상기 리던던트 인에이블 신호를 출력하는 출력 단자를 가지는 NOR 게이트를 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메인 로우 디코더 드라이버는,
    일 노드에 연결되며, 상기 노드의 전위에 응답해서 상기 적어도 하나의 메인 워드 라인을 구동하는 드라이버와;
    전원 전압보다 높은 레벨을 가지는 승압 전압과 상기 노드 사이에 연결되고 프리차지 신호에 응답해서 턴 온/오프되는 PMOS 트랜지스터와;
    상기 로우 액티브 신호 및 상기 리던던트 인에이블 신호에 응답해서 상기 프리차지 신호를 발생하는 프리차지 신호 발생기와;
    상기 노드에 연결되는 드레인, 상기 제 1 디코드 신호를 받아들이는 게이트 및, 소오스를 가지는 제 1 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 소오스에 연결된 드레인, 상기 제 2 디코드 신호를 받아들이는 게이트 및, 소오스를 가지는 제 2 NMOS 트랜지스터와;
    상기 제 2 NMOS 트랜지스터의 소오스에 연결된 드레인, 워드 라인 인에이블 신호를 받아들이는 게이트 및, 접지된 소오스를 가지는 제 3 NMOS 트랜지스터와;
    상기 제 3 디코드 신호 및 상기 리던던트 인에이블 신호에 응답해서 상기 워드 라인 인에이블 신호를 발생하는 워드 라인 신호 발생기를 포함하고,
    상기 리던던트 인에이블 신호가 활성화될 때, 상기 프리차지 신호 및 상기 워드 라인 인에이블 신호는 상기 선택된 메인 워드 라인을 프리차지하도록 비활성화되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 프리차지 신호 발생기는 상기 로우 액티브 신호 및 상기 리던던트 인에이블 신호를 각각 받아들이는 입력 단자들 및, 출력 단자를 가지는 NAND 게이트 및; 상기 NAND 게이트의 출력 단자에 연결되며, 상기 NAND 게이트의 출력에 응답해서 상기 프리차지 신호를 발생하는 레벨 쉬프터를 포함하며, 상기 프리차지 신호의 하이-로우 천이는 로우-하이 천이에 비해서 빠른 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 워드 라인 인에이블 신호 발생기는 상기 제 3 디코드 신호 및 상기 리던던트 인에이블 신호를 각각 받아들이는 입력 단자들 및, 출력 단자를 가지는 NAND 게이트 및; 상기 NAND 게이트의 출력 단자에 연결된 입력 단자 및, 상기 워드 라인 인에이블 신호를 출력하는 출력 단자를 가지는 인버터를 포함하는 반도체 메모리 장치.
  11. 적어도 하나의 메인 워드 라인, 적어도 하나의 리던던트 메인 워드 라인, 그리고 각각이 행 및 열 방향으로 배열된 복수 개의 메모리 셀들, 상기 적어도 하나의 메인 워드 라인에 대응하는 복수 개의 서브 워드 라인들, 그리고 상기 적어도 하나의 리던던트 메인 워드 라인에 대응하는 복수 개의 리던던트 서브 워드 라인들을 가지는 복수 개의 메모리 셀 블럭들을 포함하는 반도체 메모리 장치의 로우 구동 방법에 있어서:
    상기 적어도 하나의 메인 워드 라인을 지정하는 로우 어드레스 비트 신호들이 입력될 때 상기 적어도 하나의 메인 워드 라인을 활성화시키는 단계와;
    상기 로우 어드레스 비트 신호들이 프로그램된 결함 로우 어드레스 비트 신호들과 일치할 때 리던던트 인에이블 신호를 발생하는 단계 및;
    상기 리던던트 인에이블 신호에 응답해서 상기 활성화된 메인 워드 라인을 비활성화시키는 단계를 포함하는 것을 특징으로 하는 로우 구동 방법.
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