DE69332420T2

DE69332420T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69332420T2
Application number: DE69332420T
Authority: DE
Inventors: Haruki Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-08-28
Filing date: 1993-08-27
Publication date: 2003-06-18
Anticipated expiration: 2013-08-28
Also published as: DE69321544D1; US5392254A; EP0844616A2; DE69333792T2; JP2825401B2; EP0588129B1; EP0588129A2; EP0844616A3; EP0588129A3; DE69333792D1; KR940004639A; DE69332420D1; EP1231606A1; JPH0676563A; US5508970A; DE69321544T2; EP0844616B1; EP1231606B1; KR0136747B1

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiter- Speichervorrichtung, und insbesondere eine Halbleiter- Speichervorrichtung, die für einen taktsynchronen Direktzugriffsspeicher geeignet ist, der Daten mit hoher Geschwindigkeit und beliebig ausgeben kann.

Hintergrund der Erfindung

Aufgrund des kürzlich erzielten Fortschritts bei höheren Verarbeitungsgeschwindigkeiten wurde ein Mikroprozessor mit einer primären Speichervorrichtung angegeben, die eine große Kapazität hat. Zusammen mit der primären Speichervorrichtung hoher Kapazität ist eine Speichervorrichtung vorgeschlagen worden, die für einen Datenzugriff mit hoher Geschwindigkeit befähigt ist, wobei gleichzeitig die Beliebigkeitscharakteristika des Datenzugriffs geopfert werden, um das Problem des Engpasses hinsichtlich der niedrigen Verarbeitungsgeschwindigkeit infolge der niedrigen Zugriffsgeschwindigkeit seitens der externen Speichervorrichtung zu lösen.
Ein Beispiel der oben beschriebenen Speichervorrichtung wurde von den gleichen Erfindern in der japanischen Patentveröffentlichung Nr. 5-2873 (8. Januar 1993) vorgeschlagen, in der eine Adresse innerhalb einer vorgegebenen Anzahl von Zyklen eines dem System gelieferten Grundtaktes beschafft wird, und in der eine weitere Dateneingabe und Ausgabe eine vorgegebene Anzahl von Zyklen nach dem Zyklus beginnt, in dem die Adresse angefordert wurde. Darüber hinaus offenbart die japanische Patent- Veröffentlichung Nr. 6-84351 (25. März 1994) eine Speichervorrichtung, die mit internen Datenregistern ausgestattet ist und wie folgt arbeitet: eine Gruppe von Zugriffsdaten wird vorübergehend in den internen Registern für den Datenzugriff zwischen der Außenseite und den Speicherzellen gespeichert. Die in den Registern zu speichernden Daten werden durch Verwürfelungsschaltungen ausgewählt, d. h. eine Verwürfelungssteuerschaltung steuert die Verwürfelungsschaltungen, so dass Zugriffsdaten zyklisch in den entsprechenden Registern bei einer vorgegebenen Sequenz für jeden Zyklus eines Taktsignals gespeichert werden können. Ferner werden die Daten zwischen der Außenseite und den Registern über einen Eingangs-/Ausgangspuffer eingegeben und ausgegeben. Als Reaktion auf eine Kopfadresse, die den Beginn des Datenzugriffs anzeigt, wird eine vorgegebene Auswahlsequenz der Verwürfelungsschaltungen bestimmt.
Die oben angegebene Halbleiter-Speichervorrichtung wird im folgenden im einzelnen unter Bezug auf Fig. 4 beschrieben. In Fig. 4 wählt ein Spaltendecodierer 1 einen der Zellenblöcke CB1 bis CB5 eines Speicherkerns 2 aus. Jeder der Zellenblöcke CB1 bis CB5 hat vier Spalten CM1 bis CM4. Daten, die in den vier Spalten CM1 bis CM4 einer der Zellenblöcke CB1 bis CB5 (vom Spaltendecodierer 1 ausgewählt) gespeichert sind, werden gleichzeitig in die Datenleitungen DLN ausgegeben. Die Daten in den Datenleitungen DLN werden übertragen und lesen/schreiben über einen Datenpuffer 4 in die/aus den Datenleitungen RWD. Die Lese-/Schreib-Datenleitungen RWD sind über die Verwürfelungsschaltungen 61 bzw. 62 mit den Datenregistern 51 und 52 verbunden. Eine Verwürfelungssteuerschaltung 7 steuert die zwei Verwürfelungsschaltungen 61 und 62, so daß die Daten in der Lese-/Schreib-Datenleitung RWD selektiv 2-bitweise in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 bzw. 52 gespeichert werden können. Die in den Datenregistern 51 und 52 gespeicherten Daten werden von einem Datenauswahlabschnitt 9 ausgewählt und dann durch einen Datenausgabepuffer 8 als Datenausgabesignal ausgegeben.
Im folgenden wird der in Fig. 4 gezeigte Betrieb der Speichervorrichtung beschrieben.
Ein Block der fünf Zellenblocks CB1 bis CB5 der Speicherzelle 2 wird vom Spaltendecodierer 1 ausgewählt. Die Daten aus den vier Spalten CM1 bis CM4 des ausgewählten Blocks werden gleichzeitig in die Datenleitungen DLN ausgelesen und dann über den Datenspeicher 4 in die Lese-/Schreib-Datenleitungen RWD übertragen. Die vier Bitdaten werden über die Verwürfelungsschaltungen 61 und 62 und gesteuert von der Verwürfelungssteuerschaltung 7 selektiv 2-bitweise in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 bzw. 52 gespeichert. Die Zugriffssequenz der Datenbereiche R1, R2, R3 und R4 der Datenregister 51 und 52 ist beispielsweise die folgende: R1, R2, R3 und R4. Die in den Datenbereichen R1, R2, R3 und R4 gespeicherten Daten werden vom Datenauswahlabschnitt 9 ausgewählt, dem Datenausgabepuffer 8 übertragen und von dort als Datenausgabesignal ausgegeben.
Die oben beschriebene Halbleiter-Speichervorrichtung ist jedoch insofern problematisch, als es unmöglich ist, einen Datenzutritt zu starten, der von einem beliebigen Bit der Spalten CM1 bis CM4 beginnt, wenn Daten mit mehr als vier Bit (die Anzahl der Datenbereiche) aus den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 ausgegeben werden müssen. Der Grund ist der folgende: da die vom Spaltendecodierer 1 ausgewählten Spalten CM1 bis CM4 festeingestellt sind, wenn auf 8-Bitdaten zugegriffen wird, ist es unmöglich, 8-Bitdaten darzustellen, indem einfach 2 Sätze 8-Bitdaten kombiniert werden. Mit anderen Worten, es ist unmöglich, einen kontinuierlichen 8-Bit-Zugriff zu erzielen. Wenn beispielsweise die Zugriffssequenz "3" - "4"- "5" - "6" - "7" - "8" - "1" - "2" erforderlich ist, wird die Zugriffssequenz unweigerlich als "3" - "4" - "1" - "2" - "5" - "6" - "7" - "8" oder "3" - "4" - "1" - "2" - "7" - "8" - "5" - "6" bestimmt. Obwohl sich dieses Problem lösen lässt, indem großformatigere Register verwendet werden oder indem die Zugriffsgeschwindigkeit geopfert wird, bringt dieses Verfahren ein anderes Problem mit sich, nämlich dass sich die Speichercharakteristika der synchronen Speichervorrichtung verschlechtern.
Die DE-A-41 18 804 offenbart eine dynamische Halbleiterspeichervorrichtung, die eine MOS-Speicheranordnung hat, die ein Feld von Speicherzellen aufweist, die in Zeilen und Spalten angeordnet sind. Die Zeilen der Speicherzellen sind zu Wortleitungen verbunden. Es sind ebenfalls Paare von Bitleitungen vorgesehen, die mit den Spalten verbunden sind. Leseverstärker und Übertragungs-Gates sind für jedes Bitleitungspaar vorgesehen. Ein Zeilendecodierer ist mit den Übertragungs-Gates über Zeilenauswahlleitungen so verbunden, dass jeder Ausgang des Zeilendecodierers mit zwei benachbarten Übertragungs-Gates verbunden ist. Wird eine bestimmte Spalte aktiviert, aktiviert der Zeilendecodierer eine andere Spalte, die dieser benachbart ist, bevor die bestimmte Spaltenadresse tatsächlich erhalten wird. Infolgedessen können Informationsbits, die in vier Speicherzellen gespeichert sind, gleichzeitig zu den Registern übertragen und darin gehalten werden. Ein Multiplexer führt das serielle Auslesen der gehaltenen Informationsbits durch.

Zusammenfassung der Erfindung

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte taktsynchrone Halbleiter-Speichervorrichtung mit einer hohen Zugriffsgeschwindigkeit anzugeben, mit deren Hilfe auf Daten in Spaltenbits, die die Anzahl der Register übersteigen, trotz der kleinen Anzahl der Register kontinuierlich zugegriffen werden kann, und die Spaltenadresse, von der der Zugriff beginnt, ferner frei gewählt werden kann.
Die Aufgabe wird mit einer Halbleiter-Speichervorrichtung gelöst, die die Merkmale von Anspruch 1 aufweist. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen beschrieben.
In der erfindungsgemäßen Halbleiter-Speichervorrichtung kann auf Spaltendaten, deren Anzahl die Anzahl der auf der Ausgangsseite angeordneten Datenregister übersteigt, kontinuierlich direkt zugegriffen werden, ungeachtet der Anzahl der Datenregister, und des weiteren kann eine beliebige Zugriffsstartadresse bestimmt werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das eine Ausführungsform der Halbleiter-Speichervorrichtung der vorliegenden Erfindung zeigt,
Fig. 2 ist ein Zeitdiagramm zur unterstützenden Erläuterung des Betriebs der in Fig. 1 gezeigten Halbleiter- Speichervorrichtung,
Fig. 3 ist ein Blockdiagramm, das eine weitere Ausführungsform der Halbleiter-Speichervorrichtung der vorliegenden Erfindung zeigt,
Fig. 4 ist ein Blockdiagramm, das eine Halbleiter- Speichervorrichtung der gleichen Erfinder zeigt, die in einer früheren Anmeldung offenbart ist.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Die Ausführungsformen der vorliegenden Erfindung sind im folgenden unter Bezug auf die beigefügten Zeichnungen beschrieben.
Fig. 1 ist ein Blockdiagramm, das eine Ausführungsform der Halbleiter-Speichervorrichtung der vorliegenden Erfindung zeigt. In der Zeichnung enthält ein Speicherzellenarray MCA mehrere Speicherzellen, die in einem Matrix-Muster angeordnet sind. An das Speicherzellenarray MCA werden von einem Zeilendecodierer RD Decodierungssignale angelegt. Wie in Fig. 1 gezeigt ist, weisen die Spalten b11, b12, b21, b22, b31, b32, b41, b42, . . ., bn/2)1, b(n/2)2, die das Speicherzellenarray 1 bilden, ein Paar komplementärer Bitleitungen auf. Die Daten auf den Bitleitungen können gelesen werden, indem die Bitleitungsdaten mit Leseverstärkern abgetastet werden. Die Spalten b11, b12, b21, b22, b31, b32, b41, b42, . . ., bn/2)1, b(n/2)2 sind jeweils mit Spalten-Gates 11, 12, 13, 14, 15, 16, 17, 18, . . ., 1n - 1, 1n verbunden. Die Spalten-Gates 11 bis 1n werden jeweils mit Spaltenauswahlleitungen C1 bis Cn/2 ein- oder ausgeschaltet. Zwei der Spaltenauswahlleitungen werden durch eine Spalten- Gate-Gruppenauswahlschaltung CGS ausgewählt. Zwei Spalten- Gates werden von der einzigen ausgewählten Spaltenauswahlleitung eingeschaltet. Die Daten in den Spalten bll, b12, ..., bn/2)1, b(n/2)2 werden durch die Spalten-Gates 11 bis 1n auf die Datenleitungen DLN übertragen. Eine Verwürfelungssteuerschaltung 10 steuert die Verwürfelungsschaltungen 61 und 62 und wählt ferner zwei Spaltenauswahlleitungen C1 bis Cn/2 durch die Spalten-Gate- Gruppenauswahlschaltung CGS aus. Der Verwürfelungssteuerschaltung 10 wird eine Leseadresse AREAD geliefert.
Im folgenden ist der Betrieb der so konstruierten Speichervorrichtung beschrieben.
Wenn die Spaltenauswahlleitung C1 aktiviert ist, werden durch die Spalten-Gates 11 und 12 zwei Daten in den Spalten b11 und b12 zu den Datenleitungen DLN ausgegeben. Gleichermaßen werden, wenn die Spaltenauswahlleitung C2 aktiviert ist, durch die Spalten-Gates 13 und 14 zwei Daten in den Spalten b21 und b22 zu den Datenleitungen DLN ausgegeben. Gleichermaßen werden, wenn die Spaltenauswahlleitung Cn/2 aktiviert ist, durch die Spalten-Gates 1n - 1 und 1n zwei Daten in den Spalten b(n/2)1 und b(n/2)2 zu den Datenleitungen DLN ausgegeben.
Hier werden zwei der Spaltenauswahlleitungen C1 bis Cn/2 gleichzeitig durch die Verwürfelungssteuerschaltung 10 aktiviert. Infolgedessen können vier der Spalten-Gates 11 bis 1n ausgewählt werden, so dass 4-Bitdaten von den vier Spalten zu den Datenleitungen DLN ausgegeben werden. In diesem Falle werden die Spaltenauswahlleitungen C1 bis Cn/2 so ausgewählt, dass zur Verhinderung von Datenstörungen mehrere Daten nicht zu den gleichen Datenleitungen DLN ausgegeben werden. So werden beispielsweise die Spaltenauswahlleitungen C1 und C3 nicht gleichzeitig gewählt.
Die auf die Datenleitungen DLN übertragenen 4-Bitdaten werden durch den Datenpuffer 4 verstärkt und dann zu den Lese- /Schreib-Datenleitungen RWD übertragen. Zwei Bits jeder der zu den Lese-/Schreib-Datenleitungen RWD übertragenen 4- Bitdaten, wie oben beschrieben, werden durch die Verwürfelungsschaltungen 61 bzw. 62 ausgewählt und dann in Datenbereichen R1 und R2 eines Datenregisters 51 bzw. in Datenbereichen R3 und R4 eines Datenregisters 52 gespeichert, oder, gesteuert von der Verwürfelungssteuerschaltung 10, zu den Verwürfelungsschaltungen 61 und 62. Die Daten in den Bereichen R1, R2, R3 und R4 der Datenregister 51 und 52 werden durch einen Datenauswahlabschnitt 9 ausgewählt und dann über einen Datenausgangspuffer 8 als Datenausgabe nach außen ausgegeben.
Fig. 2 ist ein Zeitdiagramm, das die oben beschriebene Operation als Sequenz bezüglich der Zeit zeigt. In Fig. 2 bezeichnet (A) einen Basistakt CLK, (B) ein Spaltenadressenauswahlsignal /CAS, (C) Daten, wie e. g. Daten, die in den Datenbereichen R1 bzw. R2 zu speichern sind, (D) bezeichnet einen Zeitablauf, an dem Daten in den Datenbereichen R1 bzw. R2 gespeichert werden, (E) bezeichnet einen Zeitablauf, an dem Daten in den Datenbereichen R3 bzw. R4 gespeichert werden, (F) bezeichnet Daten, wie e. g. Daten, die in den Datenbereichen R3 bzw. R4 zu speichern sind, (G), (H) und (I) bezeichnen die Zustände von Ausgang 1, Ausgang 2 bzw. 3, die als Datenausgabe erhalten wurden, und (J) bezeichnet den jeweiligen Zustand der Spaltenauswahlleitungen C1 bis Cn/2.
Die Auswahl der Spaltenauswahlleitungen C1 bis Cn/2 wird für jeden Zyklus "1", "3", "5", "7", . . . des Taktes CLK neu durchgeführt. Die Daten in den neu gewählten Spalten b11 bis b(n/2)2 werden in den Lese-/Schreib-Datenleitungen RWD etwa nach zwei Zyklen zu deterministischen Daten. Die Fig. 2(C) und (F) zeigen diese deterministischen Daten. Jedes dieser Einzeldaten kann bestimmt werden, indem 4-bitweise übertragen wird. Zwei von den vier Bit werden in den Datenregistern 51 bzw. 52 gespeichert. Daher sind in Fig. 2 die Daten für jedes Datenregister 51 oder 52 gezeigt. Hier zeigt die Fig. 2(C) 4- Bitdaten, die 2-Bitdaten enthalten, und in den Datenbereichen R1 und R2 des Datenregisters 51 gespeichert werden. Fig. 2 (F) zeigt ferner 4-Bitdaten, die 2-Bitdaten enthalten, und in · den Datenbereichen R3 und R4 des Datenregisters 52 gespeichert werden. Wenn diese Daten in den Datenregistern 51 und 52 zu dem Zeitpunkt, an dem sie bestimmt wurden, gespeichert wurden, ist es möglich, diese Daten durch Zugriff auf die in den Datenbereichen R1, R2, R3 und R4 gespeicherten Daten sequentiell unter Verwendung des Datenauswahlabschnitts 9 nach außen auszugeben. Die Fig. 2(D) und (E) zeigen den zeitlichen Ablauf, an dem die Daten in den Datenregistern 51 und 52 unter Steuerung durch die Verwürfelungssteuerschaltung 10 gespeichert werden. Wenn sich im einzelnen ein Datenspeichersignal auf einem "H"-Pegel befindet, werden die Daten in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 gehalten. Wenn sich andererseits ein Datenspeichersignal auf dem "T"-Pegel befindet, werden die Daten der 4-Bitdaten in den Lese-/Schreib-Datenleitungen RWD in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 in Übereinstimmung mit den Verwürfelungsschaltungen 61 und 62 gespeichert.
Die Datenausgabe 1 kann von einer Adresse erhalten werden, die in Reaktion auf das Taktsignal CLK "1" wie folgt bestimmt wird: die Spaltenadressenauswahlleitungen C1 bis Cn/2, die die bestimmte Kopfadresse enthalten, und die Spaltenadressenauswahlleitungen C1 bis Cn/2, die diesen in der Ausgangssequenzrichtung benachbart sind, werden selektiv, von der Verwürfelungssteuerschaltung 10 gesteuert, aktiviert. Infolgedessen werden die entsprechenden Spalten-Gates 11, 12, 13, . . ., 1n gewählt, so dass in die Datenleitungen DLN 4- Bitdaten ausgegeben werden. Diese Daten werden vom Datenspeicher 4 abgetastet, um die Lese-/Schreib-Datenleitung RWD zu bestimmen, wie in Fig. 2(C) gezeigt ist. Daten, die in der 4-Bitdatenausgabe 1 die ersten zwei Bit darstellen, werden durch die Verwürfelungsschaltung 61 mit dem in Fig. 2(D) dargestellten Zeitablauf in den Datenbereichen R1 und R2 gespeichert. Danach aktiviert die Verwürfelungssteuerschaltung 10, in Reaktion auf den Takt "3", zwei Zyklen nach dem Zyklus, an dem die Kopfadresse bestimmt wurde, auch wenn von außen keine Adresse bestimmt wurde, auf die gleiche Weise die Spaltenauswahlleitungen, wie in dem Fall, in dem die dritte Adresse des Ausgangs 1 von außen bestimmt wurde. Fig. 2(F) zeigt den Zustand, in dem die Daten in die Datenleitungen DLN eingelesen und weiter von den Lese-/Schreib-Datenleitungen RWD bestimmt werden. Die dritten und vierten Bit des 4-Bitausgangs 1, die wie oben beschrieben, bestimmt werden, werden von der Verwürfelungsschaltung 62 in den Datenbereichen R3 und R4 der Datenregister gespeichert, wie in Fig. 2(E) gezeigt ist. Die gleiche Operation wird in der Folge für alle zwei Zyklen des Taktsignals CLK wiederholt.
Andererseits wird auf die Daten, die in den Datenregistern 51 und 52 gespeichert sind, in der Reihenfolge der Datenbereiche R1, R2, R3 und R4 über das Taktsignal CLK zugegriffen, wie in Fig. 2(A) gezeigt ist. Nachdem sie zu den Lese-/Schreib- Datenleitungen RWD übertragen wurden, werden die Daten in Übereinstimmung mit der Adressensequenz, die von der Verwürfelungssteuerschaltung 10 erwartet wird, in den Datenregistern 51 und 52 gespeichert. Es ist daher möglich, die Daten in der erwarteten Sequenz auszugeben. Wenn andererseits die Kopfadresse einer Reihe von Daten erneut bestimmt wird, können die Daten als Ausgabe 2 oder 3 ausgegeben werden, wie in den Fig. 2(H) bzw. (I) gezeigt ist. Wenn es im einzelnen erforderlich ist, die Daten, beginnend mit einer neuen Adresse in Reaktion auf das Taktsignal CLK "12", auszugeben, wird von außen in Reaktion auf das Taktsignal CLK 9 eine neue Kopfadresse bestimmt. Dann können neue Daten auf die gleiche Weise, wie oben beschrieben, übertragen werden; die Daten werden bestimmt, wie in A in Fig. 2(C) gezeigt, in den Datenbereichen R1 und R2 gespeichert und weiter kontinuierlich zum Ausgang 1 ausgegeben.
Bevor aber eine Reihe von Daten des Ausgangs 2 ausgegeben wird, wird für Ausgang 3 eine neue Kopfadresse bestimmt. Und die Daten des Ausgangs 3 werden, beginnend mit dem Datenbereich R3 des Datenregisters 52, ausgegeben. Die Reihenfolge der Datenübertragung ist die gleiche wie bei den Ausgängen 1 und 2. Die neue Kopfadresse wird in der Zeile des Taktsignals "11" festgelegt. Die 4-Bitdaten einschließlich der Kopfadresse werden in den Lese-/Schreibdatenleitungen RWD bestimmt, wie B in Fig. 2(F) zeigt. Die zwei Bit der 4- Bitdaten werden von der Verwürfelungsschaltung 62 ausgewählt und in den Datenbereichen R3 und R4 des Datenregisters 52 mit dem in Fig. 2(E) gezeigten Zeitablauf gespeichert. Auf die gleiche Weise werden die 4-Bitdaten für jedes der zwei Zyklen übertragen und weitere 2 Bit der Daten werden ausgewählt. Für eine kontinuierliche Ausgabe einer Reihe von Daten wird die oben angegebene Sequenz wiederholt.
Wenn des weiteren eine Reihe von 8-Bitdaten ausgegeben wird, wählt die Verwürfelungssteuerschaltung 10 die Spaltenauswahlleitungen C1 bis Cn/2 und die Verwürfelungsschaltungen 61 bzw. 62 nacheinander wie folgt aus: Die Beschreibung erfolgt hier unter der Bedingung, dass die in Fig. 1 gezeigten Spaltenauswahlleitungen C1 bis C4 der Datenfolge einer Reihe von 8-Bitdaten entsprechen.
Der Modus, in dem auf die 8-Bitdaten reihum zugegriffen wird, wird zunächst erläutert. Im vorliegenden Fall sind acht Kopfadressen vorhanden. Tabelle 1 zeigt die Beziehung zwischen den acht seriellen und zyklischen Zugriffsmoden, die nach den acht Kopfadressen klassifiziert sind, einem Paar auszuwählender Auswahlleitungen C1 bis C4, unter den 2-Bit- Lese-/Schreibdatenleitungen RWD auszuwählender 2-Bit-Lese- /Schreibdatenleitungen RWD, in denen die 4-Bitdaten bestimmt wurden, und die Datenbereiche R1 bis R4 der Datenregister 51 bzw. 52. TABELLE 1
(a): Datenbereiche der Datenregister
(A): Ein Paar Spaltenauswahlleitungen ist ausgewählt
(B): RWD-Leitungen mit den Registern verbunden
Der Modus, in dem auf drei Adressenbits, die für die 8- Bitdatenreihe repräsentativ sind, zugegriffen wird, indem aufeinanderfolgend "0" und "1", unabhängig vom Übertragbit bzw. Carry-Bit des am wenigsten signifikanten Bit, wiederholt wird, ist im folgenden erläutert. In dieser Zugriffssequenz wiederholt das am wenigsten signifikante Bit "0" und "1" abwechselnd für jeden Zyklus, das zweite Bit wiederholt "0" und "1" für alle zwei Zyklen als "00110011", und das dritte Bit wiederholt "0" und "1" für alle vier Zyklen als "0000111100001111". Tabelle 2 zeigt eine ähnliche Beziehung unter den acht seriellen und zyklischen Zugriffsmoden, die gemäß den acht Kopfadressen klassifiziert sind, ein Paar auszuwählender Spaltenauswahlleitungen C1 bis C4, unter den Lese-/Schreibdatenleitungen RWD auszuwählende 2-Bit-Lese- /Schreibdatenleitungen RWD, in denen die 4-Bitdaten bestimmt wurden, und die Datenbereiche R1 bis R4 der Datenregister 51 bzw. 52. TABELLE 2
(a): Datenbereiche der Datenregister
(A): Ein Paar Spaltenauswahlleitungen ist ausgewählt
(B): RWD-Leitungen mit den Registern verbunden
Vom Funktionsstandpunkt her ist die Auswahl (A) der Spaltenauswahlleitungen C1 bis Cn/2 und die Verbindung (B) der ausgewählten Lese-/Schreibdatenleitungen RWD zu den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 in den Tabellen 1 und 2 in der gleichen Spalte gezeigt. Die Operationszeitabläufe sind jedoch voneinander verschieden. Ferner werden die durch die Spaltenauswahlleitungen C1 bis Cn/2 ausgewählten und übertragenen Daten danach den Datenbereichen R1, R2, R3 und R4 hinzugefügt, wie in dem in Fig. 2 gezeigten Zeitdiagramm dargestellt ist.
Ferner ist in der obigen Ausführungsform die Anzahl der Spalten b11 bis b(n/2)2, die mit den Datenleitungen DLN gleichzeitig durch die Spaltenauswahlleitungen C1 bis Cn/2 verbunden sind, zwei. Im tatsächlichen System ändert sich die Zahl jedoch in Übereinstimmung mit der Zeit, die dafür benötigt wird, um beginnend mit den Spalten b11 bis b(n/2)2 bis zu den Lese-/Schreibdatenleitungen RWD die Daten zu bestimmen.
Fig. 3 zeigt eine weitere Ausführungsform der Halbleiter- Speichervorrichtung der vorliegenden Erfindung, die auf der Grundlage des oben dargestellten Standpunktes konfiguriert ist. In Fig. 3 werden von den Spaltenauswahlleitungen C1, C2, . . . durch die Spalten-Gates 11, 12, 13, . . . gleichzeitig zwei Sätze der in den Spalten b11, b23, b13, b21, b22, b23, . . . gespeicherten Daten 3-bitwise ausgewählt. Daher sind sechs Datenleitungen DLN und sechs Lese-/Schreibdatenleitungen RWD vorhanden. Außerdem ändert sich die Bitzahl der Datenregister 51 entsprechend den Datenbereichen R1, R2 und R3 auf 3 Bit und gleichermaßen ändert sich auch die Zahl der Bit der Datenregister 53 entsprechend den Datenbereichen R4, R5 und R6 auf 3 Bit.
Wie oben beschrieben, werden in der in Fig. 3 beschriebenen Konfiguration zwei Sätze der Spalten b11, b12 und b13, die Spalten b31, b32 und b33, die Spalten b41, b42 und b43 gleichzeitig von den Spalten-Gates 11, 12 und 13 gewählt und dann zu den Datenleitungen DLN als 6-Bitdaten ausgegeben. Die ausgegeben 6-Bitdaten werden über den Datenpuffer 4 zu den Lese-/Schreibdatenleitungen RWD übertragen und sie werden weiter über die Verwürfelungsschaltungen 62 bzw. 62 zu den Datenregistern 51 und 52 3-bitweise übertragen und gespeichert. Die gespeicherten Daten können über den Datenpuffer 8 durch Auswahl der Datenbereiche R1, R2, R3, R4, R5 und R6 der Datenregister 51 und 52 durch den Datenauswahlabschnitt 9 nach außen ausgegeben werden. In dieser Ausführungsform werden die Adressen für jeweils drei Zyklen aktualisiert.
Wenn die Daten von den Spalten innerhalb a Zyklen (a gleich einer ganzen Zahl) bis genau vor die Register übertragen werden, beträgt im allgemeinen die Anzahl der durch eine Spaltenauswahlleitung ausgewählten Spalten a. Wenn daher zwei Spaltenauswahlleitungen gleichzeitig ausgewählt werden, können 2a Bitdaten übertragen werden. Hier werden, obwohl die Anzahl der Ausgangsregister 2a ist, die Daten selektiv in den a Einheits-Registern gespeichert, indem a Bitdaten unter den 2a Bitdaten ausgewählt werden. Wie oben beschrieben, ist es möglich, auf eine größere Anzahl einer Reihe von Daten, als es der Anzahl der Ausgangsregister entspricht, zuzugreifen, indem die zwei Spaltenauswahlleitungen für jeden der a Zyklen ausgewählt werden.
Wie oben beschrieben, ist der Betrieb in Übereinstimmung mit der erfindungsgemäßen Halbleiter-Speichervorrichtung in dem synchronen System, das derart ist, dass die Daten während einer Datenübertragungsgrundzeit von a Zyklen des Grundtaktsignals von den Spalten des Speicherzellenarray zu den Ausgangsregistern übertragen werden, der folgende: die Daten werden von den Spalten von a Bit gleichzeitig durch Auswahl einer Spaltenauswahlleitung übertragen. Bei der Übertragung der Daten für jeden a Zyklus, werden 2a Bitdaten durch die Auswahl von zwei Spaltenauswahlleitungen übertragen. Wie oben beschrieben, werden die a Bitdaten selektiv in den a Einheits-Ausgangsregistern der 2a Einheits- Ausgangsregister gespeichert. Da a Bitdaten immer in den 2a Bitdaten vorhanden sind, die von einer beliebigen gegebenen Adresse übertragen werden, ist es daher möglich, Daten in den a Einheits-Registern in einer vorgegebenen Datenzugriffssequenz für jeden a Zyklus zu speichern. Mit anderen Worten, es kann eine neue Kopfadresse für jeden a Zyklus eingestellt werden und des weiteren kann, unabhängig von der Anzahl der Datenübertragungsleitungen und der Datenregister, auf eine Reihe von Daten kontinuierlich zugegriffen werden, wodurch ein optimaler synchroner Datenzugriff ermöglicht wird.
Wie oben beschrieben, kann in der erfindungsgemäßen Halbleiter-Speichervorrichtung kontinuierlich auf eine größere Anzahl von Spaltendaten zugegriffen werden, als es der Anzahl der auf der Ausgangsseite angeordneten Datenregister entspricht, und zwar unabhängig von der Anzahl der Datenregister, und ferner kann jede Zugriffstartadresse bestimmt werden.

Claims

1. Halbleiter-Speichervorrichtung, die umfaßt:

ein Speicherzellenarray (MCA) mit mehreren Speicherzellen, die in einem Matrix-Muster angeordnet sind, und mehreren Paaren von Bitleitungen (b11, b12; . . . bn/2, 1, bn/2 2), wobei mehrere der Speicherzellen, die in einer Spaltenrichtung angeordnet sind, mit jedem Paar der Bitleitungen verbunden sind,

eine Zeilendecodierschaltung (RD) zur Decodierung einer darin eingegebenen Zeilenadresse, um die Speicherzellen auszuwählen, die in Zeilenrichtung angeordnet sind,

mehrere Datenleitungen (DLN), wobei mehrere Paare der Bitleitungen gemeinsam mit jeder der Datenleitungen verbunden sind,

mehrere Spalten-Gates (11-18, . . . 1n - 1, 1n), wobei jedes Spalten-Gate zwischen einer entsprechenden Datenleitung und jedem Paar der Bitleitungen verbunden ist und eingeschaltet oder ausgeschaltet wird, um die entsprechende Datenleitung mit jedem Paar der Bitleitungen zu verbinden oder von ihm zu trennen,

mehrere Spaltenauswahlleitungen (c1 - cn/2), wobei jede mit Steueranschlüssen von Einheiten von k einander benachbarten Spalten-Gates verbunden ist zum gleichzeitigen Einschalten oder Abschalten der k Spalten-Gates einer Einheit, wobei k eine ganze Zahl größer als 1 ist,

eine Spalten-Gate-Auswahlschaltung (CGS) zur Aktivierung der Spaltenauswahlleitungen,

ein Datenpuffer (4), der mit den Datenleitungen zum Puffern und Ausgeben von Daten auf den Datenleitungen verbunden ist,

eine Registereinrichtung (51, 52), die mehrere Register aufweist, von denen jedes a Einheiten von Ein- Bitdatenregistern (R1 bis R4) hat, wobei a eine ganze Zahl größer als Eins ist,

eine Steuereinrichtung (CGS; 10; 61, 62; C1, C2, . . .; 11, 12, . . .) zur Auswahl von zwei Sätzen von Spalten, wobei jeder Satz a Spalten der mehreren Spalten für jeweils a Zyklen eines Taktes (CLK) in Übereinstimmung mit einer Leseadresse (AREAD)umfaßt, und zur Speicherung von a Einheiten von Daten, die unter 2a Einheiten von Daten der ausgewählten zwei Sätze von Spalten in einem der Register (51, 52) der Registergruppe (51, 52) ausgewählt wurden, abwechselnd alle a Zyklen auf der Grundlage einer Sequenz der Leseadressen,

eine Abtastschaltung (9) zum Abtasten der Register in der vorgegebenen Sequenz zur Ausgabe von in den Registern gespeicherten Daten und

eine Ausgangspufferschaltung (8) zum Puffern und zur Ausgabe der von der Abtastschaltung gelieferten Daten.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Registereinrichtung (51, 52) eine erste und eine zweite Registergruppe umfaßt, die mehrere Register aufweisen, und die erste und die zweite Registergruppe (51, 52) abwechselnd genutzt werden.

3. Halbleiter-Speichervorrichtung nach Anspruch 2, wobei die Steuereinrichtung eine erste Übertragungsschaltungseinheit (61) umfaßt, die zwischen den Datenspeicher (4) und die erste Registergruppe (51) geschaltet ist, und eine zweite Übertragungsschaltungseinheit (62) umfaßt, die zwischen den Datenspeicher (4) und die zweite Registergruppe (52) geschaltet ist.

4. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Spalten-Gate- Auswahlschaltung (CGS) zwei Einheiten der Spaltenauswahlleitungen (C1 - Cn/2) gleichzeitig auswählt.

5. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Spalten-Gate- Auswahlschaltung (CGS) gleichzeitig eine k-te Spaltenauswahlleitung und mindestens eine (k + 1)-te Spaltenauswahlleitung auswählt.

6. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei (2k) Einheiten von Datenleitungen (DLN), n Einheiten von Spalten-Gates, n/k Einheiten von Spaltenauswahlleitungen vorgesehen sind, die jeweils mit Steueranschlüssen von einander benachbarten k Einheiten der Spalten-Gates zum gleichzeitigen Einschalten oder Abschalten der k Einheiten der Spalten-Gates verbunden sind, wobei die erste bis vierte Spaltenauswahlleitung (C1, C2, C3, C4) das erste und das zweite Spalten-Gate, das dritte und vierte Spalten-Gate, das fünfte und sechste Spalten-Gate bzw. das siebte und achte Spalten-Gate einschaltet, um jeweils das entsprechende erste und zweite, dritte und vierte, fünfte und sechste bzw. siebte und achte Bitleitungspaar zu wählen,

die Registereinrichtung (51, 52) 2k Einheiten von Registern aufweist, von denen jedes der Speicherung von Ein-Bitdaten dient, die vom Puffer ausgegeben werden,

wobei in einer zyklischen und kontinuierlichen Auswahl des Bitleitungspaars:

i) wenn das zuerst auszuwählende Bitleitungspaar von der ersten Spaltenauswahlleitung C1 ausgewählt ist, die Spalten- Gate-Auswahlleitung die Spaltenauswahlleitungen in der Reihenfolge (C1, C2), (C2, C3), (C3, C4), (C4, C1) wählt,

ii) wenn das zuerst auszuwählende Bitleitungspaar von der zweiten Spaltenauswahlleitung C2 ausgewählt ist, die Spalten- Gate-Auswahlleitung die Spaltenauswahlleitungen in der Reihenfolge (C2, C3), (C3, C4), (C4, C1), (C1, C2) wählt,

iii) wenn das zuerst auszuwählende Bitleitungspaar von der dritten Spaltenauswahlleitung C3 ausgewählt ist, die Spalten- Gate-Auswahlleitung die Spaltenauswahlleitungen in der Reihenfolge (C3, C4), (C4, C1), (C1, C2), (C2, C3) wählt und

iv) wenn das zuerst auszuwählende Bitleitungspaar von der vierten Spaltenauswahlleitung C4 ausgewählt ist, die Spalten- Gate-Auswahlleitung die Spaltenauswahlleitungen in der Reihenfolge (C4, C1), (C1, C2), (C2, C3), (C3, C4) wählt.

7. Halbleiter-Speichervorrichtung nach Anspruch 6, wobei die Registereinrichtung zwei Registergruppen aufweist, die jeweils zwei Register enthalten und wobei die jeweiligen Registergruppen verschachtelt sind.

8. Halbleiter-Speichervorrichtung nach Anspruch 6 oder 7, wobei die Steuereinrichtung zwei Übertragungsschaltungseinheiten enthält, die jeweils zwischen den Datenspeicher und jeder Registergruppe geschaltet sind.

9. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei k = 2 ist.

10. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei k = 3 ist.

11. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Spalten-Gate-Auswahlschaltung (CGS) mehrere Auswahlschaltungen umfaßt, die jeweils für eine Gruppe von k Einheiten der Gates angeordnet sind,

die Registereinrichtung (51, 52) eine erste Registergruppe (51) umfaßt, die aus a-Einheiten von Datenregistern zur gleichzeitigen Übertragung von Daten zu und von den Datenleitungen besteht, wobei auf die a-Einheiten- Datenregister seriell in einer konstanten Sequenz zugegriffen wird, und

die Steuereinrichtung (CGS; 10; 61, 62; C1, C2, . . .; 11, 12, . . .) umfaßt: eine Verwürfelungsschaltung (61, 62) zur Bezeichnung eines beliebigen erforderlichen Spalten-Gate und zum weiteren selektiven Verbinden der mit den bezeichneten Spalten-Gates verbundenen Datenleitungen mit den Datenregistern, so dass die mit den bezeichneten Spalten- Gates verbundenen Datenleitungen mit den Registern mit seriellem Zugriff in einer vorgegebenen Sequenz verbunden werden können.

12. Halbleiter-Speichervorrichtung nach Anspruch 11, die ferner eine zweite Registergruppe (52) umfaßt, die a- Einheiten von Registern hat und die auf die gleiche Weise wie die erste Registergruppe (51) betrieben werden kann, wobei die erste und die zweite Registergruppe abwechselnd genutzt werden.

13. Halbleiter-Speichervorrichtung nach Anspruch 12, wobei die Verwürfelungsschaltung (61, 62) aus einer ersten Verwürfelungsschaltungseinheit (62), die zwischen dem Datenpuffer und der zweiten Registergruppe (52) geschaltet ist, besteht.

14. Halbleiter-Speichervorrichtung nach den Ansprüchen 11 bis 13, wobei die Gate-Auswahlschaltungen die k-te Einheit der k Spalten-Gates und die mindestens (k + 1)-te Einheit der k Spalten-Gates gleichzeitig auswählen.

15. Halbleiter-Speichervorrichtung nach Anspruch 12, wobei die Verwürfelungsschaltung (61, 62) aus einer ersten Verwürfelungsschaltungseinheit (62), die zwischen dem Datenpuffer und der ersten Registergruppe (51) geschaltet ist, und aus einer zweiten Verwürfelungsschaltungseinheit (62), die zwischen dem Datenpuffer und der zweiten Registergruppe (52) geschaltet ist, besteht.

16. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei das Speicherzellenarray (MCA) n Paare von Bitleitungen aufweist;

(2k)-Einheiten Datenleitungen (DLN) vorgesehen sind, wobei die Anzahl (2k) der Datenleitungen kleiner als n ist, jedes Bitleitungspaar mit einer beliebigen Datenleitung verbunden ist und dadurch mehrere Bitleitungspaare gemeinsam mit jeder Datenleitung verbunden sind;

n-Einheiten Spalten-Gates (11, 12, . . .) vorgesehen sind;

n/k-Einheiten von Spaltenauswahlleitungen (C1, C2, C3, C4, . . .) vorgesehen sind, die jeweils zur gleichzeitigen Ein- oder Ausschaltung der k-Einheiten von Spalten-Gates mit Steueranschlüssen der gegenseitig benachbarten k-Einheiten- Spalten-Gates verbunden sind;

die erste bis vierte Spaltenauswahlleitung (C1 bis C4) das erste und zweite Spalten-Gate, das dritte und vierte Spalten- Gate, das fünfte und sechste Spalten-Gate bzw. das siebte und achte Spalten-Gate einschaltet, um das entsprechende erste und zweite, dritte und vierte, fünfte und sechste bzw. siebte und achte Bitleitungspaar auszuwählen;

die Registereinrichtung (51, 52) 2k-Einheiten von Registern aufweist, wobei jedes zur Speicherung von Ein-Bitdaten dient, die vom Puffer ausgegeben werden;

die Steuereinrichtung eine Übertragungsschaltung (61, 62) umfaßt, die zwischen dem Datenpuffer und der Registereinrichtung zur Verwürfelung von 2k-Einheiten von Daten geschaltet ist, die vom Datenpuffer ausgegeben werden, und zur Speicherung der verwürfelten Daten in den Registern der Registereinrichtung in einer vorgegebenen Reihenfolge und

in einer zyklischen und kontinuierlichen Auswahl der Bitleitungspaare:

i) wenn das zuerst auszuwählende Bitleitungspaar von der Spaltenauswahlleitung (C1) ausgewählt ist, die Spalten-Gate- Auswahlschaltung die Spaltenauswahlleitungen in der Reihenfolge (C1, C2), (C2, C3), (C3, C4), (C4, C1) auswählt;

ii) wenn das zuerst auszuwählende Bitleitungspaar von der Spaltenauswahlleitung (C2) ausgewählt ist, die Spalten-Gate- Auswahlschaltung die Spaltenauswahlleitungen in der Reihenfolge (C2, C1), (C1, C4), (C4, C3), (C3, C2) auswählt;

iii) wenn das zuerst auszuwählende Bitleitungspaar von der Spaltenauswahlleitung (C3) ausgewählt ist, die Spalten-Gate- Auswahlschaltung die Spaltenauswahlleitungen in der Reihenfolge (C3, C4), (C4, C1), (C1, C2), (C2, C3) auswählt und

iv) wenn das zuerst auszuwählende Bitleitungspaar von der Spaltenauswahlleitung (C4) ausgewählt ist, die Spalten-Gate- Auswahlschaltung die Spaltenauswahlleitungen in der Reihenfolge (C4, C3), (C3, C2), (C2, C1), (C1, C4) auswählt.

17. Halbleiter-Speichervorrichtung nach Anspruch 16, wobei die Registereinrichtung aus t-Einheiten von Registergruppen besteht, wobei jede Gruppe aus den k-Einheiten-Registern besteht und die entsprechenden Registergruppem im Gebrauch verschachtelt sind.

18. Halbleiter-Speichervorrichtung nach Anspruch 17, wobei die Übertragungsschaltung aus t-Einheiten von Übertragungsschaltungseinheiten besteht, die jeweils zwischen dem Datenpuffer und jeder der Registergruppen geschaltet sind.

19. Halbleiter-Speichervorrichtung nach einem der Ansprüche 16 bis 18, wobei die Abtastschaltung auf der Grundlage eines Taktsignals aktiviert wird.

20. Halbleiter-Speichervorrichtung nach einem der Ansprüche 16 bis 19 wobei k = 2 oder 3 ist.

21. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei das Speicherzellenarray (MCA) n-Paare von Bitleitungen aufweist;

n-Einheiten von Spalten-Gates (11, 12, . . .) vorgesehen sind;

n/k-Einheiten von Spaltenauswahlleitungen (C1, C2, C3, C4, . . .) vorgesehen sind, die jeweils zur gleichzeitigen Ein- oder Ausschaltung der k-Einheiten von Spalten-Gates mit Steueranschlüssen gegenseitig benachbarter k-Einheiten der Spalten-Gates verbunden sind;

die erste bis vierte Spaltenauswahlleitung (C1 bis C4) das erste bis k-te Spalten-Gate, das (k + 1)-te bis (2 · k)-te, (2 · k + 1)-te bis (3 · k)-te Spalten-Gate bzw. das (3 · k + 1)-te bis (4 · k)-te Spalten-Gate einschaltet, um das entsprechende erste bis k-te, das (k + 1)-te bis (2 · k)-te, (2 · k + 1) bis 3 · k)-te bzw. (3 · k + 1)-te bis 4 · k)-te Bitleitungspaar auszuwählen;

die Registereinrichtung (51, 52) 2k-Einheiten von Registern aufweist, wobei jedes zur Speicherung von Ein-Bitdaten dient, die vom Datenpuffer ausgegeben werden;

die Steuereinrichtung eine Übertragungsschaltung (61, 62) umfaßt, die zwischen dem Datenpuffer und der Registereinrichtung zur Verwürfelung von 2k Einheiten Daten geschaltet ist, die vom Datenpuffer ausgegeben werden, und zur Speicherung der verwürfelten Daten in den Registern der Registereinrichtung in einer vorgegebenen Reihenfolge, und

in einer zyklischen und kontinuierlichen Auswahl der Bitleitungspaare:

iii) wenn das zuerst auszuwählende Bitleitungspaar von der Spaltenauswahlleitung (C3) ausgewählt ist, die Spalten-Gate- Auswahlschaltung die Spaltenauswahlleitungen in der Reihenfolge (C3, C4), (C4, C1), (C1, C2), (C2, C3) auswählt, und