DE3788747T2

DE3788747T2 - Halbleiterspeicher.

Info

Publication number: DE3788747T2
Application number: DE87303753T
Authority: DE
Inventors: Norio C O Patents Divi Ebihara; Hiroyuki C O Patents Divi Kita; Yoshihito C O Patents D Ohsawa; Takayuki C O Patents Di Sasaki
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-04-28
Filing date: 1987-04-28
Publication date: 1994-05-05
Anticipated expiration: 2007-04-29
Also published as: DE3788747D1; EP0246767A3; EP0246767A2; US5040149A; EP0246767B1; CN1009682B; CN87103783A; CA1293565C

Description

Die Erfindung betrifft Halbleiterspeicher. Sie bezieht sich insbesondere auf asynchrone 3-Port-FIFO-Speicher (FIFO = "first-in-first-out"). Solche Speicher lassen sich z. B. für die Bildverarbeitung in Videorekordern oder Fernsehgeräten einsetzen.
Es wurden bereits asynchrone 3-Port-FIFO-Speicher vorgeschlagen, die Speicher mit seriellem Zugriff (SAM) enthalten, bei denen die Daten zeilenweise eingeschrieben und ausgelesen werden. Derartige Speicher weisen ein erstes, ein zweites und ein drittes SAM auf. Das erste SAM umfaßt einen Wähler, ein Register mit einer Kapazität von beispielsweise 1024 Bit sowie eine erste Verriegelungsschaltung. Das zweite SAM umfaßt eine zweite Verriegelungsschaltung und ein erstes Schieberegister. Das dritte SAM umfaßt eine dritte Verriegelungsschaltung und ein zweites Schieberegister.
Dem Wähler, dem Register und der ersten Verriegelungsschaltung werden Schreibtaktsignale CKW zugeführt. Dem Register werden über einen Eingang serielle Daten zugeführt. Wenn dem Wähler Löschsignale CLR 0 zugeführt werden, werden die Daten gelöscht und damit auf "0" gesetzt. Der Wähler wird durch Schreibaktivierungssignale WE aktiviert. Wenn dem Wähler Taktsignale CKW zugeführt werden, werden Adressensignale erzeugt. Der Wähler führt die Adressensignale dem Register zu. Über den Eingang eingegebene serielle Daten werden in dem Register an vorbestimmten, durch die Adressensignale identifizierten Adressen gespeichert. Die in dem Register gespeicherten Daten werden vorübergehend in der ersten Verriegelungsschaltung verriegelt.
Die mit Hilfe der ersten Verriegelungsschaltung verriegelten Daten werden zeilenweise in einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) an einer vorbestimmten Stelle eingeschrieben, die durch von einer Schreibadressenschaltung erzeugte Adressensignale zugeteilt wird.
Die Daten, die in dem DRAM an einer vorbestimmten, durch von einer ersten Leseadressenschaltung erzeugte Adressensignale zugeteilten Stelle, eingeschrieben sind, werden zeilenweise ausgelesen und zu der zweiten Verriegelungsschaltung und von dort zu dem ersten Schieberegister übertragen. Der ersten Leseadressenschaltung, der zweiten Verriegelungsschaltung und dem ersten Schieberegister werden Lesetaktsignale CKR1 zugeführt. Dem ,ersten Schieberegister werden außerdem Löschsignale CLR1 zugeführt.
Jedesmal, wenn die Taktsignale CKL1 zugeführt werden, werden die in das erste Schieberegister übertragenen Daten um 1 Bit zu einem ersten Ausgang verschoben und bilden erste Daten.
Andererseits werden die Daten, die in dem DRAM an einer vorbestimmten, durch von einer zweiten Leseadressenschaltung erzeugte Adressensignale identifizierten Stelle eingeschrieben sind, zeilenweise ausgelesen und zu der dritten Verriegelungsschaltung und weiter zu dem zweiten Schieberegister übertragen. Es werden Lesetaktsignale CKL2 für die zweite Adressenschaltung, die dritte Verriegelungsschaltung und das zweite Schieberegister zugeführt. Dem zweiten Schieberegister werden außerdem Löschsignale CLR2 zugeführt.
Jedesmal, wenn die Taktsignale CKL2 zugeführt werden, werden die zu dem zweiten Schieberegister übertragenen Daten um 1 Bit zu einem zweiten Ausgang verschoben und bilden zweite Daten.
Ein erster Port umfaßt den Wähler, das Register und die erste Verriegelungsschaltung. Ein zweiter Port umfaßt die zweite Verriegelungsschaltung und das erste Schieberegister. Ein dritter Port umfaßt die dritte Verriegelungsschaltung und das zweite Schieberegister. Der erste, der zweite und der dritte Port können, wie oben erwähnt, unabhängig voneinander asynchron betrieben werden.
Die oben erwähnte Anordnung hat jedoch den Nachteil, daß die Chips, die die SAMs bilden, relativ groß sind und infolgedessen hohe Kosten verursachen. Außerdem läßt die Betriebseffizienz der Anordnung zu wünschen übrig.
Die Literaturstelle WESCON TECHNICAL PAPERS, vol. 16,19-22, September 1972, Seiten 4/3. 1 bis 4/3. 5, Western Electronic Show and Convention, Los Angeles, USA, Y. HSIA "Memory applications of the MNOS" beschreibt einen Halbleiterspeicher mit Merkmalen, die den Merkmalen des Oberbegriffs von Anspruch 1 entsprechen.
Die vorliegende Erfindung stellt einen Halbleiterspeicher zur Verfügung mit einer Speichereinrichtung mit einer Mehrzahl von Speicherelementen, die in Zeilen angeordnet und in jeder Zeile eine Mehrzahl von Blöcken zur Speicherung von Daten bilden, wobei jeder dieser Blöcke eine Mehrzahl von fortlaufend numerierten Unterblöcken bildet,
sowie mit Eingangspuffereinrichtungen und Ausgangspuffereinrichtungen mit jeweils einem Paar von Speichern zur Eingabe bzw. zum Empfang von Daten in die bzw. aus der Speichereinrichtung,
wobei die Speicherkapazität der Speichereinrichtung wenigstens doppelt so groß ist wie die Speicherkapazität der genannten Speicher in den Eingangs- und Ausgangspuffereinrichtungen,
der gekennzeichnet ist durch
eine Teilereinrichtung zum Teilen von Daten in kleinere Dateneinheiten und zum gleichzeitigen parallelen Einschreiben der kleineren Dateneinheiten an den jeweils gleich numerierten Exemplaren der Unterblöcke in allen Blöcken in einem entsprechenden ausgewählten Exemplar der genannten Zeilen und
eine Rekombinationseinrichtung zum Rekombinieren der in der Speichereinrichtung an den betreffenden gleich numerierten Exemplaren der Unterblöcke in allen Blöcken in einem ausgewählten Exemplar der genannten Zeile gespeicherten kleineren Dateneinheiten und zum Auslesen der rekombinierten Daten.
Im folgenden sei die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf die anliegenden Zeichnungen näher erläutert, in denen gleiche Teile durchgehend mit gleichen Bezugszeichen versehen sind.
Fig. 1 zeigt das Blockschaltbild eines Ausführungsbeispiels des Halbleiterspeichers gemäß der Erfindung,
Fig. 2 zeigt die Schaltung eines aus einer Eingangspuffereinrichtung bestehenden Speichers mit seriellem Zugriff (SAM) in dem Speicher von Fig. 1,
Fig. 3 zeigt die Schaltung eines aus einer Ausgangspuffereinrichtung bestehenden Speichers mit seriellen Zugriff in dem Speicher von Fig. 1,
Fig. 4 zeigt ein schematisches Blockschaltbild der Eingangspuffereinrichtung,
Fig. 5 zeigt ein schematisches Blockschaltbild der Ausgangspuffereinrichtung,
Fig. 6 zeigt ein Blockschaltbild eines in dem Speicher von Fig. 1 verwendeten dynamischen Speichers mit wahlfreiem Zugriff (DRAM),
Fig. 7 zeigt ein Diagramm zur Veranschaulichung der Zeitbeziehung zwischen dem dynamischen Speicher mit wahlfreiem Zugriff und dem Speicher mit seriellem Zugriff der Eingangspuffereinrichtung,
Fig. 8 zeigt ein Diagramm zur Veranschaulichung der Zeitbeziehung zwischen dem dynamischen Speicher mit wahlfreiem Zugriff und dem Speicher mit seriellem Zugriff der Ausgangspuffereinrichtung,
Fig. 9 zeigt das Blockschaltbild eines weiteren Ausführungsbeispiels des Halbleiterspeichers gemäß der Erfindung,
Fig. 10 zeigt ein schematisches Verdrahtungsdiagramm eines Schalters und eines Wählers in der Schaltung von Fig. 9,
Fig. 11 zeigt ein detailliertes Verdrahtungsdiagramm von Fig. 10,
Fig. 12 zeigt das Blockschaltbild eines dynamischen Speicher mit wahlfreiem Zugriff (DRAM), der in dem Speicher von Fig. 9 Verwendung findet.
Es sei nun auf die Zeichnungen, insbesondere auf Fig. 1 Bezug genommen. Das bevorzugte Ausführungsbeispiel des Halbleiterspeichers gemäß der Erfindung ist ein asynchroner 3-Port-FIFO-Halbbildspeicher. Der Halbleiterspeicher enthält einen Wähler 20. Wenn dem Wähler Löschsignale CLR 0 zugeführt werden, werden die zu löschenden Daten auf "0" gesetzt. Der Wähler wird durch Schreibaktivierungssignale WE aktiviert. Wenn dem Wähler 20 Taktsignale CKW zugeführt werden, erzeugt er Adressensignale. Der Wähler 20 ist mit Schreibspeichern mit seriellem Zugriff (SAMs) 21 und 22 gleicher Kapazität verbunden. Die SAMs 21 und 22 haben beispielsweise jeweils eine Kapazität von 256 Bit. Wenn den SAMs 21 und 22 über einen Eingang 23 Daten zugeführt werden, in denen ein Pixel aus 4 Bit besteht, werden diese Daten in die SAMs 21 und 22 an einer vorbestimmten, durch Adressensignale identifizierten Stelle eingeschrieben. Die SAMs 21 bzw. 22 haben jeweils von "0" bis "63" durchnumerierte Adressen, die 64 Pixeln entsprechen, da ihre Speicherkapazität 256 Bit beträgt. Deshalb werden an den von den Adressensignalen bestimmten Adressen jeweils vier Datenbits eingeschrieben, die über den Eingang 23 zugeführt werden. Umgekehrt werden die in den SAMs 21 und 22 eingeschriebenen Daten mit Hilfe eines Schalters 24 abgegriffen und einer Speichereinrichtung 25, z. B. einem dynamischem Speicher mit wahlfreiem Zugriff (DRAM) zugeführt. Während Daten in das SAM 22 eingeschrieben werden, werden die in dem SAM 21 gespeicherten Daten zu dem DRAM 25 übertragen. Umgekehrt werden die in dem SAM 22 gespeicherten Daten zu dem DRAM 25 übertragen, während Daten in dem SAM 21 eingeschrieben werden. Ein erster Port umfaßt den Wähler 20, die SAMs 21 und 22, den Eingang 23 und den Schalter 24.
Die Kapazität des DRAMs 25 kann beispielsweise 303 Zeilen betragen, wobei eine Zeile 4096 Bit umfaßt (insgesamt also 4096·303 Bit). Jede Zeile kann beispielsweise in 16 Blöcke zu jeweils 256 Bit unterteilt sein. Das DRAM 25 ist mit einer Schreib-Zeilenadressenschaltung 26 und einer Schreib-Spaltenadressenschaltung 27 verbunden. Die Zeilenadressenschaltung 26 erzeugt Adressensignale, um die Zeile des DRAMs 25 zu identifizieren, in der die Daten eingeschrieben werden sollen. Die Spaltenadressenschaltung 27 erzeugt Adressensignale, um die Spalte des DRAMs 25 zu identifizieren, in der die Daten eingeschrieben werden sollen. Dadurch können die 256 Datenbits aus den SAMs 21 und 22 in einem vorbestimmten Block DRAM 25 eingeschrieben werden.
Das DRAM 25 ist außerdem mit einer ersten Lese-Zeilenadressenschaltung 28 und einer ersten Lese-Spaltenadressenschaltung 29 verbunden. Die Zeilenadressenschaltung 28 erzeugt Adressensignale zur Identifizierung der Zeile des DRAMs 25, aus der die Daten ausgelesen werden sollen. Die Spaltenadressenschaltung 29 erzeugt Adressensignale zur Identifizierung der Spalte des DRAMs 25, aus der die Daten ausgelesen werden sollen. Deshalb können 256 Datenbits ausgelesen werden, die in einem vorbestimmten Block des DRAMs 25 eingeschrieben sind.
Das DRAM 25 ist außerdem mit einer zweiten Lese-Zeilenadressenschaltung 30 und einer zweiten Lese-Spaltenadressenschaltung 31 verbunden. Die Zeilenadressenschaltung 30 erzeugt Adressensignale zur Identifizierung der Zeile des DRAMs 25, aus der die Daten ausgelesen werden sollen. Die Spaltenadressenschaltung 31 erzeugt Adressensignale zur Identifizierung der Spalte des DRAMs 25, aus der die Daten ausgelesen werden sollen. Deshalb können die von einem vorbestimmten Block des DRAMs 25 eingeschriebenen 256 Datenbits ausgelesen werden.
Der Ausgang des DRAMs 25 ist mit einem Schalter 35 verbunden, der außerdem mit den SAMs 33 und 34 verbunden ist, die jeweils die gleiche Kapazität haben wie die SAMs 21 und 22. Die SAMs 33 und 34 sind mit einem Wähler 35 verbunden, der ähnlich arbeitet wie der Wähler 20, sowie mit einem Ausgang 36. Eine erste Ausgangspuffereinrichtung, die einen zweiten Port bildet, umfaßt die SAMs 33 und 34, den Wähler 35 und den Ausgang 36. Die Adressenschaltungen 28 und 29 erzeugen Adressensignale zur Bestimmung von 256 Datenbits, die in einem vorbestimmten Block des DRAMs 25 eingeschrieben sind und ausgelesen werden sollen. Die 256 Datenbits werden mit Hilfe des Schalters 32 selektiv abgegriffen und zu dem SAM 33 oder 34 übertragen. Die in dem SAM 33 eingeschriebenen Daten werden ausgelesen, während die von dem DRAM 25 zugeführten Daten zu dem SAM 34 übertragen werden. Umgekehrt werden die in dem SAM 34 eingeschriebenen Daten ausgelesen, während von dem DRAM 25 zugeführte Daten zu dem SAM 33 übertragen werden. Daten, die in dem SAM 33 oder 34 an einer vorbestimmten, durch von dem Wähler 35 erzeugte Adressensignale identifizierten Stelle gespeichert sind, werden dem Ausgang 36 mit jeweils 4 Bit gleichzeitig, d. h. Pixel für Pixel, zugeführt.
Der Ausgang des DRAMs 25 ist außerdem mit einem Schalter 37 verbunden, der andererseits mit SAMs 38 und 39 in Verbindung steht, die jeweils die gleiche Kapazität haben wie die SAMs 21 und 22. Die SAMs 38 und 39 sind mit einem Wähler 40 verbunden, der ähnlich arbeitet wie der Wähler 20, sowie mit einem Ausgang 41. Eine zweite Ausgangspuffereinrichtung, die einen dritten Port bildet, umfaßt die SAMs 38 und 39, den Wähler 40 und den Ausgang 41. Die Adressenschaltungen 31 und 32 erzeugen Adressensignale zur Bestimmung von 256 Datenbits, die in einem vorbestimmten Block des DRAMs 25 eingeschrieben sind und ausgelesen werden sollen. Die 256 Datenbits werden von dem Schalter 32 selektiv abgegriffen und zu dem SAM 38 oder 39 übertragen. Die in dem SAM 38 eingeschriebenen Daten werden ausgelesen, während von dem DRAM 25 zugeführte Daten zu dem SAM 39 übertragen werden. Umgekehrt werden die in dem SAM 39 eingeschriebenen Daten ausgelesen, während von dem DRAM 25 zugeführte Daten zu dem SAM 38 übertragen werden. Daten, die in dem SAM 38 oder 39 an einer vorbestimmten, durch von dem Wähler 40 erzeugte Adressensignale bestimmten Stelle gespeichert sind, werden dem Ausgang 41 mit jeweils 4 Bit gleichzeitig, d. h. Pixel für Pixel, zugeführt.
Es ist vorzugsweise eine bistabile Kippeinrichtung vorgesehen, um sicherzustellen, daß der Datentransfer von dem SAM 21 oder 22 zu dem DRAM 25 mit dem Datentransfer von dem DRAM 25 zu dem SAM 33, 34, 38 oder 39 nicht kollidiert. Durch diese Kippeinrichtung wird ein Datentransfer gegenüber dem anderen verzögert.
Wie Fig. 2 zeigt, können die eingegebenen 4-Bit-Dateneinheiten mit Hilfe des Wählers 20 ausgewählt und an vorbestimmten, den von 0 bis 63 numerierten Adressen entsprechenden Stellen in das SAM 21 oder 22 eingeschrieben werden, das eine Eingangspuffereinrichtung bildet.
Wie Fig. 3 zeigt, kann jede 4-Bit-Dateneinheit, die in das SAM 33 oder 34 an den von 0 bis 63 numerierten Adressen eingeschrieben ist, mit Hilfe des Wählers 35 ausgewählt und zugeführt werden. Jede 4-Bit-Dateneinheit, die in dem SAM 38 oder 39 an den von 0 bis 63 numerierten Adressen eingeschrieben ist, kann ebenfalls mit Hilfe des Wähler 40 ausgewählt und zugeführt werden.
Fig. 4 zeigt den Eingangspuffer für den Datentransfer von dem SAM 21 oder 22 zu dem DRAM 25. In Fig. 4 ist der Wähler 20 aus Gründen der Vereinfachung als einpoliger Umschalter dargestellt.
Der Wähler 20 ist mit dem Schalter 24 gekuppelt, der seinen Kontakt a durchschaltet, wenn der Wähler 20 seinen Kontakt a durchschaltet. Umgekehrt schaltet der Schalter 24 seinen Kontakt b durch, wenn der Wähler 20 seinen Kontakt b durchschaltet. Wenn sowohl der Wähler 20 als auch der Schalter 24 ihre Kontakte a durchschalten, werden alle von dem Eingang 23 kommenden 4-Bit-Dateneinheiten in das SAM 21 eingeschrieben, und gleichzeitig werden die 256-Bit-Daten, die in dem SAM 22 eingeschrieben sind, zu dem DRAM 25 übertragen. Wenn umgekehrt sowohl der Wähler 20 als auch der Schalter 24 ihre Kontakte b durchschalten, werden alle von dem Eingang 23 kommenden 4 Datenbits in das SAM 22 eingeschrieben, und gleichzeitig werden die 256-Bit-Daten, die in dem SAM 21 eingeschrieben sind, zu dem DRAM 25 übertragen.
Das DRAM 25 kann, wie in Fig. 5 dargestellt, 303 vertikale Zeilen enthalten, die jeweils in 16 Blöcke unterteilt sein können, die von von 0 bis 15 numeriert sind. Ein Block kann eine Kapazität von 256 Bit haben, und eine Zeile eine Kapazität von 4096 Bit (256·16). Man erhält so ein Netz mit 16 Spalten · 303 Zeilen.
Alle von den SAMs 21 und 22 übertragenen 256-Bit-Daten werden, wie oben erwähnt, in einem vorbestimmten Block eingeschrieben, dessen Zeile und Spalte durch die Adressenschaltungen 26 bzw. 27 von Fig. 1 zugeteilt werden.
Fig. 6 zeigt die erste Ausgangspuffereinrichtung für den Datentransfer aus dem DRAM 25 zu dem SAM 33 oder 34. In Fig. 6 ist der Wähler 35 aus Gründen der Vereinfachung als einpoliger Umschalter dargestellt. Der Schalter 32 ist mit den Wähler 35 gekuppelt, so daß er seinen Kontakt a durchschaltet, wenn der Wähler 35 seinen Kontakt a durchschaltet. Umgekehrt schaltet der Schalter 32 seinen Kontakt b durch, wenn der Wähler 35 seinen Kontakt b durchschaltet. Wenn sowohl der Wähler 35 als auch der Schalter 32 ihre Kontakte a durchschalten, werden die 256 Datenbits, die in dem DRAM 25 in einem vorbestimmten Block eingeschrieben sind, dessen Spalte und Zeile durch die Adressenschaltungen 28 und 29 von Fig. 1 bestimmt wurden, in das SAM 33 übertragen. Gleichzeitig werden die 256 Datenbits, die in dem SAM 34 eingeschrieben sind, mit jeweils gleichzeitig 4 Bit zugeführt. Wenn hingegen sowohl der Wähler 35 als auch der Schalter 32 ihre Kontakte b durchschalten, werden die 256 Datenbits, die in dem DRAM 25 in einem vorbestimmten Block eingeschrieben sind, dessen Spalte und Zeile durch die Adressenschaltungen 28 und 29 bestimmt wurden, in das SAM 34 übertragen, und gleichzeitig werden die 256 Datenbits, die in dem SAM 33 eingeschrieben sind, mit jeweils gleichzeitig 4 Bit zugeführt.
Fig. 7 zeigt die zeitliche Beziehung zwischen dem DRAM 25 und den die Eingangspuffereinrichtung bildenden SAMs 21 und 22. Wenn dem Wähler 20 Löschsignale CLR 0 zugeführt werden, werden die 256 Datenbits, die in dem DRAM 25 in dem Block 0 eingeschrieben werden sollen, in das als Schreib-SAM dienende SAM 1, z. B. das SAM 21 eingeschrieben, und gleichzeitig werden die 256 Datenbits, die in dem als Transfer- SAM dienenden SAM 2, z. B. dem SAM 22, eingeschrieben sind, in den Block 15 des DRAMs 25 übertragen. Als zweites werden die 256 Datenbits, die in dem DRAM 25 in dem Block 1 eingeschrieben werden sollen, in das als Schreib-SAM dienende SAM 2 eingeschrieben, und gleichzeitig werden die 256 Datenbits, die in dem als Transfer- SAM dienenden SAM 1 eingeschrieben sind, in den Block 0 des DRAMs 25 übertragen. Als nächstes werden die die 256 Datenbits, die in dem DRAM 25 in dem Block 2 eingeschrieben werden sollen, in das als Schreib-SAM dienende SAM 1 eingeschrieben, und gleichzeitig werden die 256 Datenbits, die in dem als Transfer-SAM dienenden SAM 2 eingeschrieben sind, in den Block 1 des DRAMs 25 übertragen. Daten, die in dem einen SAM eingeschrieben sind, werden zu dem DRAM 25 übertragen, während in das andere SAM Daten eingeschrieben werden. Diese Operation wird solange wiederholt, bis die Übertragung aller Daten beendet ist.
Fig. 8 zeigt die zeitliche Beziehung zwischen dem DRAM 25 und den die Ausgangspuffereinrichtung bildenden SAMs 33 und 34 oder 38 und 39. Wenn an den Wähler 35 oder 40 Löschsignale CLR 1 oder 2 angelegt werden, werden die 256 Datenbits, die den in dem in dem Block 0 des DRAMs 25 gespeicherten Daten entsprechen, mit jeweils gleichzeitig 4 Bit zugeführt, und gleichzeitig werden die in dem Block 1 des DRAMs 25 gespeicherten 256 Datenbits zu dem als Transfer-SAM dienenden SAM 2, z. B. dem SAM 34 oder 39, übertragen. Als zweites werden die 256 Datenbits, die den in dem Block 1 des DRAMs 25 gespeicherten Daten entsprechen, die in dem als Lese- SAM dienenden SAM 2 eingeschrieben sind, mit jeweils gleichzeitig 4 Bit zugeführt, und gleichzeitig werden die 258 Datenbits, die in dem Block 2 des DRAMs 25 gespeichert sind, zu dem als Transfer-SAM dienenden SAM 1 übertragen. Als nächstes werden die die 256 Datenbits, die den in dem Block 2 des DRAMs 25 gespeicherten Daten entsprechen, die in dem als Lese-SAM dienenden SAM 1 eingeschrieben sind, mit jeweils gleichzeitig 4 Bit zugeführt, und gleichzeitig werden die 256 Datenbits, die in dem Block 3 des DRAMs 25 gespeichert sind, zu dem als Transfer-SAM dienenden SAM 2 übertragen. Daten werden aus dem DRAM 25 zu einem SAM übertragen, während in dem anderen SAM eingeschriebene Daten zugeführt werden. Diese Operation wird solange wiederholt, bis alle Daten ausgelesen sind.
Obwohl im vorliegenden Ausführungsbeispiel ein SAM verwendet wird, dessen Kapazität 256 Bit beträgt also dem sechzehnten Teil von 4096 Bit, d. h. der Speicherkapazität pro Zeile, entspricht, können auch andere SAM-Typen eingesetzt werden, deren Kapazität einem Bruchteil hiervon, z. B. dem achten oder dem vierten Teil, entspricht.
Fig. 9 zeigt ein weiteres Ausführungsbeispiel des Halbleiterspeichers gemäß vorliegender Erfindung. Bei diesem Ausführungsbeispiel ist zwischen dem Schalter 24 und dem DRAM 25 ein Wähler 42 vorgesehen, der in 16 Blöcke unterteilt ist, die den Blöcken 0 bis 15 des DRAMs 25 entsprechen. Die 256-Bit-Datenleitungen werden durch den Schalter 24 in 16-Bit-Datenleitungen unterteilt und zu den einzelnen Blöcke des Wählers 42, die den Blöcken 0 bis 15 des DRAMs 25 entsprechen. Zwischen dem DRAM 25 und den Schaltern 32 und 37 ist außerdem ein weiterer Wähler 43 vorgesehen, der ebenfalls in 16 Blöcke unterteilt ist, die den Blöcken 0 bis 15 des DRAMs 25 entsprechen. Jede der 16-Bit-Datenleitungen wird über das DRAM 25 zu den einzelnen Blöcken des Wählers 43 geführt, die den Blöcken 0 bis 15 des DRAMs 25 entsprechen. Alle 16-Bit-Datenleitungen aus dem Wähler 43 sind zu 256-Bit-Datenleitungen zusammengefaßt, die zu den Schaltern 32 und 37 führen. Der Wähler 42 wird mit Hilfe von in der Spaltenadressenschaltung 27 erzeugten Adressensignalen gesteuert. Der Wähler 43 wird mit Hilfe von in den Spaltenadressenschaltung 29 und 31 erzeugten Adressensignalen gesteuert.
Wie im einzelnen in Fig. 10 gezeigt ist, werden die 256-Bit-Datenleitungen durch die Schalter 24, 32 oder 37 in z. B. zwei 128-Bit-Datenleitungen aufgeteilt, die aus der Nähe des Zentrums der Schalter 24, 32 und 37 nach links bzw. rechts verlaufen. Die auf der linken Seite angeordneten 128-Bit-Datenleitungen verlaufen zu den Blöcken des Wählers 42 oder 43, die den Blöcken 0 bis 7 des DRAMs 25 entsprechen. Die auf der rechten Seite angeordneten 128-Bit-Datenleitungen verlaufen zu den Blöcken des Wählers 42 oder 43, die den Blöcken 8 bis 15 des DRAMs 25 entsprechen. Wie Fig. 11 zeigt, verläuft jede der aus den 128-Bit-Datenleitungen ausgewählten 16-Bit-Datenleitung vertikal zu dem entsprechenden Block des Wählers 42 oder 43.
Im vorliegenden Ausführungsbeispiel ist jeder der sechzehn von 0 bis 15 durchnumerierten Blöcke des DRAMs 25 jeweils in 16 Unterblöcke unterteilt, die mit 0' bis 15' numeriert sind, wie dies in Fig. 12 dargestellt ist. Die 16 Datenbits werden mit Hilfe eines Blocks des Wählers 42 in die einzelnen Exemplare der Unterblöcke eingeschrieben. Andererseits werden alle in den einzelnen Unterblöcken eingeschriebenen 16 Datenbits jeweils mit Hilfe eines Blocks des Wählers 43 ausgelesen.
Um beispielsweise die in dem SAM 21 gespeicherten 256 Datenbits zu dem DRAM 25 zu übertragen, werden die an dem Ausgang des Schalters 24 gewonnenen 256 Datenbits in 16-Bit-Dateneinheiten aufgeteilt, und alle diese 16-Bit-Dateneinheiten werden mit Hilfe der einzelnen Blöcke des Wählers 42 jeweils zu einem der geradzahligen Unterblöcke, d. h. einem der Unterblöcke 0', 2', 4', 6', 8', 10', 12' und 14' übertragen, die in einem der Blöcke 0 bis 15 des, DRAMs 25 angeordnet sind. Andererseits werden zur Übertragung der in dem SAM 22 gespeicherten 256 Datenbits zu dem DRAM 25 die an dem Ausgang des Schalters 24 gewonnenen 256 Datenbits in sechzehn 16-Bit-Dateneinheiten aufgeteilt, und alle diese 16-Bit-Dateneinheiten werden mit Hilfe der einzelnen Blöcke des Wählers 42 zu jeweils einem der ungeradzahligen Unterblöcke, d. h. einem der Unterblöcke 1', 3', 5', 7', 9', 11', 13' und 15' übertragen, die in einem der Blöcke 0 bis 15 des DRAMs 25 angeordnet sind.
Das heißt, alle in dem SAM 21 gespeicherten 256 Datenbits werden mit Hilfe der Blöcke des Wählers 42 mit jeweils 16 Bit gleichzeitig in die Unterblöcke 0' der Blöcke 0 bis 15 des DRAMs 25 übertragen. Als zweites werden alle in dem SAM 22 gespeicherten 256 Datenbits mit Hilfe der Blöcke des Wählers 42 mit jeweils 16 Bit gleichzeitig in die Unterblöcke 1' der Blöcke 0 bis 15 des DRAMs 25 übertragen. Diese Operation wird wiederholt.
Um umgekehrt die in dem DRAM 25 eingeschriebenen Daten zu den SAMs 33 und 34 zu übertragen, werden alle in den geradzahligen Unterblöcken der Blöcke 0 bis 15 des DRAMs 25 eingeschriebenen 16 Datenbits gleichzeitig mit Hilfe der Blöcke des Wählers 43 ausgelesen, so daß 256 (16·16) Datenbits vorliegen, die über den Schalter 32 zu dem SAM 33 zu übertragen sind.
Das heißt, alle 16-Bit-Dateneinheiten, die in den Unterblöcken 0' der Blöcke 0 bis 15 des DRAMs 25 eingeschrieben sind, werden mit Hilfe der Blöcke des Wählers 43 gleichzeitig ausgelesen, so daß 256 Datenbits vorliegen, die über den Schalter 32 zu dem SAM 33 zu übertragen sind. Als zweites werden alle 16-Bit-Dateneinheiten, die in den Unterblöcken 1' der Blöcke 0 bis 15 des DRAMs 25 eingeschrieben sind, mit Hilfe der Blöcke des Wählers 43 gleichzeitig ausgelesen, so daß 256 Datenbits vorliegen, die über den Schalter 32 zu dem SAM 33 zu übertragen sind. Diese Operation wird wiederholt.
Eine ähnliche Operation wird ausgeführt, wenn die in dem DRAM 25 eingeschriebenen Daten zu den SAMs 38 und 39 übertragen werden.
Die 256 Datenbits, die von den SAMs 21 und 22 abwechselnd zu dem Ausgang des Schalters 24 übertragen werden, werden, wie oben beschrieben, in 16-Bit-Dateneinheiten aufgeteilt, und alle 16-Bit-Dateneinheiten werden gleichzeitig zu den gleichnumerierten Unterblöcken der Blöcke 0 bis 15 des DRAMs 25 übertragen. Die in den gleichnumerierten Unterblöcken der Blöcke 0 bis 15 des DRAMs 25 eingeschrieben 16-Bit- Dateneinheiten werden alle gleichzeitig ausgelesen, um 256 Datenbits zur Verfügung zu haben, die zu den SAMs 33 und 34 oder den SAMs 38 und 39 zu übertragen sind. Deshalb kann die Verdrahtungsfläche zwischen dem Schalter 24 und dem Wähler 42 und zwischen dem Wähler 43 und den Schaltern 32 und 37 klein sein.
Obwohl die vorangehende Beschreibung auf SAMs mit einer Speicherkapazität von 256 Bit und ein DRAM mit 16 horizontalen Blöcken abstellt, können selbstverständlich auch andere SAM- und DRAM-Typen verwendet werden.

Claims

1. Halbleiterspeicher

mit einer Speichereinrichtung (25) mit einer Mehrzahl von Speicherelementen, die in Zeilen angeordnet und in jeder Zeile eine Mehrzahl von Blöcken zur Speicherung von Daten bilden, wobei jeder dieser Blöcke eine Mehrzahl von fortlaufend numerierten Unterblöcken bildet,

sowie mit Eingangspuffereinrichtungen (20 bis 22) und Ausgangspuffereinrichtungen (33 bis 35, 38 bis 40) mit jeweils einem Paar von Speichern zur Eingabe bzw. zum Empfang von Daten in die bzw. aus der Speichereinrichtung,

wobei die Speicherkapazität der Speichereinrichtung (25) wenigstens doppelt so groß ist wie die Speicherkapazität der genannten Speicher in den Eingangs- und Ausgangspuffereinrichtungen (20 bis 22; 33 bis 35, 38 bis 40), gekennzeichnet durch

eine Teilereinrichtung (24, 42) zum Teilen von Daten in kleinere Dateneinheiten und zum gleichzeitigen parallelen Einschreiben der kleineren Dateneinheiten an den jeweils gleich numerierten Exemplaren der Unterblöcke in allen Blöcken in einem entsprechenden ausgewählten Exemplar der genannten Zeilen und

eine Rekornbinationseinrichtung (43, 32, 33, 34; 43, 37, 38, 39) zum Rekombinieren der in der Speichereinrichtung (25) an den betreffenden gleich numerierten Exemplaren der Unterblöcke in allen Blöcken in einem ausgewählten Exemplar der genannten Zeile gespeicherten kleineren Dateneinheiten und zum Auslesen der rekombinierten Daten.

2. Speicher nach Anspruch 1, verbunden mit einer ersten und einer zweiten Adressenbestimmungseinrichtung (26 bis 31) zur Erzeugung von Adressensignalen zur Bestimmung der Stelle in der Speichereinrichtung (25), zu der bzw. von der Daten übertragen werden.

3. Speicher nach Anspruch 2, bei dem die Eingangspuffereinrichtungen (20 bis 22) erste und zweite Speichermittel (21, 22) aufweisen und bei dem weiterhin ein erstes Schaltmittel (24) vorgesehen ist zum Übertragen von in dem ersten Speichermittel (21) gespeicherten Daten in die Speichereinrichtung (25), während Daten in das zweite Speichermittel (22) eingeschrieben werden, und zum Übertragen von in dem zweiten Speichermittel (22) gespeicherten Daten in die Speichereinrichtung (25), während Daten in das erste Speichermittel (22) eingeschrieben werden.

4. Speicher nach Anspruch 2, bei dem die Ausgangspuffereinrichtungen (33 bis 35, 38 bis 40) dritte und vierte Speichermittel (33, 34, 38, 39) aufweisen und bei dem weiterhin ein zweites Schaltmittel (32, 37) vorgesehen ist zum Auslesen von in dem dritten Speichermittel (33, 34) eingeschriebenen Daten, während aus der Speichereinrichtung (25) gelieferte Daten zu dem vierten Speichermittel (38, 39) übertragen werden, und zum Auslesen von in dem vierten Speichermittel (38, 39) eingeschriebenen Daten, während aus der Speichereinrichtung (25) gelieferte Daten zu dem dritten Speichermittel (32, 34) übertragen werden.

5. Speicher nach einem der vorhergehenden Ansprüche, bei dem die Eingangs- und Ausgangspuffereinrichtungen (20 bis 22; 33 bis 35, 38 bis 40) eine Mehrzahl von Speichern (21, 22; 33, 34; 38, 39) mit seriellem Zugriff umfassen.

6. Speicher nach einem der vorhergehenden Ansprüche, bei dem die Speichereinrichtung (25) einen dynamischen Speicher (25) mit wahlfreiem Zugriff umfaßt.

7. Speicher nach einem der vorhergehenden Ansprüche, verbunden mit einer bistabilen Kippeinrichtung, mittels derer bei der Übertragung von Daten aus den Eingangspuffereinrichtungen (20 bis 22) zu der Speichereinrichtung (25) und der Übertragung von Daten aus der Speichereinrichtung (25) zu den Ausgangspuffereinrichtungen (33 bis 35, 38 bis 40) eine dieser Übertragungen relativ zu der anderen Übertragung verzögerbar ist, damit die Übertragungen nicht miteinander in Konflikt kommen.

8. Speicher nach einem der vorhergehenden Ansprüche, bei der die Teiler- und Rekombinationseinrichtung (20; 35, 40) einen Wähler (20; 35, 40) umfaßt mit einer Mehrzahl von Blöcken, die den Blöcken der Speichereinrichtung (25) entsprechen.