JPH0748301B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0748301B2 JPH0748301B2 JP62307936A JP30793687A JPH0748301B2 JP H0748301 B2 JPH0748301 B2 JP H0748301B2 JP 62307936 A JP62307936 A JP 62307936A JP 30793687 A JP30793687 A JP 30793687A JP H0748301 B2 JPH0748301 B2 JP H0748301B2
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第４、５図） 発明が解決しようとする問題点（第６図） 問題点を解決するための手段 作用 実施例 本発明の一実施例（第１〜３図） 発明の効果 〔概 要〕 SAMを備えた半導体記憶装置に関し、 転送ブロック間の間断を解消してデータ転送速度の向上
を図ることを目的とし、 多数のメモリセルが行方向および列方向に配列された主
メモリセルアレイと、該主メモリセルアレイの１行分の
記憶容量を持つ副メモリセルアレイと、を有し、主メモ
リセルアレイの所定の１行分の記憶情報を一旦副メモリ
セルアレイに格納した後、所定の先頭番地から最終番地
まで情報を順次シリアルで取り出して出力するととも
に、該取り出しに際し、奇数番地用バス線および偶数番
地用バス線の交互に情報を振り分けて出力する半導体記
憶装置において、前記副メモリセルアレイから取り出さ
れる先頭番地の情報あるいは最終番地の情報を乗せる第
３のバス線を備えて構成する。
を図ることを目的とし、 多数のメモリセルが行方向および列方向に配列された主
メモリセルアレイと、該主メモリセルアレイの１行分の
記憶容量を持つ副メモリセルアレイと、を有し、主メモ
リセルアレイの所定の１行分の記憶情報を一旦副メモリ
セルアレイに格納した後、所定の先頭番地から最終番地
まで情報を順次シリアルで取り出して出力するととも
に、該取り出しに際し、奇数番地用バス線および偶数番
地用バス線の交互に情報を振り分けて出力する半導体記
憶装置において、前記副メモリセルアレイから取り出さ
れる先頭番地の情報あるいは最終番地の情報を乗せる第
３のバス線を備えて構成する。
本発明は、半導体記憶装置に関し、特に、シリアルアク
セスメモリ（SAM）を備えた半導体記憶装置に関する。
セスメモリ（SAM）を備えた半導体記憶装置に関する。
一般に、フレームバッファなどの画像用メモリとして用
いられる半導体記憶装置には、ディスプレイ装置の画面
表示速度に合わせた高速なデータの読出し速度が要求さ
れる。例えば、画素数が512×512のディスプレイでは約
48nsのサイクルでデータを読み出さないと、画面にちら
つきが生じてしまう。このような高速の読み出し速度
は、通常のダイナミックRAMのサイクルタイムのおよそ1
0倍も高速となる。また、表示のためのデータ読出しは
連続して高速に行う必要がある一方、フレームバッファ
の内容の書き換えも同時に行わなければならない。通常
のダイナミックRAMによる処理では、I/Oポートが１系統
しかないので、ディスプレイの帰線期間を用いたり、特
殊な方法で時分割処理を行わなければならず、書き換え
効率の向上が困難であった。
いられる半導体記憶装置には、ディスプレイ装置の画面
表示速度に合わせた高速なデータの読出し速度が要求さ
れる。例えば、画素数が512×512のディスプレイでは約
48nsのサイクルでデータを読み出さないと、画面にちら
つきが生じてしまう。このような高速の読み出し速度
は、通常のダイナミックRAMのサイクルタイムのおよそ1
0倍も高速となる。また、表示のためのデータ読出しは
連続して高速に行う必要がある一方、フレームバッファ
の内容の書き換えも同時に行わなければならない。通常
のダイナミックRAMによる処理では、I/Oポートが１系統
しかないので、ディスプレイの帰線期間を用いたり、特
殊な方法で時分割処理を行わなければならず、書き換え
効率の向上が困難であった。
以上のような要求を満足させたフレームバッファとし
て、通常のダイナミックRAMのランダムポートに、さら
にシリアルアクセスポートを加えた、いわゆるデュアル
ポートタイプの半導体記憶装置が用いられる。
て、通常のダイナミックRAMのランダムポートに、さら
にシリアルアクセスポートを加えた、いわゆるデュアル
ポートタイプの半導体記憶装置が用いられる。
従来のこの種の半導体記憶装置としては、例えば、第４
図のようなものがある。この半導体記憶装置では、RAM
とシリアルI/O端子との間にシリアルアクセスメモリSAM
を設け、RAM内の任意の１行を単位としてRAM←→SAM間
で相互にデータ転送が可能になっている。そして、ディ
スプレイへのデータ出力時には、RAMから行単位にデー
タを読みだしてSAMに一旦格納し、所定の先頭番地から
順に取り出してシリアルなデータ列をディスプレイに出
力する。また、RAM←→SAM間のデータ転送サイクル以外
では、RAMおよびSAMは独立して動作するので、シリアル
転送の間、RAM内のデータをランダムに書き換えること
ができ、書き換え効率の向上が図られる。
図のようなものがある。この半導体記憶装置では、RAM
とシリアルI/O端子との間にシリアルアクセスメモリSAM
を設け、RAM内の任意の１行を単位としてRAM←→SAM間
で相互にデータ転送が可能になっている。そして、ディ
スプレイへのデータ出力時には、RAMから行単位にデー
タを読みだしてSAMに一旦格納し、所定の先頭番地から
順に取り出してシリアルなデータ列をディスプレイに出
力する。また、RAM←→SAM間のデータ転送サイクル以外
では、RAMおよびSAMは独立して動作するので、シリアル
転送の間、RAM内のデータをランダムに書き換えること
ができ、書き換え効率の向上が図られる。
さらに、データの読出しを高速に行うため、第４図に示
すように、SAMとシリアルI/O端子との間のバス線を、奇
数番地用および偶数番地用の２系統にし、これらのバス
を介して取り出されたデータをマルチプレクサによりマ
ルチプレクスしている。すなわち、SAMの各ビットはRAM
の任意の１行の各ビットに対応し、列アドレスの１番地
からｎ番地まで奇／偶を交互に繰り返している。したが
って、奇数ビットを奇数番地用バス線に、偶数ビットを
偶数番地用バス線にそれぞれ接続することにより第５図
にタイミングチャートを示すように、SAS（シリアルア
クセスストローブ信号）の立上りタイミングでSAMから
取り出される各ビットデータは奇／偶番地用バス線に交
互に乗せられ、その結果、バス線の休止時間（データが
乗らない時間）をバス線のリセット時間として利用する
ことができ、シリアルI/O端子側では間断ないシリアル
データ列を得ることができる。
すように、SAMとシリアルI/O端子との間のバス線を、奇
数番地用および偶数番地用の２系統にし、これらのバス
を介して取り出されたデータをマルチプレクサによりマ
ルチプレクスしている。すなわち、SAMの各ビットはRAM
の任意の１行の各ビットに対応し、列アドレスの１番地
からｎ番地まで奇／偶を交互に繰り返している。したが
って、奇数ビットを奇数番地用バス線に、偶数ビットを
偶数番地用バス線にそれぞれ接続することにより第５図
にタイミングチャートを示すように、SAS（シリアルア
クセスストローブ信号）の立上りタイミングでSAMから
取り出される各ビットデータは奇／偶番地用バス線に交
互に乗せられ、その結果、バス線の休止時間（データが
乗らない時間）をバス線のリセット時間として利用する
ことができ、シリアルI/O端子側では間断ないシリアル
データ列を得ることができる。
しかしながら、このような従来の半導体記憶装置にあっ
ては、SAMとシリアルI/O端子との間を奇数／偶数番地用
の２系統のバス線で接続する構成となっていたため、例
えば転送ブロックの最終番地と次回の転送ブロックの先
頭番地が奇数あるいは偶数で一致した場合、同一のバス
線上にビットデータが連続することとなり、バス線のリ
セット期間を取ることができなくなる。このため、次回
の転送ブロックを必要なリセット期間だけ遅らして出力
する必要があり、その結果、転送ブロック間に所定量の
リセット期間のための間断を生じさせ、データの読み出
し速度が低下するといった問題点があった。
ては、SAMとシリアルI/O端子との間を奇数／偶数番地用
の２系統のバス線で接続する構成となっていたため、例
えば転送ブロックの最終番地と次回の転送ブロックの先
頭番地が奇数あるいは偶数で一致した場合、同一のバス
線上にビットデータが連続することとなり、バス線のリ
セット期間を取ることができなくなる。このため、次回
の転送ブロックを必要なリセット期間だけ遅らして出力
する必要があり、その結果、転送ブロック間に所定量の
リセット期間のための間断を生じさせ、データの読み出
し速度が低下するといった問題点があった。
第６図はこのような問題点を具体的に説明するためのタ
イミングチャートである。いま、SAMに格納された１行
分のデータのうち、データ〜を１回目の転送ブロッ
クとし、データ以降を２回目の転送ブロックとした場
合、１回目の転送ブロックの最終データと２回目の転
送ブロックの先頭データは、共に奇数で一致する。し
たがって、奇数バス線にはデータとが連続すること
となるが、実際にはSASの立上りタイミングでデータ
とが奇数バス線に乗せられるので、およびの間に
はSAS一周期分のリセット期間があけられる。その結
果、シリアルI/O端子では、１回目の転送ブロックと２
回目の転送ブロックの間にSAS一周期分の間断が生じ、
この間断は、転送ブロック間の最終番地と先頭番地が上
述した関係の場合、必然的に派生するので、転送ブロッ
ク数が増大する程間断時間が無視できなくなり、転送速
度の低下を招来する。
イミングチャートである。いま、SAMに格納された１行
分のデータのうち、データ〜を１回目の転送ブロッ
クとし、データ以降を２回目の転送ブロックとした場
合、１回目の転送ブロックの最終データと２回目の転
送ブロックの先頭データは、共に奇数で一致する。し
たがって、奇数バス線にはデータとが連続すること
となるが、実際にはSASの立上りタイミングでデータ
とが奇数バス線に乗せられるので、およびの間に
はSAS一周期分のリセット期間があけられる。その結
果、シリアルI/O端子では、１回目の転送ブロックと２
回目の転送ブロックの間にSAS一周期分の間断が生じ、
この間断は、転送ブロック間の最終番地と先頭番地が上
述した関係の場合、必然的に派生するので、転送ブロッ
ク数が増大する程間断時間が無視できなくなり、転送速
度の低下を招来する。
本発明は、このような問題点を鑑みてなされたもので、
奇数／偶数番地用の２系統のバス線に加えて、第３のバ
ス線を設け、該バス線に先頭番地あるいは最終番地の情
報を乗せることにより、転送ブロック間の間断を解消
し、データ転送速度の向上を図ることを目的としてい
る。
奇数／偶数番地用の２系統のバス線に加えて、第３のバ
ス線を設け、該バス線に先頭番地あるいは最終番地の情
報を乗せることにより、転送ブロック間の間断を解消
し、データ転送速度の向上を図ることを目的としてい
る。
本発明による半導体記憶装置は上記目的達成のため、多
数のメモリセルが行方向および列方向に配列された主メ
モリセルアレイと、該主メモリセルアレイの１行分の記
憶容量を持つ副メモリセルアレイと、を有し、主メモリ
セルアレイの所定の１行分の記憶情報を一旦副メモリセ
ルアレイに格納した後、所定の先頭番地から最終番地ま
で情報を順次シリアルで取り出して出力するとともに、
該取り出しに際し、奇数番地用バス線および偶数番地用
バス線の交互に情報を振り分けて出力する半導体記憶装
置において、前記副メモリセルアレイから取り出される
先頭番地の情報あるいは最終番地の情報を乗せる第３の
バス線を備えている。
数のメモリセルが行方向および列方向に配列された主メ
モリセルアレイと、該主メモリセルアレイの１行分の記
憶容量を持つ副メモリセルアレイと、を有し、主メモリ
セルアレイの所定の１行分の記憶情報を一旦副メモリセ
ルアレイに格納した後、所定の先頭番地から最終番地ま
で情報を順次シリアルで取り出して出力するとともに、
該取り出しに際し、奇数番地用バス線および偶数番地用
バス線の交互に情報を振り分けて出力する半導体記憶装
置において、前記副メモリセルアレイから取り出される
先頭番地の情報あるいは最終番地の情報を乗せる第３の
バス線を備えている。
本発明では、転送ブロックの先頭番地あるいは最終番地
の情報が第３のバス線に乗せられ、この間、奇数／偶数
番地用の２系統のバス線は、リセット動作を実行するこ
とが可能になる。
の情報が第３のバス線に乗せられ、この間、奇数／偶数
番地用の２系統のバス線は、リセット動作を実行するこ
とが可能になる。
したがって、転送クロック間のリセット動作がデータの
転送と並行して行われるので、間断なく連続してブロッ
ク転送を行うことができ、転送速度を向上させることが
できる。
転送と並行して行われるので、間断なく連続してブロッ
ク転送を行うことができ、転送速度を向上させることが
できる。
以下、本発明の実施例を図面に基づいて説明する。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、ビデオRAMに適用した例である。
示す図であり、ビデオRAMに適用した例である。
まず、構成を説明する。第１図において、10はビデオRA
Mである。ビデオRAM10はコラムアドレスストローブ信号
（以下、▲▼という）の立下りタイミングで図示
しないコラム（列）アドレス信号を取り込み、このコラ
ムアドレス信号で指定されたビット線BLを選択して選択
されたビット線BLを活性化させるコラム（COLUMN）デコ
ーダ11と、ロウアドレスストローブ信号（以下、▲
▼という）の立下りタイミングで図示しないロウ
（行）アドレス信号を取り込み、このロウアドレス信号
で指定されたワード線WLを選択して選択されたワード線
WLを活性化させるロウ（ROW）デコーダ12と、多数のワ
ード線WLおよびビット線BLが交差状に配列され、各交差
点に図示しないメモリセルを接続するとともに、このメ
モリセルが行（ROW）方向および列（COLUMN）方向に配
列されたメモリセルアレイ（主メモリセルアレイ）13
と、メモリセルアレイ13の１行（ROW）分の記憶容量に
対応した複数のSAMセル14a〜14nを持つSAMアレイ（副メ
モリセルアレイ）14と、SAMアレイ14およびシリアルI/O
端子15の間に介在するシリアル出力ポート部16と、を含
んで構成されている。
Mである。ビデオRAM10はコラムアドレスストローブ信号
（以下、▲▼という）の立下りタイミングで図示
しないコラム（列）アドレス信号を取り込み、このコラ
ムアドレス信号で指定されたビット線BLを選択して選択
されたビット線BLを活性化させるコラム（COLUMN）デコ
ーダ11と、ロウアドレスストローブ信号（以下、▲
▼という）の立下りタイミングで図示しないロウ
（行）アドレス信号を取り込み、このロウアドレス信号
で指定されたワード線WLを選択して選択されたワード線
WLを活性化させるロウ（ROW）デコーダ12と、多数のワ
ード線WLおよびビット線BLが交差状に配列され、各交差
点に図示しないメモリセルを接続するとともに、このメ
モリセルが行（ROW）方向および列（COLUMN）方向に配
列されたメモリセルアレイ（主メモリセルアレイ）13
と、メモリセルアレイ13の１行（ROW）分の記憶容量に
対応した複数のSAMセル14a〜14nを持つSAMアレイ（副メ
モリセルアレイ）14と、SAMアレイ14およびシリアルI/O
端子15の間に介在するシリアル出力ポート部16と、を含
んで構成されている。
シリアル出力ポート部16は、選択回路17、ポインタ18、
制御回路19、カウンタ20、マルチプレクサ21、奇数番地
用バス線22、偶数番地用バス線23、第３のバス線24を含
んで構成され、選択回路17はSAMアレイ14のセルと同数
のバス選択回路17a〜17nを有している。
制御回路19、カウンタ20、マルチプレクサ21、奇数番地
用バス線22、偶数番地用バス線23、第３のバス線24を含
んで構成され、選択回路17はSAMアレイ14のセルと同数
のバス選択回路17a〜17nを有している。
各バス選択回路17a〜17nはポインタ18からの通常選択信
号Sa〜Snに従って１つが動作し、対応するSAMセル14a〜
14nの１つを奇数番地用バス線22あるいは偶数番地用バ
ス線23に接続する。ポインタ18はチップがRAM←→SAM間
の転送モードにあるとき、▲▼の立下りタイミン
グで入力されたコラムアドレス信号にプリセットされ、
このプリセット値を先頭番地とするとともに、図示しな
いシリアルアクセスストローブ信号（以下、SASとい
う）の立上りタイミングでプリセット値を＋１づつカウ
ントアップして該当する通常選択信号Sa〜Snの１つを順
次出力する。例えば、プリセット値が１番地の場合、ま
ずSa、次いでSb、さらにSc……といった順にプリセット
値に従って順次出力していく。
号Sa〜Snに従って１つが動作し、対応するSAMセル14a〜
14nの１つを奇数番地用バス線22あるいは偶数番地用バ
ス線23に接続する。ポインタ18はチップがRAM←→SAM間
の転送モードにあるとき、▲▼の立下りタイミン
グで入力されたコラムアドレス信号にプリセットされ、
このプリセット値を先頭番地とするとともに、図示しな
いシリアルアクセスストローブ信号（以下、SASとい
う）の立上りタイミングでプリセット値を＋１づつカウ
ントアップして該当する通常選択信号Sa〜Snの１つを順
次出力する。例えば、プリセット値が１番地の場合、ま
ずSa、次いでSb、さらにSc……といった順にプリセット
値に従って順次出力していく。
制御回路19は所定のタイミングで入力された転送ブロッ
クの最終番地を示すコラムアドレス信号に従って転送デ
ータの最終番地を検出し、カウンタ20を介して最終番地
に該当するバス選択回路17a〜17nの１つに対し、バス切
換信号Sa′〜Sn′を出力する。また、制御回路19は転送
データの奇／偶を判別して奇数信号S1、偶数信号S2を出
力するとともに、転送データが最終番地のとき、最終番
地信号S3を出力する。奇数番地用バス線22は選択回路17
の奇数番目のバス選択回路17a、17c、17e……とマルチ
プレクサ21との間に布設され、また、偶数番地用バス線
23は選択回路17の偶数番目のバス選択回路17b、17d、17
f……とマルチプレクサ21との間に布設されている。さ
らに、第３のバス線24は選択回路17の全てのバス選択回
路17a、17b、17c……17nとマルチプレクサ21との間に布
設されている。
クの最終番地を示すコラムアドレス信号に従って転送デ
ータの最終番地を検出し、カウンタ20を介して最終番地
に該当するバス選択回路17a〜17nの１つに対し、バス切
換信号Sa′〜Sn′を出力する。また、制御回路19は転送
データの奇／偶を判別して奇数信号S1、偶数信号S2を出
力するとともに、転送データが最終番地のとき、最終番
地信号S3を出力する。奇数番地用バス線22は選択回路17
の奇数番目のバス選択回路17a、17c、17e……とマルチ
プレクサ21との間に布設され、また、偶数番地用バス線
23は選択回路17の偶数番目のバス選択回路17b、17d、17
f……とマルチプレクサ21との間に布設されている。さ
らに、第３のバス線24は選択回路17の全てのバス選択回
路17a、17b、17c……17nとマルチプレクサ21との間に布
設されている。
マルチプレクサ21は各奇数番地用バス線22、偶数番地用
バス線23、第３のバス線24に接続された３つのMOSトラ
ンジスタTr1、Tr2、Tr3を有し、これらのMOSトランジス
タTr1〜Tr3は制御回路19からのS1〜S3によって何れか１
つがオンし、対応するバス線をシリアルI/O端子15に接
続する。
バス線23、第３のバス線24に接続された３つのMOSトラ
ンジスタTr1、Tr2、Tr3を有し、これらのMOSトランジス
タTr1〜Tr3は制御回路19からのS1〜S3によって何れか１
つがオンし、対応するバス線をシリアルI/O端子15に接
続する。
第２図は、選択回路17のバス選択回路17a〜17nの具体的
な回路図である。なお、ここではバス選択回路17aを例
として示す。
な回路図である。なお、ここではバス選択回路17aを例
として示す。
バス選択回路17aは一対のMOSトランジスタTr4、Tr5の一
方の端子が共通にされてSAMセル14aに接続され、MOSト
ランジスタTr4の他方の端子は奇数番地用バス線22（あ
るいは偶数番地用バス線23）に接続されている。また、
MOSトランジスタTr5の他方の端子は第３のバス線24に接
続されている。MOSトランジスタTr4のゲートにはカウン
タ20からのバス切換信号Sa′およびポインタ18からの通
常選択信号SaがインバータゲートINVやノアゲートNORを
介して必要に応じて印加される。また、MOSトランジス
タTr5のゲートにはカウンタ20のバス切換信号Sa′が必
要に応じて印加される。すなわち、MOSトランジスタTr4
はポインタ18からの通常選択信号Saに従ってオンとなっ
てSAMセル14aと奇数番地用バス線22とを接続し、一方、
MOSトランジスタTr5はカウンタ20からのバス切換信号S
a′に従ってオンとなってSAMセル14aと第３のバス線24
とを接続する。なお、カウンタ20からバス切換信号Sa′
が出力されているとき、MOSトランジスタTr4は強制的に
オフとなる。また、ポインタ18およびカウンタ20から通
常選択信号Saおよびバス切換信号Sa′が出力されない
間、これらMOSトランジスタTr4、Tr5はオフ状態を保持
する。
方の端子が共通にされてSAMセル14aに接続され、MOSト
ランジスタTr4の他方の端子は奇数番地用バス線22（あ
るいは偶数番地用バス線23）に接続されている。また、
MOSトランジスタTr5の他方の端子は第３のバス線24に接
続されている。MOSトランジスタTr4のゲートにはカウン
タ20からのバス切換信号Sa′およびポインタ18からの通
常選択信号SaがインバータゲートINVやノアゲートNORを
介して必要に応じて印加される。また、MOSトランジス
タTr5のゲートにはカウンタ20のバス切換信号Sa′が必
要に応じて印加される。すなわち、MOSトランジスタTr4
はポインタ18からの通常選択信号Saに従ってオンとなっ
てSAMセル14aと奇数番地用バス線22とを接続し、一方、
MOSトランジスタTr5はカウンタ20からのバス切換信号S
a′に従ってオンとなってSAMセル14aと第３のバス線24
とを接続する。なお、カウンタ20からバス切換信号Sa′
が出力されているとき、MOSトランジスタTr4は強制的に
オフとなる。また、ポインタ18およびカウンタ20から通
常選択信号Saおよびバス切換信号Sa′が出力されない
間、これらMOSトランジスタTr4、Tr5はオフ状態を保持
する。
次に、本実施例の作用を第３図のタイミングチャートを
参照しながら説明する。第３図において、〜はSAM
アレイ14内に格納された１行分のデータのうち、１番地
から11番地までの各コラムアドレスを示し、〜まで
が１回目の転送ブロックを、〜までが２回目の転送
ブロックを示す。
参照しながら説明する。第３図において、〜はSAM
アレイ14内に格納された１行分のデータのうち、１番地
から11番地までの各コラムアドレスを示し、〜まで
が１回目の転送ブロックを、〜までが２回目の転送
ブロックを示す。
いま、SASに従ってポインタ18から通常選択信号Saが出
力され、奇数番地のが奇数番地用バス線22に乗せられ
ると、次のSASでポインタ18から通常選択信号Sbが出力
され、偶数番地のが偶数番地用バス線23に乗せられ
る。そして、同様に、が奇数番地用バス線22および
偶数番地用バス線23に乗せられる。そして、これらの
〜は間断ない連続したシリアルデータとしてシリアル
I/O端子15から出力される。
力され、奇数番地のが奇数番地用バス線22に乗せられ
ると、次のSASでポインタ18から通常選択信号Sbが出力
され、偶数番地のが偶数番地用バス線23に乗せられ
る。そして、同様に、が奇数番地用バス線22および
偶数番地用バス線23に乗せられる。そして、これらの
〜は間断ない連続したシリアルデータとしてシリアル
I/O端子15から出力される。
一方、は転送ブロックの最終番地であるから、以下の
動作が行われる。すなわち、制御回路19は最終番地のデ
ータ出力が行われることを検出して最終番地信号S3を出
力するとともに、カウンタ20を介してに対応したバス
選択回路17eにバス切換信号Se′を出力する。これによ
り、マルチプレクサ21のMOSトランジスタTr3がオンして
第３のバス線24とシリアルI/O端子15とを接続し、ま
た、バス選択回路17eのMOSトランジスタTr5がオンしてS
AMセル14eと第３のバス線24とを接続する。したがっ
て、SAMセル14eから取り出されるは第３のバス線24を
介してシリアルI/O端子15から出力され、結局、第３図
に示すように〜までが間断なくシリアルに連続して
シリアルI/O端子15から出力される。
動作が行われる。すなわち、制御回路19は最終番地のデ
ータ出力が行われることを検出して最終番地信号S3を出
力するとともに、カウンタ20を介してに対応したバス
選択回路17eにバス切換信号Se′を出力する。これによ
り、マルチプレクサ21のMOSトランジスタTr3がオンして
第３のバス線24とシリアルI/O端子15とを接続し、ま
た、バス選択回路17eのMOSトランジスタTr5がオンしてS
AMセル14eと第３のバス線24とを接続する。したがっ
て、SAMセル14eから取り出されるは第３のバス線24を
介してシリアルI/O端子15から出力され、結局、第３図
に示すように〜までが間断なくシリアルに連続して
シリアルI/O端子15から出力される。
また、が第３のバス線24を介して出力されている間、
奇数番地用バス線22や偶数番地用バス線23はリセット期
間に入り、次回の奇数番地のが転送されるときには、
奇数番地用バス線22のリセットは既に完了している。し
たがって、に引き続いてを転送することができ、そ
の結果、〜および〜を間断なくシリアルI/O端
子15から出力することができる。
奇数番地用バス線22や偶数番地用バス線23はリセット期
間に入り、次回の奇数番地のが転送されるときには、
奇数番地用バス線22のリセットは既に完了している。し
たがって、に引き続いてを転送することができ、そ
の結果、〜および〜を間断なくシリアルI/O端
子15から出力することができる。
このように本実施例では、奇数番地用バス線22および偶
数番地用バス線23の他に第３のバス線24を設け、転送ブ
ロックの最終番地のデータをこの第３のバス線24を介し
て出力している。したがって、最終番地のデータを出力
している間、他の奇数番地用バス線22や偶数番地用バス
線23をリセットさせることができ、次回の転送ブロック
の先頭番地のデータを引き続いて奇数番地用バス線22や
偶数番地用バス線23に乗せることができる。その結果、
転送ブロック間を間断なく連続させることができ、転送
速度を向上させることができる。
数番地用バス線23の他に第３のバス線24を設け、転送ブ
ロックの最終番地のデータをこの第３のバス線24を介し
て出力している。したがって、最終番地のデータを出力
している間、他の奇数番地用バス線22や偶数番地用バス
線23をリセットさせることができ、次回の転送ブロック
の先頭番地のデータを引き続いて奇数番地用バス線22や
偶数番地用バス線23に乗せることができる。その結果、
転送ブロック間を間断なく連続させることができ、転送
速度を向上させることができる。
なお、本実施例では、第３のバス線24に転送ブロックの
最終番地のデータを乗せるようにしたが、これに限るも
のではない。要は連続する転送ブロック間の最終番地あ
るいは先頭番地の何れか一方のデータを第３のバス線24
に乗せればよい。
最終番地のデータを乗せるようにしたが、これに限るも
のではない。要は連続する転送ブロック間の最終番地あ
るいは先頭番地の何れか一方のデータを第３のバス線24
に乗せればよい。
本発明によれば、奇数／偶数番地用の２系統のバス線に
加えて、第３のバス線を設け、該バス線に先頭番地ある
いは最終番地の情報を乗せるようにしたので、転送ブロ
ック間の間断を解消することができ、データ転送速度の
向上を図ることができる。
加えて、第３のバス線を設け、該バス線に先頭番地ある
いは最終番地の情報を乗せるようにしたので、転送ブロ
ック間の間断を解消することができ、データ転送速度の
向上を図ることができる。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその全体構成図、 第２図はその要部の回路図、 第３図はその動作を説明するためのタイミングチャート
である。 第４〜６図は従来の半導体記憶装置を示す図であり、 第４図はその要部構成図、 第５図はその動作を説明するためのタイミングチャー
ト、 第６図はその問題点を説明するためのタイミングチャー
トである。 13……メモリセルアレイ（主メモリセルアレイ）、 14……SAMアレイ（副メモリセルアレイ）、 22……奇数番地用バス線、 23……偶数番地用バス線、 24……第３のバス線。
示す図であり、 第１図はその全体構成図、 第２図はその要部の回路図、 第３図はその動作を説明するためのタイミングチャート
である。 第４〜６図は従来の半導体記憶装置を示す図であり、 第４図はその要部構成図、 第５図はその動作を説明するためのタイミングチャー
ト、 第６図はその問題点を説明するためのタイミングチャー
トである。 13……メモリセルアレイ（主メモリセルアレイ）、 14……SAMアレイ（副メモリセルアレイ）、 22……奇数番地用バス線、 23……偶数番地用バス線、 24……第３のバス線。
Claims (1)
- 【請求項１】多数のメモリセルが行方向および列方向に
配列された主メモリセルアレイと、 該主メモリセルアレイの１行分の記憶容量を持つ副メモ
リセルアレイと、を有し、 主メモリセルアレイの所定の１行分の記憶情報を一旦副
メモリセルアレイに格納した後、所定の先頭番地から最
終番地まで情報を順次シリアルで取り出して出力すると
ともに、 該取り出しに際し、奇数番地用バス線および偶数番地用
バス線の交互に情報を振り分けて出力する半導体記憶装
置において、 前記副メモリセルアレイから取り出される先頭番地の情
報あるいは最終番地の情報を乗せる第３のバス線を備え
たことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307936A JPH0748301B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
| US07/278,502 US4930108A (en) | 1987-12-04 | 1988-12-01 | Semiconductor memory device with serial access memory |
| DE88403061T DE3883935T2 (de) | 1987-12-04 | 1988-12-02 | Halbleiterspeicheranordnung mit einem seriellen Zugriffsspeicher. |
| EP88403061A EP0319432B1 (en) | 1987-12-04 | 1988-12-02 | Semiconductor memory device with serial access memory |
| KR1019880016134A KR930004669B1 (ko) | 1987-12-04 | 1988-12-03 | 시리얼 액세스 메모리로 이루어진 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307936A JPH0748301B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149298A JPH01149298A (ja) | 1989-06-12 |
| JPH0748301B2 true JPH0748301B2 (ja) | 1995-05-24 |
Family
ID=17974956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307936A Expired - Lifetime JPH0748301B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4930108A (ja) |
| EP (1) | EP0319432B1 (ja) |
| JP (1) | JPH0748301B2 (ja) |
| KR (1) | KR930004669B1 (ja) |
| DE (1) | DE3883935T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2880547B2 (ja) * | 1990-01-19 | 1999-04-12 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| JP2928654B2 (ja) * | 1991-04-10 | 1999-08-03 | 株式会社東芝 | マルチポートｄｒａｍ |
| US5206821A (en) * | 1991-07-01 | 1993-04-27 | Harris Corporation | Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section |
| JPH05101646A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | デユアルポートメモリ |
| JP2947664B2 (ja) * | 1992-03-30 | 1999-09-13 | 株式会社東芝 | 画像専用半導体記憶装置 |
| EP0593173B1 (en) * | 1992-10-16 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Apparatus for recording digital signals by controlling frequency characteristics of digital signals |
| KR0141665B1 (ko) * | 1994-03-31 | 1998-07-15 | 김광호 | 비디오램 및 시리얼데이타 출력방법 |
| US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| US6509851B1 (en) * | 2000-03-30 | 2003-01-21 | Cypress Semiconductor Corp. | Method for using a recovered data-encoded clock to convert high-frequency serial data to lower frequency parallel data |
| JP4857544B2 (ja) * | 2004-10-29 | 2012-01-18 | 富士電機株式会社 | 可撓性基板の穴あけ加工方法、薄膜基板の貫通孔加工装置、および薄膜太陽電池の製造装置 |
| US8208314B2 (en) | 2010-06-01 | 2012-06-26 | Aptina Imaging Corporation | Sequential access memory elements |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS60140924A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体回路 |
| EP0179605B1 (en) * | 1984-10-17 | 1992-08-19 | Fujitsu Limited | Semiconductor memory device having a serial data input circuit and a serial data output circuit |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-12-04 JP JP62307936A patent/JPH0748301B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-01 US US07/278,502 patent/US4930108A/en not_active Expired - Fee Related
- 1988-12-02 DE DE88403061T patent/DE3883935T2/de not_active Expired - Fee Related
- 1988-12-02 EP EP88403061A patent/EP0319432B1/en not_active Expired - Lifetime
- 1988-12-03 KR KR1019880016134A patent/KR930004669B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3883935D1 (de) | 1993-10-14 |
| JPH01149298A (ja) | 1989-06-12 |
| KR890010914A (ko) | 1989-08-11 |
| DE3883935T2 (de) | 1994-01-05 |
| EP0319432A2 (en) | 1989-06-07 |
| EP0319432A3 (en) | 1990-11-28 |
| EP0319432B1 (en) | 1993-09-08 |
| US4930108A (en) | 1990-05-29 |
| KR930004669B1 (ko) | 1993-06-02 |
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