DE3236311C2 - - Google Patents

Description

Die Erfindung betrifft einen Datensynchronisierer gemäß dem Oberbegriff des Anspruchs 1.

Solche Datensynchronisierer gehören zum Stand der Technik. Sie sind ansonsten auch aus der älteren Anmeldung JP-A-5 70 66 517 zu entnehmen.

Aus der Zeitschrift IBM Technical Dislosure Bulletin, Band 4, Heft 11, April 1962, S. 42 ist eine Schaltkreisstruktur bekannt, in welcher einem Trigger 24 Eingangsimpulse sowie um eine halbe Bitperiode verzögerte Impulse zugeführt werden, und bei welcher das auf diese Art gebildete Ausgangssignal des Triggers 24 einem Zähler 22 zugeführt wird. Auf diese Weise wird der Zähler 22 mit Hilfe der Verzögerungseinrich­ tung synchronisiert. Das Problem der irrtümlichen Deproduk­ tion von Daten aufgrund ungewünschter Expansion oder Kontrak­ tion der Impulsbreite wird jedoch nicht berührt.

Die Verwendung der Pulscodemodulation (PCM) für die Signal­ verarbeitung von aus analogen Signalen erzeugten digitalen Signalen ist allgemein bekannt und wird üblicherweise für die Übertragung, Aufzeichnung und Wiederherstellung von Signalen verwendet. Die Anwendung der Pulscodemodulation (PCM) im Audiobereich bezieht sich auf eine kompakte digi­ tale Audioplatte.

Der Takt zur Reproduktion der digitalen Signale, welche auf der Platte gespeichert sind, kann durch einen speziellen digitalen Synchronisierschaltkreis erzeugt werden. Der digitale Synchroni­ sierschaltkreis produziert einen Takt von konstanter Periode für das Intervall des Rücksetzens. Üblicherweise wird für das Zurücksetzen ein Rücksetzsystem verwendet, bei dem das Rücksetzen dann vorgenommen wird, wenn das digitale Signal vom Pegel "H" zum Pegel "L" oder umgekehrt gesetzt wird.

In Fig. 1 ist der Stand der Technik für einen Schaltkreis die­ ser Art dargestellt. Mit 33 ist ein Oszillator bezeichnet, der mit einer Frequenz von N/T oszilliert, 34 bezeichnet einen Frequenzteiler, der die Ausgangsfrequenz des Oszilla­ tors 33 mit dem Faktor N teilt, 7 ist der Ausgang des Fre­ quenzteilers 34, welcher als Takt mit der Frequenz von 1/T zur Datenreproduktion verwendet wird, 6 ist der Eingang ei­ nes binären Datensignals, 53 ein Verzögerungsschaltkreis, 30 ein Exklusiv ODER welchem der Eingang 6 zugeführt wird, ebenso wie der Ausgang des Verzögerungsgliedes 53, wobei der Ausgang des Exklusiv ODER'S dem Frequenzteiler 34 als Rücksetzsignal zugeführt wird. Einem Schalter 136 wird das binäre Eingangssignal 6 und der Ausgang 7 des Frequenztei­ lers 34 als Takt zugeführt und erzeugt einen Ausgang 137 als Ergebnis des Diskriminierens der Pegel "1" oder "0" des binären Eingangsdatensignales 6 im Takt des Ausgangs 7 des Frequenzteilers 34.

Die Funktion der Schaltung nach Fig. 1 wird in bezug auf Fig. 2 beschrieben. In der Fig. 2 ist mit T die Periode eines Bits des Eingangssignales oder auch der Einheitstaktperiode dargestellt, A markiert den Eingang 6 des binären Daten­ signals, B den Ausgang des Exklusiv ODER 30, C das Taktsi­ gnal 7 des Ausganges des Frequenzteilers 34, D den Ausgang 137 des Schalters 136 als Ergebnis des Schaltens des Eingangs 6 in bezug auf das Taktsignal 7, E den Eingang 6 mit einem Puls, dessen hinteres Ende nach rückwärts verschoben ist ausgehend von der normalen Position zur Zeit t ₁, F den Aus­ gang des Exklusiv ODER 30, welches mit dem Eingang 6 bei E versorgt wurde, G das Taktsignal 7, verbunden mit dem Eingang 6 bei E und H und den Ausgang des Schalters 136, der entsteht, wenn der Eingang 6 bei E im Verhältnis zum Takt­ signal 7 bei G geschaltet wird.

Für den Eingang 6 bei A ist die Pulsform D am Schalteraus­ gang 137 korrekt "10010", aber für den Eingang 6 bei E ist die Pulsform H des Schalterausgangs 137 irrtümlicherweise "11010".

Die Weite jeden Elements des Eingangs 6 wird von Zeit zu Zeit geändert durch Störungen oder Geräusche, welche bei der Reproduktion des Eingangssignales entstehen können. Bei E in Fig. 2 ist das Datenelement während des Intervalls zwischen den Zeitpunkten t ₁ und t ₂ vergrößert und in diesem Fall wird bei H ein schädlicher Effekt entstehen und die Datenreproduktion fehlerhaft erfolgen.

Aufgabe der Erfindung ist es, einen Datensynchronisierer der eingangs genannten Art anzugeben, mit dem eine irrtümliche Datenreproduktion vermieden werden soll, die durch ungewünschte Expansion oder Kontraktion der Impulsbreite eines digitalen Daten­ signals aufgrund von Rauschen oder Verzerrung bedingt ist.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung ist anhand der Figuren näher erläutert. Die­ se zeigen

Fig. 1 einen Schaltkreis nach dem Stand der Technik,

Fig. 2 Signalverläufe bei einem Gebrauch des Schaltkreises nach Fig. 1,

Fig. 3 das Blockdiagramm eines Ausführungsbeispiels der Erfindung,

Fig. 4 Signalverläufe für die Ausführung nach Fig. 3,

Fig. 5a, b Beispiele für Flankendetektoren,

Fig. 6 ein Blockdiagramm einer weiteren Ausführung der Erfindung,

Fig. 7 Signalverläufe für die Ausführung nach Fig. 6,

Fig. 8 eine weitere Ausführung der Erfindung,

Fig. 9 Signalverläufe für die Ausführung nach Fig. 8,

Fig. 10 ein Blockdiagramm einer weiteren Ausführung der Erfindung,

Fig. 11 Signalverläufe für die Ausführung nach Fig. 10.

In Fig. 3 ist eine erste Ausführung der Erfindung dar­ gestellt, in der die Flankenweite begrenzt wird durch einen Zähler und daher eine relativ große Weite der Flan­ ken dargestellt werden kann. Wenn z. B. die Flankenweite 88 Takte beträgt, würde ein 88stufiges Schieberegister zur Feststellung der Musterkoinzidenz vorbereitet werden, dieses kann jedoch durch einen 7-bit-Zähler ersetzt wer­ den. Das Eingangssignal 6 wird einem Flankendetektor 62 zugeführt, welcher die Flankensignale 38 erzeugt. Das Flankensignal 38 wird zum Zurücksetzen eines Zählers 68 benutzt. Der Zähler 68 zählt das Signal 35 des Oszillators 33 außerhalb der Rücksetzperiode. Der Ausgang 7′ des Zäh­ lers 68 wird durch den Dekoder 69 dekodiert, um das de­ kodierte Ausgangssignal 70 zu erzeugen, welches geschal­ tet wird durch einen Halteschalter 79 bei Vorliegen eines Signales 80. Der Ausgang 81 des Halteschalters 79 und das Flankensignal 38 werden dem Koinzidenzkreis 71, der im weiteren Verlauf als UND-Glied bezeichnet wird, zugeführt, wel­ ches bei Koinzidenz den Ausgang 66 erzeugt. Der Ausgang 66 wird einem Synchronisierkreis 82 zusammen mit dem Takt­ puls 35 zugeführt, welcher den Abtastimpuls 7 erzeugt. Die Funktion des Schaltkreises nach Fig. 3 wird zusammen mit der Fig. 4 näher erläutert. Dort ist gezeigt, wie das Eingangssignal 6 verschoben ist von der normalen Flanke, dargestellt mit einer strichpunktierten Linie zu einer Flanke aufgrund von Geräuschen und ähnlichem, wobei die Bedingung normalerweise vorherrscht, daß die Flankenweite T des Eingangssignales T≠T′≠T′′. In Fig. 4 wird gezeigt das Flankensignal 38, welches von der Detektion des Eingangs­ signals abgeleitet ist, der Ausgang 7′, produziert vom Zäh­ ler 68, welcher rückgesetzt wird vom Flankensignal 38, den Ausgang 81 des Halteschalters 79, welchem der Ausgang 70 des Dekoders 69 zugeführt wird und der Ausgang 66 des UND- Gliedes 71, welches die Koinzidenz zwischen dem Ausgang 81 des Halteschalters 79 und dem Flankensignal 38 feststellt. Das Signal 66 wird dem Synchronisierkreis 82 zugeführt und sorgt mithin dafür, daß die Synchronisation ungestört von Geräuschen und ähnlichem erfolgt. Im Ausführungsbeispiel soll der dekodierte Wert 70 des Dekoders 69 einen Takt kürzer sein als die normale Flankenweite und der Ausgang 81 des Halteschalters 79 erfolgt in Phase mit dem Flankensignal der normalen Flankenweite.

Der Flankendetektor 62 ist genauer anhand der Fig. 5a und 5b beschrieben. Die Grundschaltung für den Flankendetektor 62 ist in Fig. 5b dargestellt. Das Eingangssignal 6 wird durch einen Verzögerungskreis 83 verzögert, so daß ein Verzögerungsausgang 84 hergestellt wird. Der Verzögerungs­ ausgang 84 und das Eingangssignal 6 werden einem Exklusiv ODER 30 zugeführt, so daß der Ausgang als Flankensignal 38 entsteht. Die Weite des Flankensignals ist bestimmt durch den Betrag der Verzögerung, der von dem Verzögerungskreis 83 bereitgestellt wird. Der Verzögerungskreis 83 kann ein Element sein wie ein normales Verzögerungsglied, ein Schiebe­ register oder dergleichen. Der Einsatz eines Schieberegi­ sters als Verzögerungskreis ist in Fig. 5a dargestellt.

Das Eingangssignal 6 wird einem ersten Flip-Flop 28 zuge­ führt, dessen Ausgang 31 einem zweiten Flip-Flop 29 zuge­ führt wird, welcher den Ausgang 32 herstellt. Die Ausgänge 31 und 32 werden dem Exklusiv ODER 30 zugeführt, welches das Flankensignal 38 produziert. Die Weite des Flanken­ signals 38 ist gleich der Periode des Taktpulses 35, der den Flip-Flops 28 und 29 zugeführt wird. Wird der Taktpuls dem Signal 35 gleichgesetzt, welches dem Zähler 68 zuge­ führt wird und dem Signal 80 zum Halteschalter 79, so sind die Signale 38 und 81 jeweils zueinander synchronisiert durch das UND-Glied 71.

In Fig. 6 ist eine weitere Ausführung der Erfindung darge­ stellt, welche für die Beseitigung jeglicher Synchronisa­ tionsstörung infolge von Ausfall oder bestimmten Signal­ übertragungscharakteristiken sorgt und welche die Bedingungen für die Signalunstabilität in bezug auf eine höhere Quali­ tät des Synchronisierens verbessert.

Gemäß Fig. 6 wird das Eingangssignal 6 einem Vorderflanken- Detektor 85 zugeführt, welcher ein Vorderflankensignal 86 erzeugt, welches wiederum den Zähler 68 in Bereitschaft setzt. Der Zähler 68 zählt dieses Signal während der Zeit mit Ausnahme der Zeit, in der der Zähler gelöscht wird. Der Ausgang 7′ des Zählers 68 wird dem Dekoder 69 zugeführt, der das Ausgangssignal 70 bereitstellt. Das Signal 70 wird durch den Halteschalter 79 in Bezug zum Signal 80 geschal­ tet. Der Ausgang 81 des Halteschalters 79 und das Vorder­ flankensignal 86 werden dem UND-Glied 71 zugeführt, wel­ ches den Koinzidenzausgang 66 bereitstellt, welcher seiner­ seits als Synchronisiersignal dem Synchronisierkreis 82 zu­ sammen mit dem Taktpuls 35 zugeführt wird, so daß ein Daten­ markierpuls entsteht.

Die Funktion der Schaltung nach Fig. 6 wird im Zusammen­ hang mit den in Fig. 7 dargestellten Signalverläufen be­ schrieben. Hierbei wird unterstellt, daß das Eingangssignal eine Sequenz von Pulsen der Periode T darstellt und ein Flankenwechsel an den Punkten A und B erfolgt.

In Fig. 7 sind des weiteren die Endflanken, welche dem Ein­ gangssignal zugehören, dargestellt, außerdem der dekodierte Ausgang 70 resultierend aus dem Ausgang 7′ des Zählers 68, welcher rückgesetzt wird durch die Endflanke 86 und der Ausgang 81, welcher durch den Halteschalter 79 in bezug auf das Signal 70 entsteht. Der Ausgang 81 wird so besetzt, daß er n · T nach der Rücksetzzeit erscheint, wobei n 1, und n ganzzahlig ist, und hat die Weite T _W . Der Ausgang 66, wie in Fig. 7 dargestellt, tritt auf, wenn Koinzidenz zwi­ schen dem Ausgang 81 und dem Flankensignal 86 besteht. Dar­ über hinaus ist das Flankensignal an dem Punkt C, welches als nächstes zu Punkt B folgt, ebenfalls eliminiert.

Die Fig. 8 stellt eine weitere Ausführung der Erfindung dar, welche das vorgenannte Eliminieren verhindert.

In der Fig. 8 ist die Kombination eines Dekoders 88 mit ei­ nem Summierkreis 90, der im weiteren Verlauf als ODER-Glied bezeichnet wird, nach der Fig. 6 dargestellt. Der Dekoder 88 dekodiert den Ausgang 87 des Synchronisierkreises 82, um einen dekodierten Ausgang 89 zu erzeugen, wobei das ODER-Glied 90 mit dem dekodierten Signal 70 und 89 versorgt wird und seinerseits den Ausgang 91 bereitstellt. Auf diese Weise wird der Koinzidenzausgang 66, bereitgestellt vom UND-Glied 71, welchem das Flankensignal 86 zugeführt wird, sowie das Ausgangssignal des Halteschalters 79 in Bezug zum Signal 80 erhalten. Die Funktion der Schaltung in Fig. 8 wird nun in bezug auf den Signalverlauf, wie er in Fig. 9 dargestellt ist, beschrieben. Das Eingangssignal ist das­ selbe wie in Fig. 6. Der Ausgang 81 des Halteschalters 79 wird so gesetzt, daß er n · T-fach erscheint, nachdem der Zähler 82 freigeschaltet war und hat die Weite T _W . Der de­ kodierte Ausgang 89 wird n · T hergestellt, nachdem Koinzi­ denzausgang 66 mit der Weite T _G hergestellt worden ist, da dieses ein dekodierter Wert vom Synchronisierkreis 82 ist, dessen Operation phasensynchronisiert ist bei dem Koinzidenzausgang 66.

Die logische Summe der dekodierten Ausgänge 70 und 89 ist der Ausgang 81. Daher wird das Signal an der Hinterflanke C der abnormen Flanke B folgend als Phasensynchronisier­ signal durchgelassen.

Fig. 10 zeigt eine weitere Ausführungsform der Erfindung. Diese Schaltung hat den Zusatz eines Extrahierkreises zu der Schaltung nach Fig. 8. Der Extrahierkreis dient auch zum Extrahieren als Phasensynchronisiersignal der Vorderflanke, welche selbst keinen Beitrag zur Phasensynchronisierung in bezug auf die normale Hinterflanke leistet. Genauer ge­ sagt wird als Extrahierkreis ein Detektionskreis 92 hinzugefügt, welcher der Detektion der Vorderflanke des Eingangssignals dient und ein Vorderflankensignal 93 erzeugt, ein Halteschalter 94 zum Halten des dekodierten Ausgangs 89 in bezug auf das Signal 80, wobei ein Halteausgang 95 entsteht, ein Koinzidenzkreis 96, der im weiteren Verlauf als UND-Glied bezeichnet wird, welchem der Halteausgang 95 zugeführt wird sowie das Vorderflankensignal 93, welches einen Koinzidenz­ ausgang 97 bereitstellt, ein ODER-Glied 98, welchem der Koinzidenzausgang 97 und der Koinzidenzausgang 66 zuge­ führt wird und welches ein Phasensynchronisiersignal 99 als ODER-Ausgang erzeugt.

Die Funktion der Schaltung nach Fig. 10 wird im Zusammen­ hang mit der Fig. 11 näher erläutert. In Fig. 11 ist das Vorderflankensignal 93 dargestellt, welches von dem Ein­ gangssignal 6 abgeleitet ist, der Koinzidenzausgang 66, der dekodierte Ausgang 89, der zuvor bereits beschrieben wurde, der Ausgang 95, welcher entsteht durch das Halten des dekodierten Ausganges 89 vom Halteschalter 94, der Koinzidenzausgang 97, der als logisches Produkt des Halte­ ausgangs 95 und des Vorderflankensignals 93 entsteht, da der Halteausgang 95 n · T nach der Herstellung des Phasen­ synchronisierungssignals entsteht und die Weite T _G hat. Die logische Summe des Phasensynchronisierungssignals 99 der Koinzidenzausgänge 97 und 66 ist ein Phasensynchronisier­ signal.

Das Rückflankensignal 86 der Fig. 6 und 8 kann an die Stelle des Vorderflankensignals gesetzt werden, ebenfalls kann das Rückflankensignal 86 und der Koinzidenzausgang 93 wechselseitig ausgetauscht werden.

Claims (3)

1. Datensynchronisierer zur Erzeugung eines Takt­ signals für die Reproduktion eines digitalen Signals in Form einer Impulsfolge, bei welcher die Impulsbreite der einzelnen Impulse mit einer normierten Impulsbreite (T) in Beziehung steht und die betreffenden Impulse durch Anstiegs- und Abfallflanken festgelegt sind, bestehend aus einem Flankendetektor (62, 85), welcher in Abhängig­ keit des zugeführten verzerrten Eingangsdigitalsignals (6) mit wenigstens einem von der normierten Impulsbreite abweichenden Impuls ein erstes Impulssignal (38, 86) erzeugt, dessen Impulse den Anstiegsimpulsflanken und/oder den Abfallsimpulsflanken des Eingangsdigitalsignals ent­ sprechen, fernerhin einem Synchronisierkreis (82), wel­ cher ein Taktimpulssignal erzeugt, dessen Periode gleich der Einheitsimpulsbreite (T) entspricht, sowie einem Takt­ generator, welcher die periodischen Impulse abgibt, dadurch gekennzeichnet, daß ein Zähler (68) vorgesehen ist, welcher unter Steuerung des ersten Impulssignals (36, 86) des Flankendetektors (62, 85) die periodischen Impulse des Taktgenerators zählt, daß fernerhin in elektrischer Verbindung mit dem Zähler (68) ein erster Decoder (69) vorgesehen ist, welcher in Abhängigkeit des Ausgangssignals des Zählers (68) ein zweites Impulssignal (70) erzeugt, dessen einzelne Impulse immer dann auftreten, wenn der Ausgang des Zählers (68) einen Wert erreicht, der mit der Einheitsimpulsbreite in Beziehung steht, um auf diese Weise die von den Anstiegsimpulsflanken und/oder den Abfall­ impulsflanken der einzelnen Impulse des ersten Impuls­ signals gemessenen Zeitintervalle zu bestimmen, und daß zusätzlich ein Koinzidenzkreis (71) vorgesehen ist, welcher in Abhängigkeit des ersten Impulssignals (38, 86) und eines mit dem zweiten Signal (70) in Verbindung stehenden dritten Impulssignal (81) ein dem Synchronisier­ kreis (82) zugeführtes Rückstellsignal (66) zu erzeugen, wodurch das eine Periode gleich der Einheitsimpulsbreite (T) aufweisendes Taktimpulssignal als Diskriminations­ taktsignal unabhängig von dem verzerrten Eingangsdigital­ datensignal erzeugt ist.

2. Datensychronisierer nach Anspruch 1, bei welchem das erste Impulssignal (86) des Flankendetektors (85) entweder entsprechend den Anstiegsimpulsflanken oder den Abfallsimpulsflanken des Eingangsdigitalsignals er­ zeugt ist, dadurch gekennzeichnet, daß mit dem Synchronisierkreis (82) ein zweiter Decoder (88) ver­ bunden ist, welcher in Abhängigkeit des Ausgangssignals des Synchronisierkreises (82) ein viertes Impulssignal (89) erzeugt, dessen Periode mit der Einheitsimpuls­ breite (T) in Beziehung steht, und daß zwischen dem ersten Decoder (69) und dem Koinzidenzkreis (71) ein logischer Summier­ kreis (90) vorgesehen ist, welcher in Abhängigkeit des zweiten Impulssignals (70) des ersten Decoders (69) und dem vierten Impulssignal (89) des zweiten Decoders (88) ein logisches Summenausgangssignal (81) erzeugt,welches dem Koinzidenzkreis (71) zugeführt ist.

3. Datensynchronisierer nach Anspruch 2, dadurch ge­ kennzeichnet, daß ein weiterer Flankendetektor (92) vorgesehen ist, welcher in Abhängigkeit des Eingangs­ digitalsignals (6) ein fünftes Impulssignal (93) erzeugt, dessen Impulse den Abfallsflanken oder den Anstiegs­ flanken des Eingangsdigitalsignals (6) entsprechen, ferner daß ein weiterer Koinzidenzkreis (96) vorge­ sehen ist, welcher in Abhängigkeit des vierten und fünften Impulssignals (89, 93) ein weiteres Rückstell­ signal (97) erzeugt, und daß zwischen dem weiteren Ko­ inzidenzkreis (96) und dem Synchronisierkreis (82) ein weiterer logischer Summierkreis (98) zwischengeschaltet ist, welcher in Abhängigkeit der Rückstellsignale (66, 97) der beiden Koinzidenzkreise (71, 96) ein logisches Summenausgangssignal (99) erzeugt, das dem Synchronisier­ kreis (82) zuführbar ist.