JPS5856212A - デ−タ同期回路 - Google Patents
デ−タ同期回路Info
- Publication number
- JPS5856212A JPS5856212A JP15370081A JP15370081A JPS5856212A JP S5856212 A JPS5856212 A JP S5856212A JP 15370081 A JP15370081 A JP 15370081A JP 15370081 A JP15370081 A JP 15370081A JP S5856212 A JPS5856212 A JP S5856212A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- edge
- output
- signal
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号の同期化を図るデータ同期回路
に関するものである。
に関するものである。
ディジタル信号の同期化方式としては、信号のジッター
やドロップアウトに対してデータの取り込み誤りを低減
するため、タンク回路を用いデータとの同期化を図る方
式やｐＬＬを用いて、データのジッターと同一のレート
の信号を生成する方式がある。さらに上記方式により生
成された信号または一定周期の信号によう調歩式同期化
を図る方式がある。しかし上記方式に８いて、人力デー
タを用いて同期化を図った場合、データ中のドロップア
ウトによ・り同期が乱される欠点があった。この為に信
号中の特定のパターンのエツジを抽出し同エツジにより
該−要式同期回路の同期化乞はかる方法がある。
やドロップアウトに対してデータの取り込み誤りを低減
するため、タンク回路を用いデータとの同期化を図る方
式やｐＬＬを用いて、データのジッターと同一のレート
の信号を生成する方式がある。さらに上記方式により生
成された信号または一定周期の信号によう調歩式同期化
を図る方式がある。しかし上記方式に８いて、人力デー
タを用いて同期化を図った場合、データ中のドロップア
ウトによ・り同期が乱される欠点があった。この為に信
号中の特定のパターンのエツジを抽出し同エツジにより
該−要式同期回路の同期化乞はかる方法がある。
この特定パターンのエツジを抽出する方式として、シフ
トレジスターに信号を人力し、シフトレジスターの谷ビ
ットの出カバターンが所定のパターンとなった時にエツ
ジ信号を出力する回路がある。
トレジスターに信号を人力し、シフトレジスターの谷ビ
ットの出カバターンが所定のパターンとなった時にエツ
ジ信号を出力する回路がある。
しかしこの場合、パターン艮が長い場合、例えば８８ク
ロツクで構成されるパターン艮を検出する４＠、クロッ
ク数に相当する８８段ものシフトレジスターを用いる必
要があった。
ロツクで構成されるパターン艮を検出する４＠、クロッ
ク数に相当する８８段ものシフトレジスターを用いる必
要があった。
本発明の目的は、上記した従来の欠点を／Ｃくし、人力
信号中のフォーマントで許容された１司隔のエツジによ
りのみ同期化を図るようにしてドロップアウト等による
データ同期の乱れをなくすようにしたデータ同期回ｆ？
Ｉを提供するにある。
信号中のフォーマントで許容された１司隔のエツジによ
りのみ同期化を図るようにしてドロップアウト等による
データ同期の乱れをなくすようにしたデータ同期回ｆ？
Ｉを提供するにある。
テイノタルは号を取り込Ｄ−場倉、先ず信号に同期した
データストローブパルスを生成し、同信号によりデータ
を取り込む。本発明はこの信号に同期したデータストロ
ーブパルスの生成法に関するものである。
データストローブパルスを生成し、同信号によりデータ
を取り込む。本発明はこの信号に同期したデータストロ
ーブパルスの生成法に関するものである。
このためしこは、人力信号のエツジを検出し、同エツジ
により同期化を図金。しかしこの方式では信号中のドロ
ップアウトによりエツジのタイミングがズした場合同期
が乱れる事になる１、本発明では、ドロップアウト等に
より発生したズしたタイミングのエツジを除くために、
１ぎ号フォーマント上許容されたタイミングのエツジの
みを抽出し、この抽出されたエツジでのみ同期化を図る
ようＫしたものである。
により同期化を図金。しかしこの方式では信号中のドロ
ップアウトによりエツジのタイミングがズした場合同期
が乱れる事になる１、本発明では、ドロップアウト等に
より発生したズしたタイミングのエツジを除くために、
１ぎ号フォーマント上許容されたタイミングのエツジの
みを抽出し、この抽出されたエツジでのみ同期化を図る
ようＫしたものである。
本発明を具体的な１実施しｌＵＶこより詳＋ｆｉｆＢに
説明する。第１図に本発明を含むデータ同期回路の構成
を示す。人力ディジタル信号１はエツジ検出１．ｇｌ回
路によりエツジ信号６を生成する。このエッジ１Ｂ号乙
により計教回ｌ１ｉＩ５５’にリセットする１この計数
回路５は上記リセット期間以外は信号４′（！１′計数
する。この計数回路５の出力６をデコーダ７によりデコ
ードし、デコード出力８を１与る。このデコード出力８
をラッテ回路１０により信号９のタイミングでラッチす
る。このラッチ出力１１と上記エツジ信号６とを、アン
ドゲート１２で一致をとり、一致出力１３を侮る。この
一致出力１３を信号１４をクロックパルスとする調歩・
６ 式同期回路１５の同期・１百号とし、データストローブ
パルス１６を生成する。
説明する。第１図に本発明を含むデータ同期回路の構成
を示す。人力ディジタル信号１はエツジ検出１．ｇｌ回
路によりエツジ信号６を生成する。このエッジ１Ｂ号乙
により計教回ｌ１ｉＩ５５’にリセットする１この計数
回路５は上記リセット期間以外は信号４′（！１′計数
する。この計数回路５の出力６をデコーダ７によりデコ
ードし、デコード出力８を１与る。このデコード出力８
をラッテ回路１０により信号９のタイミングでラッチす
る。このラッチ出力１１と上記エツジ信号６とを、アン
ドゲート１２で一致をとり、一致出力１３を侮る。この
一致出力１３を信号１４をクロックパルスとする調歩・
６ 式同期回路１５の同期・１百号とし、データストローブ
パルス１６を生成する。
次に第２図のタイムチャートにより本発明を更１１Ｃ詳
細に説明する。人力ディジタル１６号１で鼓廠がｉＥ常
時のエツジで、維音寺によりエッジがズした場合の・列
である。商信号中エツジ間隔Ｔが正常な場合で、ＴメＴ
′メＰ′となっている。
細に説明する。人力ディジタル１６号１で鼓廠がｉＥ常
時のエツジで、維音寺によりエッジがズした場合の・列
である。商信号中エツジ間隔Ｔが正常な場合で、ＴメＴ
′メＰ′となっている。
このような悟弓°に対しエツジ出力６が層られる。
エツジ出力３でリセットされをカウンタのデコーダ出力
８ ’（ＩＩ’ ？’ｆ＜す。デコーダ出力８のラッチ
出力１１を示す。このラッチ出力１１とエツジ出力６と
の一致出力１３を示す。この一致出力１６は正常な間隔
の信号によるエツジ１ｇ号であり、この信号により該調
歩式同期回路１５の同期化を図る事により、雑音寺によ
る誤った同期をｇｈする事が吊木る。ここで該デコーダ
７のデコード１ぼはりＵえば正常なエツジ間隔より１ク
ロック短い値とし、ラッチ回路出力１１で正常な間隔の
エッジ１百号と同相とする。
８ ’（ＩＩ’ ？’ｆ＜す。デコーダ出力８のラッチ
出力１１を示す。このラッチ出力１１とエツジ出力６と
の一致出力１３を示す。この一致出力１６は正常な間隔
の信号によるエツジ１ｇ号であり、この信号により該調
歩式同期回路１５の同期化を図る事により、雑音寺によ
る誤った同期をｇｈする事が吊木る。ここで該デコーダ
７のデコード１ぼはりＵえば正常なエツジ間隔より１ク
ロック短い値とし、ラッチ回路出力１１で正常な間隔の
エッジ１百号と同相とする。
次にエツジ検出回路２を第６図の回路図によ４ ・
り更に詳細に説明する。エツジ検出回＃５２の基本構成
は第６図（ｂ〕で表わされる。人力ディジタル信号１は
遅延回＠２２により遅延し、この遅延出力２６と入力デ
ィジタル信号１とｆＥ−ＯＲ回路１８に人力し、同出力
３がエソシイぎ号となる。
は第６図（ｂ〕で表わされる。人力ディジタル信号１は
遅延回＠２２により遅延し、この遅延出力２６と入力デ
ィジタル信号１とｆＥ−ＯＲ回路１８に人力し、同出力
３がエソシイぎ号となる。
ここでエツジ信号幅は遅延回路２２の遅延時間で決する
。この遅延回路２２とし又は遅延勝等の遅延素子やシフ
トレジスタ等が用いられる。このシフトレジスタを用い
た方式を第３図（α）に示す。
。この遅延回路２２とし又は遅延勝等の遅延素子やシフ
トレジスタ等が用いられる。このシフトレジスタを用い
た方式を第３図（α）に示す。
人カデイジタ〃信号１を初段Ｄ−ＦＦ１７に入力し、同
出力１９を２段目のＤ−ＦＦ１７に人力し同出力２０を
得る。この両出力１９．２０をＥ−０１髪回４１８の人
力とし、エツジ出力３を生成する。ここでエツジ出力３
の］扁は、Ｄ−ＦＦ１７のクロックパルス２１の周期に
等しくなる。このりａツクパルス２１を計数回路５の信
号４およびラッチ回路１０の信号９を等しいクロックパ
ルスとする事によりアンドゲート１２で両人力信号６，
１１を同期させることができる。
出力１９を２段目のＤ−ＦＦ１７に人力し同出力２０を
得る。この両出力１９．２０をＥ−０１髪回４１８の人
力とし、エツジ出力３を生成する。ここでエツジ出力３
の］扁は、Ｄ−ＦＦ１７のクロックパルス２１の周期に
等しくなる。このりａツクパルス２１を計数回路５の信
号４およびラッチ回路１０の信号９を等しいクロックパ
ルスとする事によりアンドゲート１２で両人力信号６，
１１を同期させることができる。
このように本発明によれば、エツジ間隔をカウンターに
よりゲーティングしている為、比較的茂いエツジ間隔で
も容易に構成できる。例えばエツジ間隔が８８クロツク
の場合これをシフトレジスターによりパターン一致方式
で行う場合、８８段のシフト７ノスターを準備する必要
があるのに対し、７ビツトのカウンターにより構成でき
る。またエツジ間隔のゲートをするのに、 １クロッ
ク以上のデコード値を設定し、同値を１ビツトシフトす
る事によりエツジ間隔を生成しており、カウンター自身
を２系統設けたり且つ厳しいタイミングマージンをつけ
ずに、エツジ間隔をノー次計数し、且つ同エツジとの一
致を取る事がＩｉ］“能となる。さらにデコード値を変
えるφにより複数のエツジ間隔の抽出芯よびエツジの抽
出範囲の設定がＯＴ能となる。
よりゲーティングしている為、比較的茂いエツジ間隔で
も容易に構成できる。例えばエツジ間隔が８８クロツク
の場合これをシフトレジスターによりパターン一致方式
で行う場合、８８段のシフト７ノスターを準備する必要
があるのに対し、７ビツトのカウンターにより構成でき
る。またエツジ間隔のゲートをするのに、 １クロッ
ク以上のデコード値を設定し、同値を１ビツトシフトす
る事によりエツジ間隔を生成しており、カウンター自身
を２系統設けたり且つ厳しいタイミングマージンをつけ
ずに、エツジ間隔をノー次計数し、且つ同エツジとの一
致を取る事がＩｉ］“能となる。さらにデコード値を変
えるφにより複数のエツジ間隔の抽出芯よびエツジの抽
出範囲の設定がＯＴ能となる。
第１図は本発明によるデータ同ＪｇＪ回路の実施り１」
を示す構成図、第２図は該果適例の動作を示すタイムチ
ャート図、第６図はエツジ・演出回路７ ・ の実施列を示す回路図である。 ２：エツジ検出回路 ５：計数回路 代理人弁理士 薄 出 不Ｕ 幸 ８ ・
を示す構成図、第２図は該果適例の動作を示すタイムチ
ャート図、第６図はエツジ・演出回路７ ・ の実施列を示す回路図である。 ２：エツジ検出回路 ５：計数回路 代理人弁理士 薄 出 不Ｕ 幸 ８ ・
Claims (1)
- 【特許請求の範囲】 ディジタル信号のデータ同期回路において、該ディジタ
ル信号のエツジ間隔が所定の間隔であった場合のエツジ
のみ釦より同期化音間るため、該ディジタル信号のエツ
ジを検出する回路と、エツジ（Ｗ号の間＠を計数する第
１の計数回路と、該計数出力を入力とし、特定の計数層
を抽出するデコーダ回路と、第２の計数回路とを具え、
上記デコーダ出力と該エツジ横出回路との一致出力によ
り該第２の計数回路をリセツトする事を特徴とするデー
タ同期回路。 ２、 前記デコーダ回路のデコード櫃に幅を持たせる事
により該エツジ信号の１Ｉｌｉｉ隔がズした場合でも該
一致回路による一致がとれるようにした特許請求の範囲
５ｇ１項記載のデータ同期回路。 ３、 前ｄ己デコーダ回路のデコード１直として複数の
計数１直を設定し、ディジタル信号に杆された複数のエ
ツジ間隔のエッジ１汀号との一致がとれるようにした特
許請求の範囲第１項ｄ己載のデータ同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370081A JPS5856212A (ja) | 1981-09-30 | 1981-09-30 | デ−タ同期回路 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370081A JPS5856212A (ja) | 1981-09-30 | 1981-09-30 | デ−タ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856212A true JPS5856212A (ja) | 1983-04-02 |
| JPH0418485B2 JPH0418485B2 (ja) | 1992-03-27 |
Family
ID=15568196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370081A Granted JPS5856212A (ja) | 1981-09-30 | 1981-09-30 | デ−タ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856212A (ja) |
-
1981
- 1981-09-30 JP JP15370081A patent/JPS5856212A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418485B2 (ja) | 1992-03-27 |
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