JPS5864840A - デ−タ同期回路 - Google Patents
デ−タ同期回路Info
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- JPS5864840A JPS5864840A JP56162837A JP16283781A JPS5864840A JP S5864840 A JPS5864840 A JP S5864840A JP 56162837 A JP56162837 A JP 56162837A JP 16283781 A JP16283781 A JP 16283781A JP S5864840 A JPS5864840 A JP S5864840A
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- 230000000630 rising effect Effects 0.000 claims description 24
- 238000003708 edge detection Methods 0.000 claims description 8
- 239000000284 extract Substances 0.000 claims description 3
- 230000037303 wrinkles Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル信号の同期化をはかるデータ同期回
路に関するものである。
路に関するものである。
調歩式同期回路の位相同期信号として、入力デジタル信
号のエツジを用いる方法があるが、データ中のドロ、プ
アウト等により外乱を受けた工、ジを用いると同期が乱
される。
号のエツジを用いる方法があるが、データ中のドロ、プ
アウト等により外乱を受けた工、ジを用いると同期が乱
される。
そこで我々は、外乱を受けた工、ジな除去するために立
ち上がり、立ち下がりエツジ間、立ち下がり、立ち上が
り工、ジ間の間隔を計数し許容される長さのエツジのみ
によって同期をはかる有効な方法を出願した。
ち上がり、立ち下がりエツジ間、立ち下がり、立ち上が
り工、ジ間の間隔を計数し許容される長さのエツジのみ
によって同期をはかる有効な方法を出願した。
その後の検討により、伝送系の伝達特性や信号取り込み
回路の特性により、入力デジタル信号の立ち下がり、立
ち上がりの伝達特性の違いが生ずることが判明した。
回路の特性により、入力デジタル信号の立ち下がり、立
ち上がりの伝達特性の違いが生ずることが判明した。
この事を、第１図のタイムチャートを用いて更に詳細に
説明する。
説明する。
←）は、記録信号パターンであり、（ｂ）はその再生出
力信号パターンの一例である。ここで、（ｂ）をデータ
スライスする場合には、最適比較レベルを、−０とした
場合、−、とした場合、りとした場合があるとする。
力信号パターンの一例である。ここで、（ｂ）をデータ
スライスする場合には、最適比較レベルを、−０とした
場合、−、とした場合、りとした場合があるとする。
まず、−３の場合には、正のノ（ターンが縮少し負のパ
ターンが伸長する〔（Ｃ）の出力となる。〕。
ターンが伸長する〔（Ｃ）の出力となる。〕。
りの場合には、最適なスライスレベルであり、その出力
（ｄ）は記録信号←）と一致する。次にスライスレベル
が基準レベルより下がった場合の−１では、出力は正の
パターンが伸長し、負のノ（ターンが縮少した（−）と
なり、誤りを発生する。
（ｄ）は記録信号←）と一致する。次にスライスレベル
が基準レベルより下がった場合の−１では、出力は正の
パターンが伸長し、負のノ（ターンが縮少した（−）と
なり、誤りを発生する。
他方、コンパレーターの特性上、立ち上がり時間と立ち
下がり時間とで異なった場合も同様な問題を発生する。
下がり時間とで異なった場合も同様な問題を発生する。
（ト）はその−例であり、リレベルでスライスした時、
立ち上がり時間より、立ち下がり時間の方が長くなりた
場合である。
立ち上がり時間より、立ち下がり時間の方が長くなりた
場合である。
したがって、立ち上がり、立ち下がり工、ジ間隔、立ち
下がり立ち上がり工、ジ間隔を計数して、位相同期信号
を抽出する上記方法では、誤ったエツジを阻止出来ない
場合や、抽出数が減少し、ジッターマージンが低下する
場合があった。
下がり立ち上がり工、ジ間隔を計数して、位相同期信号
を抽出する上記方法では、誤ったエツジを阻止出来ない
場合や、抽出数が減少し、ジッターマージンが低下する
場合があった。
本発明の目的は、上記特性を改善するため、入力デジタ
ル信号中の、フォーマットで許容された間隔の立ち下が
り（または、立ち上がり）工、ジのみｋより、同期化を
図り、ドロップアウトや伝送系の信号伝達特性による、
同期の乱れをなくシ、ジッターマージンを拡げ、より高
品質のデータ同期回路を提供するにある。
ル信号中の、フォーマットで許容された間隔の立ち下が
り（または、立ち上がり）工、ジのみｋより、同期化を
図り、ドロップアウトや伝送系の信号伝達特性による、
同期の乱れをなくシ、ジッターマージンを拡げ、より高
品質のデータ同期回路を提供するにある。
デジタル信号を取り込む場合、信号に同期したデータス
ト賞−ブパルスを生成し、同、（ルスにより、データを
取り込む。本発明は、この信号に同期したストローブパ
ルスの生成法に関するものである。
ト賞−ブパルスを生成し、同、（ルスにより、データを
取り込む。本発明は、この信号に同期したストローブパ
ルスの生成法に関するものである。
このためには、入力信号の工、ジを検出し、同エツジに
より、同期化をはかる。しかし、この方式では、信号中
のドロ、プアウトや、信号伝送系の伝達特性等により、
エツジのタイミングズレな生じた場合には、同期が乱れ
る事があるる。
より、同期化をはかる。しかし、この方式では、信号中
のドロ、プアウトや、信号伝送系の伝達特性等により、
エツジのタイミングズレな生じた場合には、同期が乱れ
る事があるる。
本発明では、上記工、ジのタイミングズレな除去するた
めに、信号７オーマ、）上許容されるタイミングの立ち
下がり、もしくは、立ち上がり工、ジの一方のみを抽出
し、この抽出された工、ジのみで同期化をはかるもので
ある。
めに、信号７オーマ、）上許容されるタイミングの立ち
下がり、もしくは、立ち上がり工、ジの一方のみを抽出
し、この抽出された工、ジのみで同期化をはかるもので
ある。
本発明を、具体的な実施例により、詳細に説明する。
第２図に、本発明を含むデータ同期回路の構成の原理を
示す。
示す。
入力デジタル信号１は、立ち下がりエツジ検出回路２に
入力し、立ち下がりエツジ信号Ｓを生成する。この立ち
下がりエツジ信号３により計数回路５をクリアする。こ
の計数回路５は、上記クリア時間以外は、信号４を計数
する。この計数回路５の出力６をデコーダ７によりデコ
ード出力８を得る。このデコード出力８をラッチ回路１
０により信号９のタイミングでラッチする。このラッチ
出力１１と、上記立ち下がり工。
入力し、立ち下がりエツジ信号Ｓを生成する。この立ち
下がりエツジ信号３により計数回路５をクリアする。こ
の計数回路５は、上記クリア時間以外は、信号４を計数
する。この計数回路５の出力６をデコーダ７によりデコ
ード出力８を得る。このデコード出力８をラッチ回路１
０により信号９のタイミングでラッチする。このラッチ
出力１１と、上記立ち下がり工。
ジ信号５とを、アンドゲート１２で一致をとり、−散出
力１３を得る。この−散出力１３を信号１４をクロ、ク
パルスとする調歩式同期回路１５０位相同期信号とし、
データストローブパルス１６を生成する。
力１３を得る。この−散出力１３を信号１４をクロ、ク
パルスとする調歩式同期回路１５０位相同期信号とし、
データストローブパルス１６を生成する。
次に第３図のタイムチャートにより、第２図の動作を詳
細に説明する。入力デジタル信号１は周期がＴの連続パ
ルスであり、Ａ及びＢでエツジのタイミングずれが生じ
ているものとする。
細に説明する。入力デジタル信号１は周期がＴの連続パ
ルスであり、Ａ及びＢでエツジのタイミングずれが生じ
ているものとする。
この信号に対して、立ち下がりエツジ３を得る。立ち下
がり工、ジＳでリセットされた計数回路５の出力なデコ
ード貝た８と、８をラッチした出力１１を示す。１１は
、リセットされた時刻から、 ｎＴ （３≧１１％は整
数。以下同じ）の時刻にあり、幅７’Ｆとなるように、
設定する。この２、チ出力１１と、立ち下がりエツジ５
との一致出力が１５である。
がり工、ジＳでリセットされた計数回路５の出力なデコ
ード貝た８と、８をラッチした出力１１を示す。１１は
、リセットされた時刻から、 ｎＴ （３≧１１％は整
数。以下同じ）の時刻にあり、幅７’Ｆとなるように、
設定する。この２、チ出力１１と、立ち下がりエツジ５
との一致出力が１５である。
ここで、Ｂの次のＣの正、常な立ち下がりエツジ信号も
阻止されるため、これを防いだ回路が第３図である。
阻止されるため、これを防いだ回路が第３図である。
第４図は、第２図の回路に、調歩式同期回路１５の出力
１７をデコードし、デコード出力１９を得るデコーダ１
８と、デコード出力８と、デコード出力１９のオア出力
２１を得る、オアゲート２１を加えたものである。した
がクズ一致出力１３は立ち下がりエツジ信号３と、オア
出力２１を信号９でラッチしたラッチ出力１１とのアン
ドを取ったものとなる。
１７をデコードし、デコード出力１９を得るデコーダ１
８と、デコード出力８と、デコード出力１９のオア出力
２１を得る、オアゲート２１を加えたものである。した
がクズ一致出力１３は立ち下がりエツジ信号３と、オア
出力２１を信号９でラッチしたラッチ出力１１とのアン
ドを取ったものとなる。
第５図に、第４図のタイムチャートを掲げてその動作を
説明する。入力デジタル信号は、第２図と同様である。
説明する。入力デジタル信号は、第２図と同様である。
デコード出力８を、第２図と同様に、計数回路１５がク
リアされた時刻から、ａ後にＴｒ幅のう、チ出力１１が
得られるように設定する。それに対して、デコード出力
１９は、−散出力１５によって位相同期される調歩式同
期回路１５のデコード値であるから、−散出力１３を出
力した時刻からｎＴ後に、幅Ｔａのパルスを出力するこ
とが出来る。
リアされた時刻から、ａ後にＴｒ幅のう、チ出力１１が
得られるように設定する。それに対して、デコード出力
１９は、−散出力１５によって位相同期される調歩式同
期回路１５のデコード値であるから、−散出力１３を出
力した時刻からｎＴ後に、幅Ｔａのパルスを出力するこ
とが出来る。
このデコード出力８．１９のオアをとりてラッチした出
力１１を示す。したがって、異常なエツジＢの次の立ち
下がりエツジＣの信号は、位相同期信号として通過する
こととなる。
力１１を示す。したがって、異常なエツジＢの次の立ち
下がりエツジＣの信号は、位相同期信号として通過する
こととなる。
さらに、正常な立ち下がりエツジで同期化をはかった位
相に対して、その位相を乱すことのない立ち上がりエツ
ジをも位相同期信号として抽出する回路を第５図に示し
説明する。
相に対して、その位相を乱すことのない立ち上がりエツ
ジをも位相同期信号として抽出する回路を第５図に示し
説明する。
第６図は、第５図に１次のごとく加えたものである。即
ち、１から２１までは、第４図と同様であり、入力デジ
タル信号１の立ち上がり工。
ち、１から２１までは、第４図と同様であり、入力デジ
タル信号１の立ち上がり工。
ジを検出し、立ち上がりエツジ信号２Ｓを生成する検出
回路２２、及び、デコード出力１９を、信号９でラッチ
し、ラッチ出力２５を得るう、子回路２４、う、チ出力
２５と、前記立ち上がりエツジ信号２５との一致出力２
７を得るアンドゲート２６゜−散出力２７と、−散出力
１３とのオアなとり、位相同期信号２９を得る、オアゲ
ート２８゜第７図に、このタイムチャートを掲げ詳細に
説明する。入力デジタル信号１は、前述と同様の信号で
ある立ち上がりエツジ信号２３を示す。
回路２２、及び、デコード出力１９を、信号９でラッチ
し、ラッチ出力２５を得るう、子回路２４、う、チ出力
２５と、前記立ち上がりエツジ信号２５との一致出力２
７を得るアンドゲート２６゜−散出力２７と、−散出力
１３とのオアなとり、位相同期信号２９を得る、オアゲ
ート２８゜第７図に、このタイムチャートを掲げ詳細に
説明する。入力デジタル信号１は、前述と同様の信号で
ある立ち上がりエツジ信号２３を示す。
すでに説明の終、えた、−散出力１３と、デコード出力
１９を示す。デコード出力１９をう、チした出力２５を
示す。う、チ出力２５は、前述の如く、位相同期信号か
らｎＴ後に、Ｔｏ幅のパルスとなるから、立ち上がりエ
ツジ信号２３との一致信号２５との一致出力２７を得る
。−散出力２７と一致出力１ｓとのオア出力２９が、位
相同期信号となる。
１９を示す。デコード出力１９をう、チした出力２５を
示す。う、チ出力２５は、前述の如く、位相同期信号か
らｎＴ後に、Ｔｏ幅のパルスとなるから、立ち上がりエ
ツジ信号２３との一致信号２５との一致出力２７を得る
。−散出力２７と一致出力１ｓとのオア出力２９が、位
相同期信号となる。
なお、第２図、第４図の立ち下がりエツジ信号３を立ち
上がりエツジと、第６図の立ち下がりエツジ信号５と一
致出力２３を互いに入れかえても良い。
上がりエツジと、第６図の立ち下がりエツジ信号５と一
致出力２３を互いに入れかえても良い。
本発明の効果として、
ｔ 位相同期を乱すエツジの除去。
立ち下がりから立ち上がり、もしくは、立ち上がりから
立ち下がりエツジ間隔を計数して、エツジの抽出を行な
う方式では、例えば図６のようにエツジが移動し１丁度
ＡとＢの長さがＴとなった場合に、そのエツジの除去が
出来ないが、本発明では、ｉ＊去可能としている。
立ち下がりエツジ間隔を計数して、エツジの抽出を行な
う方式では、例えば図６のようにエツジが移動し１丁度
ＡとＢの長さがＴとなった場合に、そのエツジの除去が
出来ないが、本発明では、ｉ＊去可能としている。
２ 抽出率の増加によるジッターマージンの拡大立ち下
がり、立ち上がりもしくは、立ち上がり、立ち下がりエ
ツジ間隔を計数してエツジを抽出する場合の抽出率は、
約６０％に対して、立ち下がり、立ち上が９エツジの、
いずれか一方を用いる本発明においては、約９０−以上
となり、データストローブクロックのジッター追随マー
ジンが拡がる。
がり、立ち上がりもしくは、立ち上がり、立ち下がりエ
ツジ間隔を計数してエツジを抽出する場合の抽出率は、
約６０％に対して、立ち下がり、立ち上が９エツジの、
いずれか一方を用いる本発明においては、約９０−以上
となり、データストローブクロックのジッター追随マー
ジンが拡がる。
勢が挙げルれる。
第１８！ｉｌは伝達特性の説明図、第２図は、立ち下が
りエツジ間隔を計数して１位相同期をはかるデータ同期
回路の一実施例の構成図、ｔｉｇｓｓは、そのタイムチ
ャート、第４図は第２図で抽出されなかった正常な立ち
下がり工、ジをも抽出して、位相同期をはかるデータ同
期回路の一実施例の構成図、第５図はそのタイムチャー
ト図、第６図は第４図の位相同期信号に対し【、正常な
位相の立ち上がり工、ジをも抽出して、位相同期をはか
るデータ同期回路の一実施例の構成図、第７図はそのタ
イムチャート図である。 １：入力デジタル信号 ２：立ち下がり工、ジ検出回路 ２２：立ち上がりエツジ検出回路 ５：計数回路 １５：調歩式同期回路 兜１ 図 （ｃｌ） （干）
りエツジ間隔を計数して１位相同期をはかるデータ同期
回路の一実施例の構成図、ｔｉｇｓｓは、そのタイムチ
ャート、第４図は第２図で抽出されなかった正常な立ち
下がり工、ジをも抽出して、位相同期をはかるデータ同
期回路の一実施例の構成図、第５図はそのタイムチャー
ト図、第６図は第４図の位相同期信号に対し【、正常な
位相の立ち上がり工、ジをも抽出して、位相同期をはか
るデータ同期回路の一実施例の構成図、第７図はそのタ
イムチャート図である。 １：入力デジタル信号 ２：立ち下がり工、ジ検出回路 ２２：立ち上がりエツジ検出回路 ５：計数回路 １５：調歩式同期回路 兜１ 図 （ｃｌ） （干）
Claims (1)
- 【特許請求の範囲】 ｔ デジタル信号のデータ同期回路において。 諌デジｉル信号の、％ｇｌからＬ’（または。 ％Ｌ’から％ＨＩ）へと変化する立ち下がりエツジ（ま
たは立ち上がりエツジ）間隔が所定の間隔であった場合
の立ち下がりエツジ（または立ち上がりエツジ）のみで
同期化をはかるため、該デジタル信号の立ち下がり（ｔ
たは立ち上がり）エツジを検出するエツジ検出回路と、
立ち下がり（ｔたは、立ち上がり）エツジ間隔を計数す
る第１の計数回路と、皺計数出力を入力とし特定の計数
値を抽出するデコーダ回路と、１ｓ２の計数回路とを真
備し。 上記デコード出力と、ｌ＊エツジ検出回路の出力との一
致出力により該ｔＩＩｉ２の計数回路をり噌ッ卜するこ
とを特徴とするデータ同期回路。 ２ 前記第２の計数回路の計数出力を人力とし特定の計
数値對出力する第２のデコーダ回路を設け、第２のデコ
ード出力と、該エツジ検出回路出力との一致出力により
ても、第２の計数回路を特徴とする特許請求の範囲第１
項記載のデータ同期回路。 五 前記デジタル信号の立ち上がり（または立ち下がり
）エツジを検出する第２の工、ジ検出回路を設け、第２
のエツジ検出回路の出力と、該第２のデコード出力との
、一致出力によっても第２の計数回路を特徴とする特許
請求の範囲第１項記載のデータ同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162837A JPS5864840A (ja) | 1981-10-14 | 1981-10-14 | デ−タ同期回路 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162837A JPS5864840A (ja) | 1981-10-14 | 1981-10-14 | デ−タ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864840A true JPS5864840A (ja) | 1983-04-18 |
| JPH0415649B2 JPH0415649B2 (ja) | 1992-03-18 |
Family
ID=15762182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162837A Granted JPS5864840A (ja) | 1981-09-30 | 1981-10-14 | デ−タ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597372A2 (en) * | 1992-11-11 | 1994-05-18 | Hitachi, Ltd. | Digital signal reproduction devices, integrated circuits for use therewith, and digital signal reproduction methods |
-
1981
- 1981-10-14 JP JP56162837A patent/JPS5864840A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597372A2 (en) * | 1992-11-11 | 1994-05-18 | Hitachi, Ltd. | Digital signal reproduction devices, integrated circuits for use therewith, and digital signal reproduction methods |
| EP0597372A3 (en) * | 1992-11-11 | 1996-05-15 | Hitachi Ltd | Devices for reproducing a digital signal, integrated circuits therefor and methods for reproducing a digital signal. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415649B2 (ja) | 1992-03-18 |
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