DE3107902A1

DE3107902A1 - Integrierte mos-schaltung

Info

Publication number: DE3107902A1
Application number: DE19813107902
Authority: DE
Inventors: Hiroyuki Tokyo Kinoshita
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-03-03
Filing date: 1981-03-02
Publication date: 1982-01-28
Also published as: US4433257A; GB2072419A; DE3107902C2; GB2072419B

Description

Integrierte MOS-Schaltung

Die Erfindung betrifft eine integrierte MOS-Schaltung(svorrichtung) mit verbesserten Ladungsspeichereigenschaften.

Aufgrund ihrer guten Isoliereigenschaften besitzt eine integrierte MOS-Schaltung bzw. ein MOS-IC einen Ladungshalte- bzw. -speicherabschnitt, der aus Kondensatoren oder Streukondensatoren von MOS-Transistoren besteht und eine Ladung zu halten, d. h. zu speichern vermag. Bei manchen MOS-ICs dieser Art entspricht ein Signal des logischen Pegels "1" einem solchen Ladungsspeicherzustand der Ladungsspeicherabschnitte, während ein Signal des logischen Pegels "O" dem Zustand entspricht, in welchem diese Abschnitte keine Ladung speichern. Typische Beispiele für solche MOS-ICs sind dynamische Randomspeicher (d-RAM), Schieberegister usw.

Die im Ladungsspeicherabschnitt einer integrierten MOS-Schaltung der angegebenen Art angesammelte Ladung geht in Form von Streuströmen an den pn-übergängen usw. allmählich' verloren. Ein ähnlicher Streustrom tritt bei einem statischen MOS-Speicher oder dgl. auf, bei dem die Ladung in einer aus polykristallinen! Silizium oder dgl. bestehenden und einen Widerstand von 10 M«ß oder mehr besitzenden Last (load) gespeichert wird. Der Streustrom kann so groß werden, daß die im MOS-Speicher gespeicherten Daten gelöscht werden und der MOS-Speicher daher fehlerhaft arbeitet. Es ist somit wesentlich, den Streustrom zu verringern und dadurch Ladungsverluste in der integrierten MOS-Schaltung zu vermindern.

Im folgenden seien-nun die Bedingungen betrachtet, unter denen ein Ladungsverlust in integrierten MOS-Schaltungen bzw. MOS-ICs auftritt. Der Ladungsspeicherteil (d. h. eine Gruppe von Speicherzellen usw.) eines MOS-ICs und seine pe-

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ripheren Schaltkreise sind auf dem gleichen Substrat ausgebildet. Die Ladungsspeichereigenschaften des Ladungsspeicherteils hängen daher von den Eigenschaften der Transistoren ab/ welche die peripheren Schaltkreise bilden.

Fig. 1 veranschaulicht die Vorgänge bei einem Ladungsverlust aus einem Ladungsspeicherteil unter dem Einfluß eines Transistors eines peripheren Schaltkreises, der auf demselben Substrat wie der Ladungsspeicherteil ausgebildet ist. Gemäß Fig. 1 ist auf einem Halbleitersubstrat des einen Leitungstyps ein Ladungsspeicherteil 34 vorgesehen, der einen Kondensator aus dem Substrat 32, einer Elektrode 36 und einer Isolierschicht 38 bildet. Die Elektrode 36 ist zum Teil auf dem Substrat 32 und zum Teil auf der Isolierschicht 38 angeordnet. Im Substrat 32 ist eine mit der Elektrode 36 in Kontakt stehende Diffusionsschicht 40 des entgegengesetzten Leitungstyps zur Betätigung bzw. Ansteuerung des Ladungsspeicherteils 34 vorgesehen. Außerdem ist auf dem Halbleitersubstrat 32 ein MOS-Transistor 42 eines peripheren Schaltkreises (z. B. Dekodierer, Leseverstärker oder dgl.) in der Nähe des LadungsSpeicherteils 34 ausgebildet. Der Transistor 42 umfaßt eine Drain-Zone 44 des dem Substrat entgegengesetzten Leitungstyps, eine Drain-Elektrode 45, eine Gate-Elektrode 46, eine Source-Zone 48 des entgegengesetzten Leitungstyps, eine Source-Elektrode 49 und eine Isolierschicht 50.

Wenn der MOS-Transistor 42 nicht arbeitet oder aber in einem Diodenbereich arbeitet (Gate-Spannung > Drain-Spannung Schwellenwert-Spannung), geht die Ladung des Kondensators 34 lediglich aufgrund eines Streustroms in der Diffusionsschicht 40, jedoch unbeeinflußt durch den MOS-Transistor 42 des peripheren Schaltkreises allmählich verloren* In diesem Fall behält der Ladungsspeicherteil 34 die Ladung bei Raumtemperatur etwa 1 bis 10 s. Wenn jedoch der MOS-Transistor 42 in einem Pentodenbereich arbeitet (Gate-

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Spannung < Drain-Spannung - Schwellenwert-Spannung), bildet sich zwischen dem Drain-Bereich 44 und dem Kanalbereich des Transistors 42 eine Verarmungsschicht 54. In der Verarmungsschicht 54 tritt eine sensibilisierte bzw. Anstoßionisierung (impact ioniziation) auf, wodurch zwei Elektronenmangelstellen 56 hervorgerufen werden. Infolgedessen entstehen zunehmend mehr Ladungsträger. Ein Teil dieser erhöhten Ladungsträgerzahl wird in Form von Minoritätsträgern in das Halbleitersubstrat 32 injiziert. Die Ladungsträger diffundieren in das Substrat 32 und erreichen die Diffusionsschicht 40. Schließlich werden sie im Ladungsspeicherteil 32 eingefangen. Infolgedessen vergrößert sich der Streustrom im Ladungsspeicherteil 34, so daß ein schneller Verlust der in letzterem gespeicherten Ladung auftritt. In diesem Fall behält der Ladungsspeicherteil 34 die Ladung bei Raumtemperatur nur etwa 1 bis 100 ms. Die Ladungsspeicherzeit ist also um das 10- bis 1000-fache kürzer als dann, wenn der Ladungsverlust nur durch den Streustrom in der Diffusionsschicht 40 verursacht wird.

Eine in der Praxis angewandte integrierte Speicherschaltung 30 besitzt gemäß den Fig. 2 bis 4 Zeilendekodierer RC und Schaltkreise CC aus Spaltendekodierern, Leseverstärkern, Datensteuerschaltungen usw. Die Zeilendekodierer RC und die Schaltkreise CC sind in der Nähe von Speicherzellen MC angeordnet, in denen Ladungen gespeichert sind. Weiterhin sind periphere Schaltkreise PC, etwa ein Taktgenerator, ein Adressenpuffer bzw. -zwischenspeicher sowie ein Eingangs- und ein Ausgangskreis, so angeordnet, daß sie die Kombination aus den Zeilendekodierern RC, den Schaltkreisen CC und den Speicherzellen MC zwischen sich einschließen.

Insbesondere veranschaulicht Fig. 2 eine integrierte Speicherschaltung, bei- welcher die Speicherzellen MC nicht in Gruppen unterteilt sind. Fig. 3 zeigt eine integrierte Speicherschaltung, bei welcher die Speicherzellen MC in zwei Gruppen unterteilt sind. Fig. 4 veranschaulicht eine integrierte Speicherschaltung, bei welcher die Speicher-

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zellen MC in vier Gruppen unterteilt sind. Selbstverständlich werden in der Praxis noch andere Abwandlungen solcher integrierter Speicherschaltungen angewandt. Bei jeder integrierten Speicherschaltung dieser Art befinden sich ein oder mehrere Zeilendekodierer RC und ein oder mehrere Schaltkreise CC mit Spaltendekodierern sehr dicht an den Speicherzellen, d. h. am Ladungsspeicherteil.

Fig. 5 ist ein Schaltbild eines typischen bisherigen Zeilenoder Spaltendekodierers. Dieser Dekodierer umfaßt einen Aufladetransistor T₁ sowie Entladetransistoren T₁₁ bis T „.

ι ii ni

Die Entladetransistoren T₁₁ bis T ₁ werden durch Adressensignale A₁ bis A angesteuert. Wenn der Dekodierer gewählt ist/ liefert er an einer Ausgangsklemme O₁ ein Ausgangssignal des Pegels "1". Wenn er nicht gewählt ist, liefert er an der Ausgangsklemme O₁ ein Ausgangssignal des Pegels "0". Die Ausgangsklemme O₁ des Dekodierers ist über eine Steuerschaltung oder eine Pufferschaltung 60 mit einem Speicherzellenabschnitt verbunden. Die Drain-Elektrode des Aufladetransistors T₁, der vom Anreicherungstyp ist, ist zur Abnahme einer Hochleistungs-Quellenspannung V__D geschaltet, während seine Gate-Elektrode zur Abnahme eines Taktsignals φ oder der Spannung V geschaltet ist. Die Stromquellenschaltung V _D wird zum Durchschalten des Transistors T₁ aus zwei Gründen an dessen Gate-Elektrode angelegt. Zum ersten braucht in diesem Fall keine Stromquelle extra für den Transistor T₁ vorgesehen zu sein. Zum zweiten kann in diesem Falle einfacher als auf andere Weise ein Taktimpuls erzeugt werden. Die Ausgangsklemme O₁ wird auf V₀₀ ^-VtJ₁ aufgeladen, wobei V.. die Schwellenwertspannung des Aufladetransistors T₁ bedeutet. Diese Ladung reicht aus, um den Dekodierer zu betätigen. Sooft der Dekodierer aufgeladen ist, wird somit der Aufladetransistor T₁ in einen Pentodenbereich getrieben, und die Minoritätsträger werden durch sensibilisierte Ionisierung in das Substrat injiziert.

Bei einer integrierten Speicherschaltung wird eine Anzahl von Dekodierern der in Fig. 5 dargestellten Art verwendet.

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Beispielsweise besitzt eine integrierte Speicherschaltung von 16 Kilobits (16K bits (128 Zeilen χ 128 Spalten)) insgesamt 256 Dekodierer. Die in den Dekodierern erzeugten Minoritätsträger ergeben eine enorme Zahl. Außerdem erreicht dabei eine große Zahl von Minoriätsträgern unweigerlich die Speicherzellenteile MC (bzw. den Ladungsspeicherteil) , weil die Dekodierer gemäß den Fig. 2 bis sehr dicht an den Speicherzellenabschnitten MC angeordnet sind. Infolge dessen verschlechtern die Minoritätsträger die Ladungsspeichereigenschaften der Speicherzellenteile MC erheblich.

Die Datenleitungen, der Leseverstärker und der Adressenpuffer einer integrierten Speicherschaltung sind mit Aufladetransistoren versehen, die nahe der Speicherzellenteile dieser Schaltung angeordnet sind. Drain- und Gate-Elektrode jedes dieser Transistoren sind jeweils zur Abnahme einer Stromquellenspannung V__D geschaltet. Jeder Aufladetransistor wird auf ^v _DD~^v _tv. aufgeladen, was von einem Verlust seiner Schwellenwertspannung V . begleitet ist. In diesen Aufladetransistoren werden zudem Minoritätsträger erzeugt, die schließlich die Ladungsspeichereigenschaften der Speicherzellenteile beträchtlich verschlechtern.

Ein Verfahren zur Verhinderung einer Verschlechterung der Ladungsspeichereigenschaften von Speicherzellenteilen durch Minoritätsträger ist in der US-PS 4 163 245 beschrieben. Bei diesem Verfahren wird ein Diffusionsbereich vorgesehen, ^der einen Ladungsspeicherteil zumindest teilweise umgibt, und es wird eine extrem hohe Spannung an die Diffusionsschicht angelegt, um dabei die Minoritätsträger in dieser Diffusionsschicht einzufangen.

Die erfindungsgemäße integrierte MOS-Schaltung ist nun so aufgebaut, daß die Erzeugung oder Entstehung von Minoritätsträgern in der Nähe ihres Ladungsspeicherteils unterdrückt wird. Diese Maßnahme gemäß der Erfindung kann mit

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dem Verfahren gemäß der US-PS 4 163 245 kombiniert werden, um eine Verschlechterung der Ladungsspeichereigenschaften der integrierten MOS-Schaltung noch wirksamer zu verhindern.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer integrierten MOS-Schaltung mit guten Aufladeeigenschaften, deren Ladungsspeichereigenschaften ohne Beeinträchtigung ihrer guten Aufladeeigenschaft verbessert sein sollen.

Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.

Eine erfindungsgemäße integrierte MOS-Schaltung umfaßt ein Halbleitersubstrat, mehrere auf diesem ausgebildete Ladungsspeicher-Schaltungselemente und mehrere in deren Nähe angeordnete periphere Schaltkreise mit Aufladetransistoren. Zur Lösung der angegebenen Aufgabe umfaßt die integrierte MOS-Schaltung weiterhin eine auf dem Halbleitersubstrat ausgebildete Einrichtung, die eine erste Spannung an die Gate-Elektroden der Aufladetransistoren und eine zweite Spannung an deren Drain-Elektroden anlegt. Diese beiden Spannungen wirken zusammen, um die Aufladetransistoren während einer vorbestimmten Zeit in einen Triodenbereich zu treiben bzw. auszusteuern, wodurch eine Verschlechterung der Ladungsspeichereigenschaften der Ladungsspeicher-Schaltungselemente verhindert wird.

Die Drain-Elektroden der Aufladetransistoren werden nicht unmittelbar mit einer hohen Stromquellenspannung gespeist, sondern vielmehr mit einer Spannung beschickt, die niedriger ist als die Stromquellenspannung und die innerhalb des Halbleiter-Chips in Bereichen desselben erzeugt worden ist, die von den Ladungsspeicher-Schaltungselementen beträchtlich entfernt sind. Wahlweise können sie mit einer pulsierenden Spannung gespeist werden, die um mehr als einen Gate-Ansteuer-

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impuls für die Aufladetransistoren verzögert ist, die um etwa die Schwellenwertspannung der Aufladstransistoren niedriger ist als die Spannung des Gate-Ansteuerimpulses und die im Halbleiter-Chip in Bereichen erzeugt worden ist, die ziemlich weit von den Ladungsspeicher-Schaltungselementen entfernt sind. Unabhängig davon, ob die niedrigere Spannung oder die pulsierende Spannung an die Drain-Elektroden der Aufladetransistoren angelegt wird, kann auf diese Weise die vorstehend angegebene Aufgabe der Erfindung voll und ganz gelöst werden.

Mit der vorstehend umrissenen integrierten MOS-Schaltung kann die Entstehung von Minoritatsträgern in den peripheren Schaltungen unterdrückt werden, die dicht an den Ladungsspeicher-Schaltungselementen angeordnet sind. Auf diese Weise können die Ladungsspeichereigenschaften dieser Schaltungselemente ganz beträchtlich verbessert werden.

Die erwähnte Spannungsspeiseeinrichtung kann in einem zweckmäßigen Abstand von den Ladungsspeicher-Schaltungselementen angeordnet sein und für die Speisung mehrererAufladetransistoren mit den entsprechenden·Spannungen benutzt werden. Hierdurch wird die Konstruktion der integrierten MOS-Schaltung vereinfacht, weil die Quelle bzw. Ursache für die Minoritätsträger auf einige wenige Bereiche des Halbleitersubstrats begrenzt werden kann.

Weiterhin kann eine Diffusionsschicht so ausgebildet werden, daß sie gemäß der US-PS 4 163 245 zumindest einen Teil der Spannungsspeiseeinrichtung umgibt oder aber letztere vollständig umschließt; in diesem Fall kann die höchste in der integrierten MOS-Schaltung verfügbare Spannung an die Diffusionsschicht angelegt werden, um in dieser die in der Spannungsspeiseeinrichtung erzeugten Minoritätsträger einzufangen. Auf diese Weise kann die Aufgabe der Erfindung noch wirksamer gelöst werden.

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Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine schematische Schnittansicht einer integrierten MOS-Schaltung zur Veranschaulichung der Art und Weise, auf welche eine Ladung verlorengeht/

Fig. 2 einen schematischen Lageplan einer bisherigen integrierten MOS-Schaltung,

Fig. 3 eine Fig. 2 ähnelnde Darstellung einer anderen bisherigen integrierten MOS-Schaltung,

Fig. 4 eine den Fig. 2 und 3 ähnelnde Darstellung noch einer anderen bisherigen integrierten MOS-Schaltung,

Fig. 5 ein Schaltbild eines bisherigen Dekodierers,

Fig. 6 ein Schaltbild einer Dekodiererschaltung gemäß einer Ausführungsform der Erfindung,

Fig. 7 ein Wellenformdiagramm zur Darstellung der Beziehung zwischen der Gate-Spannung und der Drain-Spannung eines beim Dekodierer gemäß Fig. 6 vorgesehenen Aufladetransistors ,

Fig. 8 einen Chip-Lageplan einer Ausführungsform der Erfindung, in welchem die Lage eines im Dekodierer gemäß Fig. 6 enthaltenen Spannungsspeise-Transistors angegeben ist,

Fig. 9 ein Schaltbild einer Spannungsspeiseeinrichtung gemäß der Erfindung,

Fig. 10 ein Schaltbild einer anderen Ausführungsform der erfindungsgemäßen Spannungsspeiseeinrichtung,

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Fig. 11 ein Schaltbild noch einer anderen Ausführungsform der erfindungsgemäßen Spannungsspeiseeinrichtung/

Fig. 12 ein Schaltbild eines bei einer abgewandelten Ausführungsform der Erfindung verwendeten Dekodierers,

Fig. 13 ein Wellenformdiagramm zur Verdeutlichung der Beziehung zwischen einem Taktimpuls φ und einem Impuls jL, die im Dekodierer gemäß Fig. 12 Verwendung finden,

Fig. 14 ein Schaltbild einer Einrichtung zur Erzeugung des Impulses ^,

Fig. 15 ein Schaltbild einer Abwandlung der Einrichtung gemäß Fig. 14,

Fig. 16 ein Schaltbild noch einer anderen Abwandlung der Einrichtung gemäß Fig. 14,

Fig. 17 ein Blockschaltbild einer Ausführungsform der Erfindung, bei welcher ein Aufladetransistor zur Aufladung der einen Ausgangsdatenleitung benutzt wird,

Fig. 18 ein Blockschaltbild einer anderen Ausführungsform der Erfindung, bei welcher mehrere Aufladetransistoren für die Aufladung komplementärer Ausgangsdatenleitungen benutzt werden,

Fig. 19 ein Blockschaltbild noch einer anderen Ausführungsform der Erfindung, bei welcher mehrere Aufladetransistoren für die Aufladung eines Leseverstärkers verwendet werden, .

Fig. 20 eine schematische Schnittansicht einer Ausführungsform der Erfindung, bei welcher in einem Ladungsspeicherteil ein freischwebendes (floating) Gate

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vorgesehen ist. und

Fig. 21 und 22 schematische Schnittansichten von integrierten MOS-Schaltungen mit einer Schicht zum Absorbieren von Minoritätsträgern.

Die Fig. 1 bis 5 sind eingangs bereits erläutert worden.

Fig. 6 veranschaulicht eine Dekodiererschaltung, die einen peripheren Schaltkreis des LadungsSpeicherteils einer integrierten MOS-Schaltung gemäß der Erfindung bildet und die auf einem Halbleitersubstrat dieser MOS-Schaltung ausgebildet ist. Die Dekodiererschaltung gemäß Fig. 6 umfaßt Dekodierer D₁, D₂, . .., D . Der Dekodierer D₁ enthält einen Anreicherungs-Transistor T₁ zur Aufladung einer Ausgangsklemme O₁ sowie Anreicherungs-Transistoren T₁₁ bis T₁ zur Entladung der Ausgangsklemme O₁. Der Dekodierer D₂ enthält einen Anreicherungs-Transistor T₂ zum Aufladen einer Ausgangsklemme O₂ sowie Anreicherungs-Transistoren T₁₂ bis T ₂ zum Entladen der Ausgangsklemme O₂. Auf ähnliche Weise enthält der Dekodierer D einen Anreicherungs-Transistor T zum Aufladen m m

einer Ausgangsklemme 0 sowie Anreicherungs-Transistoren T₁

bis T zum Entladen der Ausgangsklemme 0 . Die anderen, nm m

nicht dargestellten Dekodierer D₃ bis D₁ besitzen einen ähnlichen Aufbau. Die Aufladetransistoren T„ bis T werden

1 m

durch einen Taktimpuls f> angesteuert, dessen Spannung "1" eine hohe Stromquellenspannung V_DD bildet. Mit "1" ist eine Spannung bezeichnet, durch welche ein MOS-Transistor durchgeschaltet wird. Wahlweise können diese Transistoren durch die Stromquellenspannung V__D angesteuert werden. Die Entladetransistoren T₁₁ bis T₁ werden durch Adressensignale

A„„ bis A, angesteuert, und die Entladetransistoren T . bis π ι im m

T werden jeweils durch Adressensignale A. bis A_111n angesteuert.

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Der Aufbau der beschriebenen Dekodiererschaltung ähnelt derjenigen gemäß Fig. 5. Diese Dekodiererschaltung kennzeichnet sich durch einen Stromquellen-Transistor T_Q vom Anreicherungstyp, der in einem großen Abstand vom Ladungsspeicherteil der integrierten MOS-Schaltung angeordnet ist. Dieser Transistor T- ist so geschaltet/ daß seine Quellen- bzw. Source-Spannung V_Q den Drain-Elektroden der Aufladetransistoren T bis T zugeführt wird. Bevorzugt besitzt der Stromquellentransistor T_Q eine Konduktanz bzw. einen Wirkleitwert g , die bzw. der größer ist als diejenige bzw. derjenige der Aufladetransistoren T₁ bis T , so daß deren Eigenschaften beeinträchtigt werden würden.

Unabhängig von dem vorgesehenen Stromquellen-Transistor T₀ kann die Spannung des Pegels "1" jedes Dekodierers auf "V -V , " angehoben werden, wobei V., die Schwellenwertspannung der Aufladetransistoren T₁ bis T bedeutet. Die Spannung des Pegels "1" ist somit praktisch wirksam, und die Aufladeeigenschaft der Dekodiererschaltung entspricht im wesentlichen derjenigen des bisherigen Dekodierers.

Die Drain-Spannung der Aufladetransistoren T₁ bis T beträgt "^VDD~^Vth"' ^{und ihre Gate}~^sP^annung entspricht "V_DD". Die

Transistoren T. bis T arbeiten daher in einem Triodenbe-ί m

reich. Die Erzeugung von Minoritätsträgern aufgrund von sensibilisierter Ionisierung wird somit erfolgreich unterdrückt, so daß die Ladungsspeichereigenschaften der in der integrierten MOS-Schaltung vorgesehenen Speicherzellen wesentlich verbessert werden. Tatsächlich werden zwar Minoritätsträger erzeugt, weil die Transistoren T₁ bis T in einem Pentodenbereich arbeiten, wenn die Spannung des Taktimpulses φ vom niedrigsten Pegel auf den höchsten Pegel V_ßD übergeht. Der Taktimpuls φ steigt jedoch schneller an, als die Dekodierer -T₁, T_, ..., D aufgeladen werden, und die Aufladetransistoren T₄ bis T arbeiten nur während ei-

1 . m

ner sehr kurzen Zeitspanne in einem Pentodenbereich. Falls die Transistoren T₁ bis T während einer vergleichsweise lan-

Im

gen Zeit in einem Pentodenbereich arbeiten, werden wesentlich

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weniger Minoritätsträger erzeugt als beim bisherigen Dekodierer. Dies beruht darauf, daß die Drain-Spannung jedes Aufladetransistors reduziert wird, während dieser Transistor in einem Pentodenbereich arbeitet, wobei die zwischen der Drain-Elektrode und einem Kanal des Transistors gebildete Verarmungsschicht nur ein schwaches elektrisches Feld erzeugt. Die Zahl der Minoritätsträger erhöht eich exponentiell in Abhängigkeit von der Intensität des durch die Verarmungsschicht erzeugten elektrischen Felds. Dies bedeutet, daß die Zahl der durch sensibilisierte Ionisierung gebildeten Minoritätsträger bei der Dekodiererschaltung gemäß Fig. 6 sehr stark verringert werden kann.

Wenn der Wirkleitwert g des Stromguellentransistors T_Q vergleichsweise klein ausgelegt ist, wird beim Aufladen der Transistoren T₁ bis T gemäß Fig. 7 die Drain-Spannung V_Q der Aufladetransistoren T₁ bis T wesentlich kleiner als "Vj. -V_tn"· Dies ist sehr vorteilhaft, weil bei einer derartigen Verringerung der Drain-Spannung V₀ die Aufladetransistoren T₁ bis T_m während des größten Teils der Zeitspanne, in welcher der Pegel des Taktimpulses £ auf V ansteigt, in einem Triodenbereich weiterarbeiten.

Es sei angenommen, daß die Dekodierer der Dekodiererschaltungen gemäß Fig. 6 vom dynamisch angesteuerten Typ sind. In diesem Fall können die Entladetransistoren, ebenso wie die Aufladetransistoren, in einem Pentodenbereich arbeiten, während die nicht^ewählten Dekodierer auf die Spannung "O" entladen werden. Die Entladetransistoren arbeiten jedoch nur während einer sehr kurzen Zeit auf diese Weise, und ihre Drain-Spannung (d. h. Ausgangsspannung der Dekodierer) verringert sich schnell auf die Spannung "0". Aus diesem Grund werden, falls überhaupt, in den Entladetransistoren wesentlich weniger Minoritätsträger erzeugt, als in den Aufladetransistoren T₁ bis T .

Im folgenden ist nunmehr erläutert, in welchem Abstand die Aufladetransistoren eines peripheren Schaltkreises vom La-

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dungsspeicherteil der integrierten MOS-Schaltung angeordnet sein müssen, um die Ladungsspexchereigenschaften dieses Ladungsspeicherteils möglichst wenig zu beeinflussen.

Die Zahl η der Minoritätsträger/ welche den Ladungsspeicherteil der integrierten MOS-Schaltung, d. h. die Speicherzellen, erreichen, läßt sich ausdrücken als nae" , worin χ = Abstand zwischen den Speicherzellen und der Stelle der Entstehung der Minoritätsträger und L = Diffusionslänge bedeuten. Die Diffusionslänge L bestimmt sich durch TfDiT t mit D = Diffusionskonstante und T= Lebensdauer. Falls die Aufladetransistoren T- bis T vom n-Kanaltyp sind und bei Raumtemperatur betrieben bzw. angesteuert werden, gelten D ft*35 cm²/s, O - 100 us, und daher L Ä»20 - 60 um.

Wie erwähnt, verringert sich die Ladungshalte- bzw. -speicherzeit des Ladungsspeicherteils auf etwa 1/10 bis 1/1000, wenn Minoritätsträger erzeugt werden. Im Hinblick darauf ist es erforderlich, daß nur 1/10000 oder weniger der entstehenden Minoritätsträger den Ladungsspeicherteil erreichen. Wenn die Aufladetransistoren T₁ bis T vom N-Kanaltyp sind

Im

und bei Raumtemperatur betrieben" bzw. angesteuert werden, d. h. wenn L ft? 20 bis 60 μπι gilt, muß der Abstand X zwischen den Speicherzellen und der Quelle der Minoritätsträger X & 200^600 um betragen. Wenn die mit einem Schwellenwertverlust aufgeladenen Aufladetransistoren eines peripheren Schaltkreises in einem Abstand von weniger als etwa 500 um von den Speicherzellen angeordnet sind, verschlechtern sie in der Praxis die Ladungsspeichercharakteristik bzw. -fähigkeit des Ladungsspeicherteils.

Bei der Dekodiererschaltung gemäß Fig. 6 arbeitet der Stromquellentransistor T₀ stets in einem Pentodenbereich, wobei er von einem großen-Strom durchflossen wird. Aufgrund dieser Arbeitsweise des Transistors T₀ erhöht sich unvermeidlich die Zahl der Minoritätsträger. Es sei nun angenommen, daß der Stromquellentransistor T_Q gemäß Fig. 8 an einer

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Stelle A angeordnet ist/ die in einem ziemlich großen Abstand von z. B. 500 μΐη oder mehr vom Ladungs spei eher teil MC entfernt ist. In diesem Fall vereinigen sich die durch den Transistor T_ erzeugten Minoritätsträger wieder unter Diffusion in das Substrat. Infolgedessen erreicht nur ein außerordentlich kleiner Teil der Minoritätsträger den Ladungsspeicherteil MC, so daß der Transistor T_Q die Ladungsspeichereigenschaft dieses LadungsSpeicherteils MC nicht ungünstig beeinflußt. Anstatt den Stromquellentransistor T_Q in einem so großen Abstand vom Ladungsspeicherteil MC anzuordnen, kann eine den Transistor T_Q umschließende bzw. umgebende Diffusionsschicht ausgebildet werden, und eine hohe Spannung, z. B. V_DD| kann der Diffusionsschicht zugeführt werden, um die Minoritätsträger in der Diffusionsschicht einzufangen (vgl. US-PS 4 163 245). Dieses Vorgehen ist deshalb vorteilhaft, weil hierbei die Ausrichtung bzw. Anordnung des Transistors T_Q keinerlei Beschränkungen unterliegt.

Die Aufladetransistoren T₁ bis T der Dekodiererschaltung gemäß Fig. 6 können durch die in Fig. 9 dargestellte Spannungsspeiseeinrichtung mit einer Spannung V_Q beschickt werden. Diese Spannungsspeiseeinrichtung besteht aus einem Widerstand R eines großen Widerstandswerts, der mit der Gate-Elektrode des Stromquellentransistors T_Q in Reihe geschaltet ist und die Änderung der Ausgangsspannung V_Q des Transistors T- unterdrückt, die auf einerÄnderung der Stromquellenspannung V__ beruht.

Fig. 10 zeigt eine andere Spannungsspeiseeinrichtung, die für die Lieferung der Spannung V_Q zu den Aufladetransistoren T₁ bis T der Dekodiererschaltung benutzt werden kann. Bei dieser Spannungsspeiseeinrichtung wird ein Taktimpuls ψ¹ zur Gate-Elektrode des Stromquellentransistors T_Q geliefert.

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Fig. 11 zeigt noch eine andere Stromquellenspeiseeinrichtung, die zur Lieferung der Spannung V_n zu den Aufladetransistoren T.. bis T der Dekodiererschaltung benutzt werden kann. Wenn eine Spannung des Pegels "1", z. B. "V₀₀ZV-J₁", die einen Schwellenwertverlust aufweist, an die Gate-Elektrode des Aufladetransistors T₁ angelegt wird und die Ausgangsspannung des Transistors T. "^vnD~^2Vth" ^ent~ spricht, werden zwei in Reihe geschaltete Stromquellentransistoren T-. und T_Q2 vorgesehen.

Fig. 12 veranschaulicht eine andere Dekodiererschaltung, bei welcher ein Taktimpuls φ an die Gate-Elektrode eines Aufladetransistors T₁ eines Dekodierers und ein in bezug auf den Taktimpuls i verzögerter Impuls d>_D an die Drain-Elektrode des Transistors T₁ angelegt werden. Der Aufladetransistor T₁ wird durch den Taktimpuls φ angesteuert, dessen Spannung mit dem Pegel "1" eine hohe Stromquellenspannung V ist. Hierbei reicht es aus, daß der Taktimpuls j> und der Impuls φ₀ gemäß Fig. 13 einen solchen Phasenunterschied besitzen, daß sie während einer bestimmten Zeit einen Potentialunterschied besitzen, der größer ist als die Schwellenwertspannung V.. des Transistors T₁. Wenn die den Pegel "1" besitzende Spannung.des Taktimpulses· φ = V_DD ist, sollte die endgültige Spannung des Pegels "1" des Impulses φ_. vorzugsweise "V_DD~V., " betragen. Wie in Fig. 13 in gestrichelter Linie dargestellt ist, kann die den Pegel "1" besitzende Spannung des Impulses ^zL größer sein als "V₀₀-VtI₁"' wenn der Aufladetransistor T₁ einen solchen Wtrkleitwert besitzt, daß die Dekodierer-Ausgangsspannung Vq auf etwa "V₀₀-V " angehoben wird, sobald der Impuls φ₀ den Pegel "V₀₀-V" erreicht.

Bei der Dekodiererschaltung gemäß Fig. 12 ist die Gate-Spannung des Aufladetransistors T₁ stets höher als die Drain-Spannung über seine Schwellenwertspannung V . . Der Aufladetransistor T₁ arbeitet daher ständig in einem Triodenbereich. Infolgedessen verschlechtert die Dekodiererschaltung in keiner Weise die Ladungsspeichercharakteristik oder -fähigkeit

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der integrierten MOS-Schaltung, in welcher diese Dekodiererschaltung vorgesehen ist.

Der der Drain-Elektrode des Aufladetransistors T₁ der Dekodiererschaltung gemäß Fig. 12 zugeführte Impuls φ_η kann durch eine Impulserzeugungsschaltung gemäß Fig. 14 geliefert werden. Diese Schaltung enthält einen Stromquellentransistor T₀, dessen Drain-Elektrode mit einer Stromquelle V verbunden ist. Die Gate-Elektrode des Stromquellentransistors T_Q ist zur Abnahme eines Taktimpulses φ zum Aufladen der Dekodiererschaltung geschaltet. Das Source-Ausgangssignal des Transistors T wird als Impuls <f>- benutzt, welcher der Drain-Elektrode des Aufladetransistors T₁ zugeführt werden soll. Da das Source-Ausgangssignal φ_ einen Pegel besitzt, der zumindest dem Pegel des Taktimpulses φ, abzüglich der Schwellenwertspannung V,, des Transistors T₁, entspricht, besitzen der Taktimpuls φ und der Impuls φ_. den Phasenunterschied gemäß Fig. 13. Die Impulserzeugungsschaltung enthält weiterhin einen Entladetransistor T₂, der (auch) weggelassen werden kann. Der Stromquellentransistor T_ arbeitet ständig in einem Pentodenbereich, wobei er von einem großen Strom durchflossen wird. Aus diesem Grund ist es erforderlich, den Transistor T_Q in einem Abstand von etwa 500 μΐη vom Ladungsspeicherteil der integrierten MOS-Schaltung, in welcher diese Dekodiererschaltung enthalten ist, anzuordnen oder eine den Transistor T_Q umschließende Diffusionsschicht auszubilden und eine hohe Spannung, z. B. V _D, an die Diffusionsschicht anzulegen.

Fig. 15 zeigt eine andere Impulserzeugungsschaltung in Form einer Verzögerungsschaltung. Diese Schaltung enthält zwei in Kaskade geschaltete Umsetzer I₁ und I«. Diese Schaltung liefert somit einen Impuls φ_, der gegenüber einem Taktimpuls j> um die Verzögerungszeit der Umsetzer I₁ und I_ verzögert ist.

Wahlweise kann eine dynamische Impulserzeugungsschaltung gemäß Fig. 16 verwendet werden, welche auf. die in der US-PS

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3 898 479 beschriebene Weise Anreicherungstyp-Transistoren T^₁ bis T _ sowie Kondensatoren C. und C enthält. Einigen

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der Transistoren wird ein Taktimpuls φ zugeführt, während andere Transistoren mit einem Rückstellimpuls <j>, der gegenüber dem Taktimpuls <J> invertiert ist, gespeist werden. Die Transistoren T₂₁ bis T₂₄ und der Kondensator C₁ bilden eine Verzögerungsschaltung zur Verzögerung der Durchschalt- und Sperrzeitpunkte des Transistors T₃₈. Während dieser Verzögerungszeit wird der Kondensator C- aufgeladen, um die Gate-Spannung des Transistors T₂₇ zu erhöhen, der als Ausgangstransistor wirkt. Als Ergebnis kann ein verzögerter Impuls φ_β erzeugt werden, dessen Spannungspegel von einer niedrigen Stromquellenspannung V„_s bis zu einer hohen Stromquellenspannung V_DD reicht.

Der genannte Stromquellentransistor T- zur Lieferung der Spannung V_Q sowie die beschriebenen Schaltkreise zur Lieferung der Impulse φ_ο können gemeinsam benutzt werden, um die Spannung V_Q und die Impulse φ₀ nicht nur zu den Aufladetransistoren der Dekodiererschaltung, sondern auch zu anderen Aufladetransistoren zu liefern, die dicht neben dem Ladungsspeicherteil ausgebildet sind und mit einem Schwellenwertverlust aufgeladen werden.

Bei Verwendung des Stromquellentransistors T_Q oder der Impulserzeugungsschaltungen können eine Spannung V_Q oder ein Impuls <Lj gemeinsam einem Aufladetransistor T__o zugeführt werden, der an eine Ausgangsdatenleitung DL angeschlossen ist, mit welcher gemäß Fig. 17 Speicherzellen 62 verbunden sind; dabei sind Aufladetransistoren T .. und T₂ an komplementäre Ausgangsdatenleitungen DL und DL angeschlossen, mit denen gemäß Fig. 18 Speicherzellen 62 und Aufladetransistoren eines Leseverstärkers 64 gemäß Fig. verbunden sind.

Fig. 20 veranschaulicht eine andere Ausführungsform der Erfindung, d. h. eine integrierte MOS-Schaltung beispiels-

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weise in Form eines MOS-EPROMs (elektrisch programmierbarer Festwertspeicher), der einen Ladungsspeicherteil 70 zur Speicherung einer Ladung in einerIsolierschicht 76 oder in einem Leiter 78 (sog. "freischwebendes Gate") aufweist, der in der Isolierschicht 76 ausgebildet ist. Die integrierte MOS-Schaltung gemäß Fig. 20 unterscheidet sich bezüglich ihres Aufbaus von den vorher beschriebenen Ausführungsformen/ bei denen der Ladungsspeicherteil eine dynamische integrierte MOS-Schaltung und eine integrierte MOS-Schaltung zur Speicherung von Ladungen mittels hochohmiger Widerstände darstellt. Die Ladungshalte- bzw. -Speichereigenschaften der integrierten MOS-Schaltung gemäß Fig. 20 können sich verschlechtern, wenn ein peripherer Schaltkreis des Ladungsspeicherteils 70 einen MOS-Transistor 42 enthält, welcher dem Aufladetransistor T₁ der Dekodiererschaltung gemäß Fig. 5 entspricht und in einem Pentodenbereich arbeitet. Zur Verhinderung einer solchen Verschlechterung der LadungsSpeichereigenschaften wird eine Spannung V_Q oder ein Impuls $_D der Drain-Elektrode 45 des MOS-Transistors 42 zugeführt, und eine Stromquellenspannung V_ßD oder ein Taktimpuls φ wird an die Gate-Elektrode des MOS-Transistors 42 angelegt. Aufgrund dieser Maßnahmen arbeitet die integrierte MOS-Schaltung mit verbesserter Zuverlässigkeit.

Die Fig. 21 und 22 veranschaulichen andere integrierte MOS-Schaltungen gemäß der Erfindung. Bei der Schaltung gemäß Fig. 21 ist eine einen Ladungsspeicherteil 34 umschließende Diffusionsschicht 80 in einem Substrat 32 ausgebildet. Die Diffusionsschicht 80 besitzt den dem Substrat 32 entgegengesetzten Leitungstyp. Die höchste, in der integrierten MOS-Schaltung verfügbare Spannung, z. B. die Stromquellenspannung V, wird an die Diffusionsschicht 80 angelegt, um auf diese Weise in letzterer die von einem MOS-Transistor 42 eines peripheren Schaltkreises kommenden Minoritätsträger einzufangen. Bei der integrierten MOS-Schaltung ge-

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ff — Λ

maß Fig. 22 ist eine einen Ladungsspeicherte!1 34 umschließende Diffusionsschicht 82 in einem Substrat 32 ausgebildet. Die Diffusionsschicht 82 besitzt den dem Substrat 32 entgegengesetzten Leitungstyp. Die höchste, in der integrierten MOS-Schaltung verfügbare Spannung, z. B. die Stromquellenspannung V_D_, wird an die Diffusionsschicht 82 angelegt, um dabei die von einem MOS-Transistor 42 eines peripheren Schaltkreises kommenden Minoritätsträger in der Schicht 82 einzufangen. Mit beiden Ausführungsformen wird die Aufgabe der Erfindung voll und ganz gelöst.

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Leerseite

Claims

Patentansprüche

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Integrierte MOS-Schaltung(svorrichtung), gekennzeichnet durch eine Anzahl von auf einem Halbleitersubstrat ausgebildeten Ladungsspeicher-Schaltungselementen, durch einen peripheren Schaltkreis mit auf dem Halbleitersubstrat ausgebildeten und dicht neben den Ladungsspeicher-Schaltungselementen angeordneten Aufladetransi-"storen, an deren Gate-Elektroden eine erste Spannung anlegbar ist, und durch eine auf dem Halbleitersubstrat ausgebildete Einrichtung zur Zufuhr einer zweiten Spannung zu den Drain-Elektroden der Aufladetransistoren, wobei die zweite Spannung im Zusammenwirken mit der ersten Spannung die Aufladetransistoren während einer vorbestimmten Zeit in einem Triodenbereich arbeiten läßt, um dadurch eine Verschlechterung der Ladungsspeichereigenachaften bzw. -fähigkeit der Ladungsspeicher-Schaltungselemente zu verhindern.

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2. Integrierte MOS-Schaltung, gekennzeichnet durch eine Anzahl von auf einem Halbleitersubstrat ausgebildeten Ladungsspeicher-Schaltungselementen, durch einen peripheren Schaltkreis mit auf dem Halbleitersubstrat ausgebildeten und dicht neben der Entladungsspeicher-Schaltungselementen angeordneten Aufladetransistoren, an deren Gate-Elektroden., während einer vorbestimmten Zeit eine Spännung des Pegels "1" anlegbar ist, und durch eine auf dem Halbleitersubstrat ausgebildete Einrichtung zur Speisung der Drain-Elektroden der Aufladetransistoren mit einer Spannung, die um etwa die Schwellenwertspannung der Aufladetransistoren niedriger ist als die Spannung des Pegels "1".
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung mindestens einen MOS-Transistor aufweist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des MOS-Transistors mit seiner Drain-Elektrode verbunden ist und daß die Source-Elektrode des MOS-Transistors an die Drain-Elektroden der Auflade trans is tor en angeschlossen ist.
5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des MOS-Transistors über ein Widerstandselement an die Spannungsquelle für die Spannung mit dem Pegel "1" angeschlossen ist.
6. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des MOS-Transistors mit einem Taktsignal speisbar ist, dessen Pegel "1" einer hohen Stromquellenspannung entspricht.
7. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung einen ersten und einen

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zweiten MOS-Transistor aufweist, wobei die Gate-Elektroden der Auflad.etransistoren mit einer Spannung speisbar sind/ die um die Schwellenwertspannung der Auf lad, etransistoren niedriger ist als die hohe Stromquellenspannung/ daß die Drain-Elektrode des ersten MOS-Transistors mit einer hohen Strom- bzw. Spannungsquelle verbunden ist, während seine Source^wElektrode an die Drain-Elektrode des zweiten MOS-Transistors und seine Gate-Elektrode an seine eigene Drain-Elektrode angeschlossen sind, und daß die Source-Elektrode des zweiten MOS-Transistors mit den Drain-Elektroden der Aufladetransistoren verbunden ist, während seine Gate-Elektrode an seine eigene Drain-Elektrode angeschlossen ist.
8. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der MOS-Transistor einen elektrischen Wirkleitwert besitzt, der größer ist als derjenige der Aufladetransistoren.
9. Integrierte MOS-Schaltung, gekennzeichnet durch eine Anzahl von auf einem Halbleitersubstrat ausgebildeten Ladungsspeicher-Schaltungselementen, durch einen peripheren Schaltkreis mit auf dem Halbleitersubstrat ausgebildeten und dicht neben den Ladungsspeicher-Schal-'tungselementen angeordneten Aufladetransistoren, an deren Gate-Elektroden eine erste pulsierende Spannung anlegbar ist, und durch eine auf dem Halbleitersubstrat ausgebildete Einrichtung zur Lieferung einer zweiten pulsierenden Spannung zu den Drain-Elektroden der Aufladetransistoren, wobei die erste pulsierende Spannung während ihrer Anstiegsperiode über die Schwellenwertspannung der Aufladetransistoren höher ist als die zweite pulsierende Spannung.
10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung einen MOS-Transistor aufweist, welcher die erste pulsierende Spannung an der

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Gate-Elektrode abnimmt und welcher in einem Pentodenbereich arbeitet.
11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Drain-Elektrode des MOS-Transistors zur Abnahme einer hohen Stromquellenspannung geschaltet ist.
12. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung eine Impulserzeugungsschaltung zur Lieferung eines Impulses ist, der in bezug auf die erste pulsierende Spannung verzögert ist.
13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Impulserzeugungserzeugungsschaltung zwei in Kaskade geschaltete Umsetzer aufweist und mit der ersten pulsierenden Spannung speisbar ist und einen Ausgangsimpuls an die Drain-Elektroden der Aufladetransistoren zu liefern vermag.
14. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Impulserzeugungsschaltung ein dynamischer Impulsgenerator mit mehreren Transistoren mit Source-, Gate- und Drain-Elektroden ist, daß die Drain-Elektrode eines ersten Transistors zur Abnahme einer hohen Stromquellenspannung geschaltet ist, daß die Source-Elektrode des ersten Transistors mit der Drain-Elektrode eines zweiten Transistors verbunden und auf demselben Potential wie die Drain-Elektrode des zweiten Transistors haltbar ist, daß die Source-Elektrode des zweiten Transistors an einer niedrigen Stromquellenspannung liegt, daß die Gate-Elektrode des ersten Transistors über einen Kondensator mit der Source-Elektrode des ersten Transistors verbunden ist, daß die Drain-Elektrode eines dritten Transistors zur Abnahme der hohen Stromquellenspannung geschaltet ist, daß die Source-Elektrode des dritten Transistors mit der Drain-Elektrode eines vierten Transistors verbunden ist, auf dem-

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selben Potential wie die Drain-Elektrode des vierten Transistors liegt und außerdem an die Gate-Elektrode des ersten Transistors angeschlossen ist, daß die Source-Elektrode des vierten Transistors an die niedrige Stromquellenspannung angeschlossen ist, daß die Gate-Elektrode des dritten Transistors zur Abnahme eines ersten Taktimpulses geschaltet ist, daß die Gate-Elektrode des vierten Transistors zur Abnahme eines zweiten Taktimpulses geschaltet ist, der gegenüber dem ersten Taktimpuls invertiert ist, daß die Drain-Elektrode eines fünften Transistors zur Abnahme der hohen Stromquellenspannung geschaltet ist, daß die Source-Elektrode des fünften Transistors mit der Drain-Elektrode eines sechsten Transistors verbunden ist, am selben Potential liegt wie die Drain-Elektrode des sechsten Transistors und außerdem mit der Gate-Elektrode des zweiten Transistors verbunden ist, daß die Source-Elektrode des sechsten Transistors an die niedrige Stromquellenspannung angeschlossen ist, daß die Gate-Elektrode des fünften Transistors zur Abnahme eines zweiten Taktimpulses geschaltet ist, daß die Drain-Elektrode eines siebten Transistors zur Abnahme der hohen Stromquellenspannung geschaltet ist, daß die Source-Elektrode des siebten Transistors mit der Drain-Elektrode eines achten Transistors verbunden ist, am selben Potential wie diese Drainelektrode des achten Transistors liegt und außerdem an die Gate-Elektrode des sechsten Transistors sowie an die Stromquelle niedriger Spannung über einen Kondensator angeschlossen ist, daß die Source-Elektrode des achten Transistors mit der niedrigen Stromquellenspannung verbunden ist, daß die Gate-Elektrode des siebten Transistors zur Abnahme des ersten Taktimpulses geschaltet ist, daß die Gate-Elektrode des achten Transistors zur Abnahme des zweiten Taktimpulses geschaltet ist und daß ein Verbindungs- bzw. Knotenpunkt, an welchem erster

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und zweiter Transistor miteinander verbunden sind, einen Ausgangsimpuls liefert.
15. Schaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Aufladetransistoren an einzelne Ausgangsdatenleitungen angeschlossen sind. :
16. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die AuflaEtetransistoren an komplementäre Ausgangsdatenleitungen angeschlossen sind.
17. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren zur Ansteuerung von Leseverstärkern geschaltet sind.
18. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren in einem Abstand von den Ladungsspeicher-Schaltungselementen angeordnet sind, wobei dieser Abstand etwa das 10-fache der Diffusionslänge von Minoritätsträgern beträgt.
19. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren in einem Abstand von etwa 500 μπι von den Ladungsspeicher-Schaltungselementen angeordnet sind.
20. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren vom Anreicherungstyp sind.
21. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Ladungsspeicher-Schaltungselemente die Ladung dynamisch halten bzw. speichern.

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22. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Ladungsspeicher-Schaltungselemente die Ladung mit Unterstützung eines Widerstands mit einem Widerstandswert von mindestens 10 MΛ halten bzw. speichern.
23. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Ladungsspeicher-Schaltungselemente ein "freischwebendes" (floating) Gate aufweisen.
24. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß im Halbleitersubstrat um mindestens einen Abschnitt der Spannungsspeiseeinrichtung herum ein Minoritätsträger absorbierender Bereich ausgebildet ist.
25. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung von den Ladungsspeicher-Schaltungselementen in einem Abstand angeordnet ist, der etwa 'zehnmal größer ist als die Diffusionslänge der Minoritätsträger.
26. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung von den Ladungsspeicher-Schaltungselementen in einem Abstand angeordnet ist, der mehr als etwa 500 um beträgt.
27. Schaltung nach Anspruch 26, dadurch gekennzeichnet, daß der die Minoritätsträger absorbierende Bereich im Halbleitersubstrat um zumindest einen Abschnitt der Spannungsspeiseeinrichtung herum ausgebildet ist.
28. Schaltung nach Anspruch 24, dadurch gekennzeichnet, daß der die Minoritätsträger absorbierende Bereich so geformt ist, daß er die Spannungsspeiseeinrichtung vollständig umschließt.

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29. Schaltung nach Anspruch 27, dadurch gekennzeichnet, daß der die Minoritätsträger absorbierende Bereich so ausgebildet ist, daß er die Spannungsspeiseeinrichtung vollständig umgibt bzw. umschließt.

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