JPS5837700B2 - Ｍｏｓ型集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体基板上に電荷保持部を有するＭＯＳ型集
積口路に関する。

ＭＯＳ 型集積回路においては、ＭＯＳ トランジスタ
の高絶縁性を利用して容量に電荷が存在するか否かによ
り、データの゛ｔ １ｊｆｉ ， ｔｔ ＩＩを区別
するようにした回路を用いることが多い。

ダイナミック型のＲＡＭ （ランダム・アクセス・メモ
リー）等はその代表例である。

この場合電荷はＰＮ接合等のリーク電流によって徐々に
失われるため、電荷消失を極小に抑えることが重要であ
る。

このことは、ポリシリコン等の１０Ｍ．Ｑ以上の高低抗
の負荷を用い、該負荷を通して電荷を保持するスタティ
ック型のＭＯＳ メモリー回路等の場合も同様で、リ
ーク電流が増加するとデータが破壊されてし１い、誤動
作を引き起こすことになる。

このようにＭＯＳ メモリー回路等においては、電荷の
保持特性は重要なファクターであり、リーク電流の低減
化を図る必要がある。

そこで、１ず電荷の消失機構について考察を進める。

ＭＯＳ型集積回路では、電荷保持部（メモリーセル群等
）とその周辺回路部が同一基板上に形成されているため
、電荷保持特性は周辺回路部のトランジスタの影響を受
ける。

第１図はこのトランジスタによる電荷保持の劣化の様子
を示すもので、１は半導体基板、２はメモリーセル等よ
りなる電荷保持部、３はその周辺回路部に設けられたＭ
ＯＳ トランジスタである。

この構成において、トランジスタ３が３極管動作してい
る場合は、周辺トランジスタ３の影響はなく、電荷保持
部２のＰＮ接合（反転層を含む）のリーク電流によって
徐々に電荷が失なわれ、電荷保持時間は室温で１〜１
０ ｓｅｃ程度である。

ところがトランジスタ３が５極管領域で動作すると、ド
レインとチャネルの間に空之層が生じ、この部分で衝突
電離が起きることにより電子一正孔対４が発生する。

これにより増倍されたキャリアの一部は少数キャリアと
？て基板に注入され、該基板１中を拡散して電荷保持部
２の拡散層５に達し、電荷保持部２に捕えられてし１う
。

即ち電荷保持部のリーク電流が増加したことになり、急
激に電荷が失なわれ、電荷保持時間はＰＮ接合だけの場
合に比べ１／１０ 〜１／１ ０ ０ ０程度に減少し
てし１う。

更に第２図に半導体メモリーのチップ上のレイアウトの
一例を示す。

即ち電荷保持を行なうメモリーセル群ＭＯを中心に行デ
コーダＲＣ，列デコーダ・センスアンプ・データ制御回
路００等が、メモリーセル群ＭＣの周りに接近して配置
され、その周囲にクロツクゼネレータ・アドレスバツフ
ァ・入出力回路等の周辺回路ＰＣが配置される。

その具体的配置例としては、第２図ａのようにメモリー
セル群ＭＯを分割しないやり方、第２図ｂのように２分
割する、第２図Ｃのように４分割するやり方、その他こ
れらの変形等があるが、いずれにしても電荷保持部であ
るメモリーセルの極めて近くに行デコーダＲＣ、例デコ
ーダＣＣが配置される。

第３図にダイナミック型の行１たは列デコーダの典型的
な回路を示す。

即ち充電用トランジスタＴ１ とアドレス信号Ａ１〜
ＡＮによって駆動される放電用トランジスタＴ１〜ＴＮ
１が配置され、充電用クロツクφによって予め出力端０
１をｔｔ ， ｐｐに充電し選択時には′゛１”、非選
択時には゛０″を出力端０１へ出力する。

この出力端０１はバッファ回路或いは制御回路６を通し
てメモリーヤル部と接続される。

ここでエンハンスメント型充電用トランジスタＴのドレ
インは高電圧電源ＶＤＤに接続され、ゲートには充電用
クロックφが供給されるが、ゲートの゛ｔ１′″電圧（
トランジスタをオンさせる電圧）は余分な電源を必要と
しないこと、クロツク発生の簡単なこと等からＶＤＤを
用い、” ＶＤＤ−Ｖｔｈ ” （ Ｖ ｔｈはトラ
ンシスタＴ１ノスレツショルド電圧）１で出力端０１を
充電するのが普通であり、動作上もこれで充分である。

従ってデコーダ充電時には、充電トランジスタＴ１は常
に５極管領域で動作することになり、衝突電離電流によ
り基板に少数キャリアが注入されることになる。

上記デコーダは数が多く、例えば１６ｋビット（１２８
行×１２８列）のメモリーでは、行、列合わせて通常２
５６個使用されており、充電時には前サイクルでの選択
デコーダ以外の全てのデコーダ（１６ｋビットの場合は
２５４個）が充電されるため、この部分で発生する少数
キャリア量は多く、１た第２図のようにメモリーセルの
すぐ近くに配置されるため、多量の少数キャリアが電荷
保持部であるメモリーセル部に達し、メモリーセルの電
荷保持特性を著しく劣化させてし捷う。

同様なことは、データ線の充電用トランジスタ、センス
アンプの充電用トランジスタなどのように、ドレインに
■ ゲートにＶＤＤ を印加し、スレＤＤ″ ツショルド・ロスを伴なってゝ１■ＤＤ−ｖ１ｈ”の電
圧寸で充電し、かつメモリーセル部の近く、例えばメモ
リーセル部より５００μ以内、に配置されるものについ
ても発生することになる。

なお上記ダイナミック型のデコーダは、出力端０１ が
ｔｔ Ｏ ｎに放電する途中でも、放電用トランジスタ
が５極管領域で動作する期間があるが、この時間は短か
くかつドレイン電圧（つまりデコーダ出力）が急激にｔ
ｔ Ｏ ｐｐに放電するため、少数キャリア発生量は、
前記充電用トランジスタに比べればはるかに少ないと考
えられる。

以上のような問題点に対する対策としては、本発明者に
よる提案（特願昭５０−１５６６２１号，ＵＳＰ ４１
６３２４５号）のように、電荷保持部の周囲に拡散層を
配置し、回路中の最高電圧を印加することによって少数
キャリアを捕えてしまう方法もあるが、回路上の工夫に
よって電荷保持部近辺で発生する少数キャリアの数自体
を減らし、上記提案と組み合わせることにより、一層の
効果を上げ得るはずである。

本発明は上記実情に鑑みてなされたもので、充電用トラ
ンジスタのドレインに高電源電圧を直接印加せず、電荷
保持部から離れた場所で前記充電用トランジスタのゲー
ト駆動パルスより遅れたパルス状電圧をつくり、前記ド
レインに供給することによって、充電特性を良好に保持
した１寸電荷保持特性を向上させることができるＭＯＳ
型集積回路を提供しようとするものである。

以下図面を参照して本発明の一実施例を説明する。

第４図は同実施例を説明するためのもので、半導体基板
上に電荷保持部を有するＭＯＳ型集積回路に釦いて、電
荷保持部の周辺団路となるデコーダ回路であり、第３図
のものと略対応構成にしてある。

第４図においてＴ１はデコーダ出力端Ｏ１？充電するた
めのエンハンスメント型充電用トランジスタ、Ｔ１１
〜’Ｉ”Ｍｌ は出力端０１のエンハンスメント型
放電用トランジスタである。

上記トランジスタＴ は゛１″′電圧が高電源電圧ＶＤ
Ｄ１ にある充電用クロツクφで駆動され、トランジスタＴ１
〜ＴＮＩはアドレス信号Ａ１〜ＡＮによって駆動される
。

そして充電用トランジスタＴ１のドレインに、ゲートの
充電用クロツクφにより遅れたパルスφ。

を印加する。このクロツクφとパルスφ。

の位相関係は、第５図のように同一時刻での電圧差が充
電用トランジスタＴ１のスレツショルド電圧■ｔｈ以上
であればよく、ドレインの電源パルスφ。

の最終的な″１”電圧は、充電用クロツクφが■ＤＤ
であるならば”■ＤＤ −■ｔｈがよいが、電源パルス
φ。

が”ＶＤＤ −■ｔｈ”に達した時にデコーダ出力■。

が略”ｖＤＤｖｔｈ１で充電されるように充電用トラン
ジスタＴ１のコンダクタンスが選ばれている場合には、
電源ノくルスφ。

（ｔ １ ｊｊ電圧は破線のように（ｔ■ｏＤ一ｖｔｈ
）ｊ以上であってもよい。

このような構成とすれば、充電用トランジスタＴ１のゲ
ート電圧はドレイン電圧よりスレツショルド電圧ｖｔｈ
以上高いので、トランジスタＴ１は常に３極管領域で動
作することになり、従って衝突電離電流による少数キャ
リアの発生は抑えられ、メモリーセルの電荷保持特性を
大幅に向上させることができる。

１たデコーダａｔ １ ｐｐ電圧は” ■ＤＤ −Ｖｔ
ｈ ”に充電されることになり、従って充電特性を良好
にすることが可能となるものである。

第６図に、電源パルスφ。

の具体的な発生回路を示す。

即ちドレインを電源■ＤＤに接続したトランジスタＴ。

のゲートに、デコーダの充電用クロックφを供給し、ソ
ース出力を電源パルスφ。

とする。

この構成は、ソース出力φ。にはゲートのクロツクφよ
り少くともＶｔｈ を減じた電圧が得圧が得られるの
で、第５図で述べたクロツクφと電源パルスφゎの関係
が自動的に満たされるものである。

なお第６図のトランジスタＴ２は無くても可であるが、
有る場合には放電用トランジスタとして用いられる。

１た上記トランジスタＴ。は５極管領域で動作し、かつ
電流も大きいので、この部分で発生する少数キャリア量
は多くなるが、出力トランジスタＴ。

を電荷保持部よりかなり離？た（一例を挙げれば５００
μ程度以上）場所に設ければ、電荷保持部に到達する少
数キャリア量は極くわずかとなり、悪影響を及ぼすこと
はなくなる。

１た前述の本発明者による提案のように、出力トランジ
スタＴ。

の周りを拡散層で囲み高電圧（たとえば■ＤＤ）印加し
ても良い。

第７図に、電源パルスφ。

を得る他の例として遅延回路を用いた場合を示す。

即ち第７図ａに示すように、インバータｌ１，ｌ２をカ
スケード接続し、これらインバータの伝達遅延時間分だ
けパルスφよりφ。

を遅らせるようにしてもよい。１た第７図ｂのように、
電力消費が小でかつ駆動能力が大きいダイナミック型の
パルス発生回路（ＵＳＰ ３８９８４７９号 ）等を用
いることもできる。

この回路においてＴ２１〜Ｔ２８はエンハンスメント型
トランジスタ、Ｃ１，Ｃ２はコンデンサ、φはクロツク
φと反転関係を有するリセットパルスである。

この回路は、下側の遅延回路（Ｔ２１〜Ｔ２４およびＣ
，）でトランジスタＴ２８がオン状態からオフ状態に移
行するのを遅らせ、この間に充電したコンデンサＣ２の
働きにより出力トランジスタＴ２のゲート電圧を大きく
上昇させることによシ、ｖｓｓからｖＤＤ レベル間
の振幅を有する遅延パルスφ。

を得ている。第８図は本発明の異なる実施例である。

即ち上述の説明においては動的或いは高抵抗を通して電
荷を保持する場合の例であったが、ＭＯＳ型のＥＦＲＯ
Ｍ （ Ｂ ｌｅｃｔｒｉｃａｌ ｌｙ Ｐ ｒｏｇｒ
ａｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ ）の
ように、絶縁膜中或いは絶縁膜中の導体１１に電荷を蓄
える場合は、電荷保持部２の周辺の回路で５極管動作す
るＭＯＳ ｝ランジスタ（充電用トランジスタＴ１等
に相当）３にむいて衝突電離で発生した電子一正孔対の
エネルギーが大であると、これによるキャリアが電荷保
持部２に捕獲されて電荷保持特性を劣化させる可能性が
ある。

従ってこの場合にも本発明を適用すれば、電荷保持の安
定化、高信頼化をはかることができるものである。

１た電荷保持部の周囲等に拡散層を配置し、回路中の最
高電圧を印加することによって周辺回路からの少数キャ
リアを捕えてし１う本発明者の提案があることは先に述
べたが、この提案を本発明に併用すれば、より一層の効
果を得ることができる。

例えば第９図ａ１たはｂのように電荷保持部２の周りを
基板１とは反対導電型の拡散層２１１たは２２で囲み、
これに回路中の最高電圧（この場合■ＤＤ）を印加する
等である。

以上説明した如く本発明によれば、充電用トランジスタ
のドレインに充電パルスより遅れた電源パルスを供給す
るようにしたので、充電用トランジスタでは少数キャリ
アがほとんど発生せず、従って電荷保持部の電荷保持特
性を大幅に改良できしかも充電特性を良好に保持できる
ものである。

【図面の簡単な説明】 第１図は電荷保持部を有したＭＯＳ型集積回路の電荷保
持特性の説明図、第２図ａないしＣはメモリーのチツプ
レイアウト説明図、第３図は従来のデコーダ回路図、第
４図は本発明の一実施例を説明するためのデコーダ回路
図、第５図は同回路のクロツクφとパルスφ。 の関係を示す波形図、第６図はパルスφ。 を得るための回路図、第７図ａ，ｂは同回路の変形例、
第８図は本発明の異なる実施例、第９図ａｔ ｂは本発
明の更に異なる実施例を示す集積回路構成図である。 １・・・半導体基板、２・・・電荷保持部、３・・・Ｍ
ＯＳトランジスタ、Ｔ１・・・充電用トランジスタ、０
１・・・デコーダ出力端、Ｔｏ，Ｔ２，Ｔ２１〜Ｔ２８
・・・φ。 を得るトランジスタ、■ ，■２・・・インバー１ タ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に電荷保持部を備えたＭＯＳ型集積回
   路に凶・て、前記電荷保持部の周辺の回路に設けられゲ
   ートに第１のパルス状電圧が印加されるエンハンスメン
   ト型充電用トランジスタと、該トランジスタのドレイン
   に前記第１のパルス状電圧より少くとも前記トランジス
   タのスレツショルド電圧分遅れた第２のパルス状電圧を
   供給する電圧供給手段とを具備したことを特徴とするＭ
   ＯＳ型集積回路。 ２ 電圧供給手段は、ゲートに第１のパルス状電圧を受
   けて５極管動作するＭＯＳ トランジスタである特許請
   求の範囲第１項に記載のＭＯＳ型集積回路。 ３ 電圧供給手段は、第１のパルス状電圧の遅延信号を
   出力するパルス発生回路である特許請求の範囲第１項に
   記載のＭＯＳ型集積回路。 ４ 充電用トランスジスタが電荷保持部から５００μ以
   内に存在している特許請求の範囲第１項に記載のＭＯＳ
   型集積回路。 ５ 充電用トランジスタが複数個である特許請求の範囲
   第１項に記載のＭＯＳ型集積回路。