DE3107902C2

DE3107902C2 - Integrierte MOS-Schaltung

Info

Publication number: DE3107902C2
Application number: DE3107902A
Authority: DE
Inventors: Hiroyuki Tokio/Tokyo Kinoshita
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-03-03
Filing date: 1981-03-02
Publication date: 1986-05-22
Also published as: GB2072419B; GB2072419A; US4433257A; DE3107902A1

Abstract

Eine integrierte MOS-Schaltung gemäß der Erfindung umfaßt eine Anzahl von auf einem Halbleitersubstrat (32) ausgebildeten Ladungsspeicher-Schaltungselementen (34) sowie einen peripheren Schaltkreis mit einem auf dem Halbleitersubstrat (32) ausgebildeten Aufladetransistor (42), welcher in der Nähe der Ladungsspeicher-Schaltungselemente (34) angeordnet ist. Die MOS-Schaltung umfaßt weiterhin eine Schaltung bzw. einen Schaltkreis, der auf dem Halbleitersubstrat (32) ausgebildet ist und eine erste Spannung ( Φ) der Gate-Elektrode (46) jedes Aufladetransistors (42) sowie eine zweite Spannung (V ↓O oder Φ ↓D) der Drain-Elektrode (45) jedes Aufladetransistors (42) zuführt. Die erste Spannung ( Φ) und die zweite Spannung (V ↓O oder Φ ↓D) bewirken gemeinsam, daß jeder Aufladetransistor (42) während einer vorbestimmten Zeit in einem Triodenbereich arbeitet, wodurch eine Verschlechterung der Ladungshalte- bzw. -speichereigenschaften der Ladungsspeicher-Schaltungselemente verhindert wird.

Description

Die Erfindung betrifft eine integrierte MOS-Schal· tung der im Oberbegriff des Patentanspruches 1 angegebenen und aus der US-PS 41 63 245 hervorgehenden Art

Integrierte MOS-Schaltungen (MOS-IC's) besitzen häufig einen Ladungsspeicherabschnitt, der aus Iadungsspeichernden Kondensatoren oder Streukondensatoren von MOS-Transistoren besteht. Typische Beispiele für solche MOS-IC's sind dynamische Randomspeicher(d-RAM), Schieberegister usw.

Die im Ladungsspeicherabschnitt einer integrierten MOS-Schaltung der angegebenen Art angesammelte Ladung geht in Form von Streuströmen an den pn-

Übergängen usw. allmählich verloren. Der Streustrom kann so groß werden, daß die im MOS-Speicher gespeicherten Daten gelöscht werden und der MOS-Speicher daher fehlerhaft arbeitet. Es ist somit wesentlich, den Streustrom zu verringern und dadurch Ladungsverluste in der integrierten MOS-Schaltung zu vermindern.

Im folgenden seien nun die Bedingungen betrachtet, unter denen ein Ladungsverlust in integrierten MOS-Schaltungen bzw. MOS-IC's auftritt. Der Ladungsspeicherteil (d. h. eine Gruppe von Speicherzellen usw.) eines MOS-ICs und seine peripheren Schaltkreise sind auf dem gleichen Substrat ausgebildet. Die Ladungsspeichereigenschaften des Ladungsspeicherteils hängen daher von den Eigenschaften der Transistoren ab, welche die peripheren Schaltkreise bilden.

F i g. 1 veranschaulicht an einer bekannten integrierten MOS-Schaltung die Vorgänge bei einem Ladungsverlust aus einem Ladungsspeicherteil unter dem Einfluß eines Transistors eines peripheren Schaltkreises, der auf demselben Substrat wie der Ladungsspeicherteil ausgebildet ist. Gemäß F i g. 1 ist auf einem Halbleitersubstrat 32 des einen Leitungstyps ein Ladungsspeicherteil 34 vorgesehen, der ein Ladungsspeicherelement (Kondensator) aus dem Substrat 32, einer Elektrode 36 und einer Isolierschicht 38 bildet. Die Elektrode 36 ist zum Teil auf dem Substrat 32 und zum Teil auf der Isolierschicht 38 angeordnet. Im Substrat 32 ist eine mit der Elektrode 36 in Kontakt stehende Diffusionsschicht 40 des entgegengesetzten Leitungstyps zur Betätigung bzw. Ansteuerung des Ladungsspeicherteils 34 vorgesehen. Außerdem ist auf dem Halbleitersubstrat 32 ein MOS-Transistor 42 eines peripheren Schaltkreises (z. B. Dekodierer, Leseverstärker oder dgl.) in der Nähe des Ladungsspeicherteils 34 ausgebildet. Der Transistors 42 umfaßt eine Drain-Zone 44 des dem Substrat entgegengesetzten Leitungstyps, eine Drain-Elektrode 45, eine Gate-Elektrode 46, eine Source-Zone 48 des entgegengesetzten Leitungstyps, eine Source-Elektrode 49 und eine Isolier schicht 50.
Wenn — wie aus der eingangs genannten US-PS 41 b3 245 bekannt — der MOS-Transistor 42 nicht arbeitet oder aber in einem Triodenbereich arbeitet (Gate-Spannung > Drain-Spannung—Schwellenwertspannung), geht die Ladung des Kondensators 34 lediglich

aufgrund eines Streustroms in der Diffusionsschicht 40, jedoch unbeeinflußt durch den MOS-Transistor 42 des peripheren Schaltkreises allmählich verloren. In diesem Fall behält der Ladungsspeicherteil 34 die Ladung bei Raumtemperatur etwa 1 bis 10 s. Wenn jedoch der MOS-Transistor 42 in einem Pentodenbereich arbeitet (Gate-Spannung < Drain-Spannung—Schwellenwertspannung), bildet sich zwischen dem Drain-Bereich 44 und dem Kanalbereich des Transistors 42 eine Verarmungsschicht 54. In der Verarmungsschicht 54 tritt eine Stoßionisierung (impact ioniziation) auf, wodurch zwei Elektronenmangelsteilen 56 hervorgerufen werden. Infolgedessen entstehen zunehmend mehr Ladungsträger. Ein Teil dieser erhöhten Ladungsträgerzahl wird in Form von Minoritätsträgern in das Halbleitersubstrat 32 injiziert. Die Ladungsträger diffundieren in das Substrat 32 und erreichen die Diffusionsschicht 40. Schließlich werden sie im Ladungsspeicherteil 32 eingefangen. Infolgedessen vergrößert sich der Streustrom im Ladungsspeicherteil 34, so daß ein schneller Verlust der in letzterem gespeicherten Ladung auftritt. In diesem Fall behält der Ladungsspeicherteil 34 die Ladung bei Raumtemperatur nur etwa 1 bis 100 ms. Die Ladungsspeicherzeit ist also um das 10- bis lOOOfache kürzer als dann, wenn der Ladungsverlust nur durch den Streustrom in der Diffusionsschicht 40 verursacht wird.

Eine in der Praxis angewandte bekannte integrierte Speicherschaltung 30 besitzt gemäß den F i g. 2 bis 4 Zeilendekodierer RC und Schaltkreise CC aus Spaltendekodierern, Leseverstärkern, Datensteuerschaltungen usw. Die Zeilendekodierer RC und die Schaltkreise CC sind in der Nähe von Speicherzellen AfC angeordnet, in denen Ladungen gespeichert sind. Weiterhin sind periphere Schaltkreise PC, etwa ein Taktgenerator, ein Adressenpuffer bzw. -zwischenspeicher sowie ein Eingangs- und ein Ausgangskreis, so angeordnet, daß sie die Kombination aus den Zeilendekodierern RC, den Schaltkreisen CC und den Speicherzellen MC zwischen sich einschließen.

Insbesondere veranschaulicht F i g. 2 eine integrierte Speicherschaltung, bei welcher die Speicherzellen MC nicht in Gruppen unterteilt sind. F i g. 3 zeigt eine integrierte Speicherschaltung, bei welcher die Speicherzellen MC in zwei Gruppen unterteilt sind. F i g. 4 veranschaulicht eine integrierte Speicherschaltung, bei welcher die Speicherzellen MC in vier Gruppen unterteilt sind. Selbstverständlich werden in der Praxis noch andere Abwandlungen solcher integrierter Speicherschaltungen angewandt. Bei jeder integrierten Speicherschaltung dieser Art befinden sich ein oder mehrere Zeilendekodierer RC und ein oder mehrere Schaltkreise CC mit Spaitendekodierern sehr dicht an den Speicherzellen, d. h. am Ladungsspeicherteil.

Fig.5 ist ein Schaltbild eines typischen bisherigen Zeilen- oder Spaltendekodierers. Dieser Dekodierer umfaßt einen Aufladetransistor Ti sowie Entladetransistoren Γη bis T_n \. Die Entladetransistoren Tn bis T_n \ werden durch Adressensignale A\ bis A_n angesteuert Wenn der Dekodierer gewählt ist, liefert er an einer Ausgangsklemme Oj ein Ausgangssignal des Pegels »1«. Wenn er nicht gewählt ist, liefert er an der Ausgangsklemme Oi ein Ausgangssignal des Pegels »0«. Die Ausgangsklemme Oi des Dekodierers ist über eine Steuerschaltung oder eine Pufferschaltung 60 mit einem Speicherzellenabschnitt verbunden. Die Drain-Elektrode des Aufladetransistors Ti, der vom Anreicheningstyp ist, ist zur Abnahme einer Hochleistungs-Quellenspannung Vod geschaltet während seine Gate-Elektrode zur Abnahme eines Taktsignals Φ oder der Spannung V_DD geschaltet ist. Die Stromquellenschaltung VOo wird zum Durchschalten des Transistors T\ aus zwei Gründen an dessen Gate-Elektrode angelegt. Zum ersten braucht in diesem Fall keine Stromquelle extra für den Transistor T\ vorgesehen zu sein. Zum zweiten kann in diesem Falle einfacher als auf andere Weise ein Taktimpuls erzeugt werden. Die Ausgangsklemme O\ wird auf Vod— V,i, aufgeladen, wobei V,h die Schwellenwertspannung

to des Aufladetransistors Ti bedeutet. Diese Ladung reicht aus, um den Dekodierer zu betätigen. Sooft der Dekodierer aufgeladen ist, wird somit der Aufladetransistor Ti in einen Pentodenbereich getrieben, und die Minoritätsträger werden durch sensibilisierte Ionisierung in das Substrat injiziert.

Bei einer integrierten Speicherschaltung wird eine Anzahl von Dekodierern der in F i g. 5 dargestellten Art verwendet. Beispielsweise besitzt eine integrierte Speicherschaltung von 16 Kilobits (16 K bits (128 Zeilen χ 128 Spalten)) insgesamt 256 Dekodierer. Die in den Dekodierern erzeugten Minoritätsträger ergeben eine enorme Zahl. Außerdem erreicht dabei eine große Zahl von Minoritätsträgern unweigerlich die Speicherzellenteile A/C(bzw. den Ladungsspeicherteil), weil die Dekodierer gemäß den F i g. 2 bis 4 sehr dicht an den Speicherzellenabschnitten MC angeordnet sind. Infolge dessen verschlechtern die Minoritätsträger die Ladungsspeichereigenschaften der Speicherzellenteile MC erheblich.

Die Datenleitungen, der Leseverstärker und der Adressenpuffer einer integrierten Speicherschaltung sind mit Aufladetransistoren versehen, die nahe der Speicherzellenteile dieser Schaltung angeordnet sind. Drain- und Gate-Elektrode jedes dieser Transistoren sind jeweils zur Abnahme einer Stromquellenspannung V₀D geschaltet Jeder Aufladetransistor wird auf V_Dr>— V_1n aufgeladen, wobei VOo die Betriebsspannung und V,h die Schwellenwertspannung des Aufladetransistors ist. In diesen Aufladetransistoren werden zudem Minoritätsträger erzeugt die schließlich die Ladungsspeichereigenschaften der Speicherzellenteile beträchtlich verschlechtern.

Ein Verfahren zur Verhinderung einer Verschlechterung der Ladungsspeichereigenschaften von Speicherzeilenteilen durch Minoritätsträger ist in der eingangs genannten US-PS 41 63 245 beschrieben. Bei diesem Verfahren wird ein Diffusionsbereich vorgesehen, der einen Ladungsspeicherteil zumindest teilweise umgibt und es wird eine extrem hohe Spannung an die Diffusionsschicht angelegt um dabei die Minoritätsträger in dieser Diffusionsschicht einzufangen. Die Verbesserung der LadungsspeichereJgenschaft wird — wie ir. der US-PS 41 63 245 abschließend erwähnt — bei Ein-Transistor-Speicherzellen durch Betrieb des Transistors mit einer Gate-Spannung Vod und einer Drainspannung Vdd— V_1n zusätzlich erhöht Dieser auf den Betrieb des Transistors im Triodenbereich zurückzuführende Effekt wird jedoch nicht weiter verfolgt

Der Erfindung liegt die Aufgabe zugrunde, bei einer integrierten MOS-Schaltung der eingangs genannten Art die Erzeugung von die Ladungsspeichereigenschaften verschlechternden Minoritätsträger zu vermindern. Diese Aufgabe wird durch die in dem Patentanspruch 1 gekennzeichneten Merkmale gelöst.

Die Drain-Elektroden der Aufladetransistoren werden nicht unmittelbar mit einer hohen Stromquellenspannung gespeist sondern vielmehr mit einer Spannung beschickt die niedriger ist als die Stromquellen-

spannung und die innerhalb des Halbleiter-Chips in Bereichen desselben erzeugt worden ist, die von den Ladungsspeicherelementen beträchtlich entfernt sind. In Ausgestaltung der Erfindung können sie mit einer pulsierenden Spannung gespeist werden, die um mehr als einen Gate-Ansteuerimpuls für die Aufladetransistoren verzögert ist, die um etwa die Schwellenwertspannung der Aufladetransistoren niedriger ist als die Spannung des Gate-Ansteuerimpulses und die im Halbleiter-Chip in Bereichen erzeugt worden ist, die ziemlich weit von den Ladungsspeicherelementen entfernt sind.

Die Spannungsspeiseeinrichtung kann in einem zweckmäßigen Abstand von den Ladungsspeicherelementen angeordnet sein und für die Speisung mehrerer Aufladetransistoren mit den entsprechenden Spannungen benutzt werden. Hierdurch wird die Konstruktion der integrierten MOS-Schaltung vereinfacht, weil die Quelle bzw. Ursache für die Minoritätsträger auf einige wenige Bereiche des Halbleitersubstrats begrenzt werden kann.

Weiterhin kann eine Diffusionsschicht so ausgebildet werden, daß sie gemäß der US-PS 41 63 245 zumindest einen Teil der Spannungsspeiseeinrichtung umgibt oder aber letztere vollständig umschließt; in diesem Fall kann die höchste in der integrierten MOS-Schaltung verfügbare Spannung an die Diffusionsschicht angelegt werden, um in dieser die in der Spannungsspeiseeinrichtung erzeugten Minoritätsträger einzufangen.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigt

F i g. 1 eine schematische Schnittansicht einer bekannten integrierten MOS-Schaltung zur Veranschaulichung der Art und Weise, auf welche eine Ladung verlorengeht,

F i g. 2 einen schematischen Lageplan einer bisherigen integrierten MOS-Schaltung,

F i g. 3 eine F i g. 2 ähnelnde Darstellung einer anderen bisherigen integrierten MOS-Schaltung,

F i g. 4 eine den F i g. 2 und 3 ähnelnde Darstellung noch einer anderen bisherigen integrierten MOS-Schaltung,

F i g. 5 ein Schaltbild eines bisherigen Dekodierers,

F i g. 6 ein Schaltbild einer Dekodiererschaltung gemäß einer Ausführungsform der Erfindung,

F i g. 7 ein Wellenformdiagramm zur Darstellung der Beziehung zwischen der Gate-Spannung und der Drain-Spannung eines beim Dekodierer gemäß F i g. 6 vorgesehenen Aufladetransistors,

F i g. 8 einen Chip-Lageplan einer Ausführungsform der Erfindung, in welchem die Lage eines im Dekodierer gemäß F i g. 6 enthaltenen Spannungsspeise-Transistors angegeben ist,

Fig.9 ein Schaltbild einer Spannungsspeiseeinrichtung der integrierten MOS-Schaltung gemäß der Erfindung,

Fig. 10 ein Schaltbild einer anderen Ausführungsform der Spannungsspeiseeinrichtung,

F i g. 11 ein Schaltbild noch einer anderen Ausführungsform der Spannungsspeiseeinrichtung,

F i g. 12 ein Schaltbild eines bei einer abgewandelten Ausführungsform der Erfindung verwendeten Dekodierers,

Fig. 13 ein Wellenformdiagramm zur Verdeutlichung der Beziehung zwischen einem Taktimpuls Φ und einem Impuls Φα die im Dekodierer gemäß Fig. 12 Verwendung finden,

Fig. 14 ein Schaltbild einer Einrichtung zur Erzeugung des Impulses Φο,

F i g. 15 ein Schaltbild einer Abwandlung der Einrichtunggemäß Fig. 14,

Fig. 16 ein Schaltbild noch einer anderen Abwandlung der Einrichtung gemäß Fig. 14,

Fig. 17 ein Blockschaltbild einer Ausführungsform der Erfindung, bei welcher ein Aufladetransistor zur Aufladung der einen Ausgangsdatenleitung benutzt wird,

ίο Fig. 18 ein Blockschaltbild einer anderen Ausführungsform der Erfindung, bei welcher mehrere Aufladetransistoren für die Aufladung komplementärer Ausgangsdatenleitungen benutzt werden,
Fig. 19 ein Blockschaltbild noch einer anderen Ausführungsform der Erfindung, bei welcher mehrere Aufladetransistoren für die Aufladung eines Leseverstärkers verwendet werden und

Fig.20 eine schematische Schnittansicht der integrierten MOS-Schaltung mit einer Differenzschicht zum Absorbieren von Minoritätsträgern.

Die F i g. 1 bis 5 sind eingangs bereits erläutert worden.

F i g. 6 veranschaulicht eine Dekodiererschaltung, die einen peripheren Schaltkreis des Ladungsspeicherteils einer integrierten MOS-Schaltung gemäß der Erfindung bildet und die auf einem Halbleitersubstrat dieser MOS-Schaltung ausgebildet ist. Die Dekodiererschaltung gemäß Fig.6 umfaßt Dekodierer D₁, D₂,... D_m. Der Dekodierer Α enthält einen Anreicherungs-Transistor ΤΊ zur Aufladung einer Ausgangsklemme O\ sowie Anreicherungs-Transistoren 7~i ι bis Γπΐ zur Entladung der Ausgangsklemme O\. Der Dekodierer D₂ enthält einen Anreicherungs-Transistor T₂ zum Aufladen einer Ausgangsklemme O₂ sowie Anreicherungs-Transistoren T\₂ bis T_n 2 zum Entladen der Ausgangsklemme O₂. Auf ähnliche Weise enthält der Dekodierer D_n, einen Anreicherungs-Transistor T_n, zum Aufladen einer Ausgangsklemme Om sowie Anreicherungs-Transistoren T\_m bis T„_m zum Entladen der Ausgangsklemme O_m. Die anderen, nicht dargestellten Dekodierer Dz bis D_m-\ besitzen einen ähnlichen Aufbau. Die Aufladetransistoren T\ bis T_n, werden durch einen Taktimpuls Φ angesteuert, dessen Spannung »1« eine hohe Stromquellenspannung YDD bildet Mit »1« ist eine Spannung bezeichnet, durch welche ein MOS-Transistor durchgeschaltet wird Wahlweise können diese Transistoren durch die Stromquellenspannung Vdd angesteuert werden. Die Entladetransistoren Tu bis T\_m werden durch Adressensignale An bis Aim angesteuert, und die Entladetransistoren T„\ bis T„m werden jeweils durch Adressensignale A_n \ bis A„_m angesteuert

Der Aufbau der beschriebenen Dekodiererschaltung ähnelt derjenigen gemäß F i g. 5. Die Dekodiererschaltung nach F i g. 6 kennzeichnet sich durch einen Stromquellen-Transistor T₀ vom Anreicherungstyp, der in einem großen Abstand vom Ladungsspeicherteil der integrierten MOS-Schaltung angeordnet ist Dieser Transistor 7ö ist so geschaltet daß seine Quellen- bzw. Source-Spannung Vb den Drain-Elektroden der Aufladetransistören Ti bis T_n, zugeführt wird. Bevorzugt besitzt der Stromquellentransistor 7o eine Konduktanz bzw. einen Wirkleitwert gm, die bzw. der größer ist als diejenige bzw. derjenige der Aufladetransistoren 7ΐ bis T_n-

Die der Drain der Aufladetransistoren T\ bis T_n, zugeführte Spannung beträgt »V_DD— Vrf,« (wobei Vu, die Schwellenwertspannung des Stromquellentransistors T₀ ist), und die dem Gate zugeführte Spannung beträgt Die Transistoren T\ bis T_n, arbeiten daher in

einem Triodenbereich. Die Erzeugung von Minoritätsträgern aufgrund von sensibilisierter Ionisierung wird somit erfolgreich unterdrückt, so daß die Ladungsspeichereigenschaften der in der integrierten MOS-Schaltung vorgesehenen Speicherzellen wesentlich verbessert werden. Tatsächlich werden zwar Minoritätsträger erzeugt, weil die Transistoren Γι bis T_n, in einem Pentodenbereich arbeiten, wenn die Spannung des Taktimpulses Φ vom niedrigsten Pegel auf den höchsten Pegel Vdd übergeht. Der Taktimpuls Φ steigt jedoch schneller an, als die Aufladetransistoren Ti, Tj,... T_n, aufgeladen werden, und die Aufladetransistoren Ti bis T_n, arbeiten nur während einer sehr kurzen Zeitspanne in einem Pentodenbereich. Falls die Transistoren Tj bis T_n, während einer vergleichsweise langen Zeit in einem Pentodenbereich arbeiten, werden wesentlich weniger Minoritätsträger erzeugt als beim bisherigen Dekodierer. Dies beruht darauf, daß die Drain-Spannung jedes Aufladetransistors reduziert wird, während dieser Transistor in einem Pentodenbereich arbeitet, wobei die zwischen der Drain-Elektrode und einem Kanal des Transistors gebildete Verarmungsschicht nur ein schwaches elektrisches Feld erzeugt. Die Zahl der Minoritätsträger erhöht sich exponentiell in Abhängigkeit von der Intensität des durch die Verarmungsschicht erzeugten elektrischen Felds. Dies bedeutet, daß die Zahl der durch sensibilisierte Ionisierung gebildeten Minoritätsträger bei der Dekodiererschaltung gemäß F i g. 6 sehr stark verringert werden kann.

Wenn der Wirkleitwert g_m des Stromquellentransistors To vergleichsweise klein ausgelegt ist, wird beim Aufladen der Transistoren Ti bis T_n, gemäß F i g. 7 die Drain-Spannung Vo der Aufladetransistoren T\ bis T_n, wesentlich kleiner als » V_Dd— V,a«. Dies ist sehr vorteilhaft, weil bei einer derartigen Verringerung der Drain-Spannung V₀ die Aufladetransistoren Ti bis T_n, während der größten Teils der Zeitspanne, in welcher der Pegel des Taktimpulses Φ auf Vdd ansteigt, in einem Triodenbereich weiterarbeiten.

Es sei angenommen, daß die Dekodierer der Dekodiererschaltungen gemäß F i g. 6 vom dynamisch angesteuerten Typ sind. In diesem Fall können die Entladetransistoren, ebenso wie die Aufladetransistoren, in einem Pentodenbereich arbeiten, während die nicht gewählten Dekodierer auf die Spannung »0« entladen werden. Die Entladetransistoren arbeiter, jedoch nur während einer sehr kurzen Zeit auf diese Weise, und ihre Drain-Spannung (d. h. Ausgangsspannung der Dekodierer) verringert sich schnell auf die Spannung »0«. Aus diesem Grund werden, falls überhaupt, in den Entladetransistoren wesentlich weniger Minoritätsträger erzeugt, als in den Aufladetransistoren Ti bis T_n*

Im folgenden ist nunmehr anhand der F i g. 5 erläutert, in welchem Abstand der Aufladetransistor eines peripheren Schaltkreises vom Ladungsspeicherteil der integrierten MOS-Schaltung angeordnet sein muß, um die Ladungsspeichereigenschaften dieses Ladungsspeicherteils möglichst wenig zu beeinflussen.

Die Zahl π der Minoritätsträger, welche den Ladungsspeicherteil der integrierten MOS-Schaltung, d. h. die Speicherzellen, erreichen, läßt sich ausdrücken als n~e~*^/L, worin x—Abstand zwischen den Speicherzellen und der Stelle der Entstehung der Minoritätsträger und L= Diffusionslänge bedeuten. Die Diffusionslänge L bestimmt sich durch /Dr, mit D= Diffusionskonstante und r= Lebensdauer. Falls der Aufladetransistor Ti vom n-Kanaltyp ist und bei Raumtemperatur betrieben bzw. angesteuert wird, gelten D=35cm²/s, r« 10-100 μ5, und daher Z.«20-60 μπι.

Wie erwähnt, verringert sich die Ladungshalte- bzw. -Speicherzeit des Ladungsspeicherteils auf etwa ¹Ao bis Vioooi wenn Minoritätsträger erzeugt werden. Im Hinblick darauf ist es erforderlich, daß nur ¹Ao ooo oder weniger der entstehenden Minoritätsträger den Ladungsspeicherteil erreichen. Wenn die Aufladetransistoren Ti bis T_n, vom N-Kanaltyp sind und bei Raumtemperatur betrieben bzw. angesteuert werden, d. h. wenn L « 20 bis 60 μΐη gilt, muß der Abstand Λ'zwischen den Speicherzellen und der Quelle der Minoritätsträger X« 200-600 μπι betragen. Wenn die mit einem Schwellenwertverlust aufgeladenen Aufladetransistoren eines peripheren Schaltkreises in einem Abstand von weniger als etwa 500 μπι von den Speicherzellen angeordnet sind, verschlechtern sie in der Praxis die Ladungsspeichercharakteristik bzw. -fähigkeit des Ladungsspeicherteils.

Bei der Dekodiererschaltung gemäß F i g. 6 arbeitet der Stromquellentransistor T₀ stets in einem Pentodenbereich, wobei er von einem großen Strom durchflossen wird. Aufgrund dieser Arbeitsweise des Transistors T₀ erhöht sich unvermeidlich die Zahl der Minoritätsträger. Es sei nun angenommen, daß der Stromquellentransistör T₀ gemäß F i g. 8 an einer Stelle A angeordnet ist, die in einem ziemlich großen Abstand von z. B. 500 μπι oder mehr vom Ladungsspeicherteil WC entfernt ist. In diesem Fall vereinigen sich die durch den Transistor T₀ erzeugten Minoritätsträger wieder unter Diffusion in das SubstraL Infolgedessen erreicht nur ein außerordentlich kleiner Teil der Minoritätsträger den Ladungsspeicherteil MC, so daß der Transistor T₀ die Ladungsspeichereigenschaft dieses Ladungsspeicherteils MC nicht ungünstig beeinflußt Anstatt den Stromquellentransistor To in einem so großen Abstand vom Ladungsspeicherteil MC anzuordnen, kann eine den Transistor T₀ umschließende bzw. umgebende Diffusionsschicht ausgebildet werden, und eine hohe Spannung, z. B. VOo, kann der Diffusionsschicht zugeführt werden, um die Minoritätsträger in der Diffusionsschicht einzufangen (vgl. US-PS 41 63 245). Dieses Vorgehen ist deshalb vorteilhaft, weil hierbei die Ausrichtung bzw. Anordnung des Transistors To keinerlei Beschränkungen unterliegt Die Aufladetransistoren Ti bis T_n, der Dekodiererschaltung gemäß F i g. 6 können durch die in F i g. 9 dargestellte Spannungsspeiseeinrichtung mit einer Spannung Vo beschickt werden. Diese Spannungsspeiseeinrichtung besteht aus einem Widerstand R eines großen Widerstandwerts, der mit der Gate-Elektrode des Stromquellentransistors To in Reihe geschaltet ist und die Änderung der Ausgangsspannung Vo des Transistors To unterdrückt, die auf einer Änderung der Stromqueilenspannung V'oDberuht

F i g. 10 zeigt eine andere Spannungsspeiseeinrichtung, die für die Lieferung der Spannung V₀ zu den Aufladetransistoren Ti bis T_n, der Dekodiererschaltung benutzt werden kann. Bei dieser Spannungsspeiseeinrichtung wird ein Taktimpuls Φ" zur Gate-Elektrode des Stromquellentransistors To geliefert

F i g. 11 zeigt noch eine andere Stromquellenspeiseeinrichtung, die zur Lieferung der Spannung Vo zu den Aufladetransistoren T\ bis T_n, der Dekodiererschaltung benutzt werden kann. Zur Erzeugung einer Drainspannung Vo= Vdd—2 V,/, des Transistors Ti werden zwei in Reihe geschaltete Stromquellentransistoren Toi und T02 vorgesehen. Der Gate-Elektrode des Aufladetransistors Ti wird die Spannung Vdd— V_th zugeführt
F i g. 12 veranschaulicht eine andere Dekodierer-

schaltung, bei welcher ein Taktimpuls Φ an die Gate-Elektrode eines Aufladetransistors T\ eines Dekodierers und ein in bezug auf den Taktimpuls Φ verzögerter Impuls Φο an die Drain-Elektrode des Transistors Γι angelegt werden. Der Aufladetransistor Ti wird durch den Taktimpuls Φ angesteuert, dessen Spannung mit dem Pegel »1« eine hohe Stromquellenspannung VOo ist. Hierbei reicht es aus, daß der Taktimpuls Φ und der Impuls Φο gemäß Fig. 13 einen solchen Phasenunterschied besitzen, daß sie während einer bestimmten Zeit einen Potentialunterschied besitzen, der größer ist als die Schwellenwertspannung V,/, des Transistors T\. Wenn die den Pegel »1« besitzende Spannung des Taktimpulses Φ= Vdd ist, sollte die endgültige Spannung des Pegels »1« des Impulses Φρ vorzugsweise »V_Dd— V,_h« betragen. Wie in Fig. 13 in gestrichelter Linie dargestellt ist, kann die den Pegel »1« besitzende Spannung des Impulses Φο größer sein als »Vdd— V₍/,«, wenn der Aufladetransistor Ti einen solchen Wirkleitwert besitzt, daß die Dekodierer· \usgangsspannung Vo auf etwa » Vdd— V,h« angehoben wird, sobald der Impuls Φω den Pegel» Vdd— V,_a« erreicht.

Bei der Dekodiererschaltung gemäß Fig. 12 ist die Gate-Spannung des Aufladetransistors Γι stets höher als die Drain-Spannung über seine Schwellenwertspannung ν,*. Der Aufladetransistor Γι arbeitet daher ständig in einem Triodenbereich. Infolgedessen verschlechtert die Dekodiererschaltung in keiner Weise die Ladungsspeichercharakteristik oder -fähigkeit der integrierten MOS-Schaltung, in welcher diese Dekodiererschaltung vorgesehen ist

Der der Drain-Elektrode des Aufladetransistors T_x der Dekodiererschaltung gemäß F i g. 12 zugeführte Impuls Φο kann durch eine Impulserzeugungsschaltung gemäß Fig. 14 geliefert werden. Diese Schaltung enthält einen Stromquellentransistor T₀, dessen Drain-Elektrode mit einer Stromquelle Vdd verbunden ist. Die Gate-Elektrode des Stromquellentransistors To ist zur Abnahme eines Taktimpulses Φ zum Aufladen der Dekodiererschaltung geschaltet Das Source-Ausgangssignal des Transistors To wird als Impuls Φο benutzt, welcher der Drain-Elektrode des Aufladetransistors T\ zugeführt werden soll. Da das Source-Ausgangssignal Φω einen Pegel besitzt, der zurrindest dem Pegel des Taktimpulses Φ, abzüglich der Schwellenwertspannung V,/, des Transistors Γι, entspricht, besitzen der Taktimpuls Φ und der Impuls Φο den Phasenunterschied gemäß Fig. 13. Die Impulserzeugungsschaltung enthält weiterhin einen Entladetransistor Γ2, der (auch) weggelassen werden kann. Der Stromquellentransistor To arbeitet ständig in einem Pentodenbereich, wobei er von einem großen Strom durchflossen wird. Aus diesem Grund ist es erforderlich, den Transistor To in einem Abstand von etwa 500 μπι vom Ladungsspeicherteil der integrierten MOS-Schaltung, in welcher diese Dekodiererschaltung enthalten ist, anzuordnen oder eine den Transistor To umschließende Diffusionsschicht auszubilden und eine hohe Spannung, z. B. Vdd, an die Diffusionsschicht anzulegen.

F i g. 15 zeigt eine andere Impulserzeugungsschaltung in Form einer Verzögerungsschaltung. Diese Schaltung enthält zwei in Kaskade geschaltete Umsetzer (Inverter) /1 und I₂. Diese Schaltung liefert somit einen Impuls Φο, der gegenüber einem Taktimpuls Φ um die Verzögerungszeit der Umsetzer /1 und I₂ verzögert ist

Wahlweise kann eine dynamische Impulserzeugungsschaltung gemäß F i g. 16 verwendet werden, weiche auf die in der US-PS 38 98 479 beschriebene Weise Anreicherungstyp-Transistoren T₂\ bis T₂₈ sowie Kondensatoren C\ und C₂ enthält. Einigen der Transistoren wird ein Taktimpuls Φ zugeführt, während andere Transistoren mit einem Rückstellimpuls ~Φ, der gegenüber dem Taktimpuls Φ invertiert ist, gespeist werden. Die Transistoren Γ21 bis Γ24 und der Kondensator Q bilden eine Verzögerungsschaltung zur Verzögerung der Durchschalt- und Sperrzeitpunkte des Transistors r₂g. Während dieser Verzögerungszeit wird der Kondensator C₂ aufgeladen, um die Gate-Spannung des Transistors Γ27 zu erhöhen, der als Ausgangstransistor wirkt. Als Ergebnis kann ein verzögerter Impuls Φο erzeugt werden, dessen Spannungspegel von einer niedrigen Stromquellenspannung Vss bis zu einer hohen Stromquellenspannung Vdd reicht.

Der genannte Stromquellentransistor To zur Lieferung der Spannung Vo sowie die beschriebenen Schaltkreise zur Lieferung der Impulse Φ_ο können gemeinsam benutzt werden, um die Spannung Vo und die Impulse Φω nicht nur zu den Aufladetransistoren der Dekodiererschaltung, sondern auch zu anderen Aufladetransistoren zu liefern, die dicht neben dem Ladungsspeicherteil ausgebildet sind und auf Vdd— V,/, aufgeladen werden.

Bei Verwendung des Stromquellentransistors Γο oder der Impulserzeugungsschaltungen können eine Spannung Vo oder ein Impuls Φο gemeinsam einem Aufladetransistor To 0 zugeführt werden, der an eine Ausgangsdatenleitung DL angeschlossen ist, mit welcher gemäß Fig. 17 Speicherzellen 62 verbunden sind; dabei sind Aufladetransistoren To 1 und Γ02 an komplementäre Ausgangsdatenleitungen DL und D~L angeschlossen, mit denen gemäß Fig. 18 Speicherzellen 62 und Aufladetransistoren eines Leseverstärkers 64 gemäß Fig. 19 verbunden sind.

Die F i g. 20 veranschaulicht eine weitere Ausführungsform der integrierten MOS-Schaltung unter Verwendung einer Minoritätsträger einfangenden Diffusionsschicht nach der US-PS 41 63 245. Bei dieser Schaltung ist eine einen Ladungsspeicherteil 34 umschließende Diffusionsschicht 80 in einem Substrat 32 ausgebildet Die Diffusionsschicht 80 besitzt den dem Substrat 32 entgegengesetzten Leitungstyp. Die höchste, in der integrierten MOS-Schaltung verfügbare Spannung, z. B. die Stromquellenspannung Vdd, wird an die Diffusionsschicht 80 angelegt, um auf diese Weise in letzterer die von einem MOS-Transistor 42 eines peripheren Schaltkreises kommenden Minoritätsträger einzufangen.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Integrierte MOS-Schaltung mit auf einem Halbleitersubstrat ausgebildeten Ladungsspeicherelementen und mit dicht neben den Ladungsspeicherelementen angeordneten MOS-Transistoren, nachfolgend Aufladetransistoren genannt, an deren Gate-Elektroden eine erste Spannung und an deren Drain-Elektroden eine gegenüber der ersten Spannung geringere zweite Spannung anlegbar ist, so daß die Aufladetransistoren für eine vorbestimmte Zeitdauer im Triodenbereich arbeiten, gekennzeichnet durch eine auf dem Halbleitersubstrat ausgebildete Spannungsspeiseeinrichtung (TO; TOl, TO 2; /1, 12), die die den Drain-Elektroden der Aufladetransistoren (Ti, T2,... Tm; Too, Tdi, Tor, 7si, Tst) zuzuführende zweite Spannung (VO, Φο) erzeugt (F ig. 6,17,18,19).

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Spannung (Vo, Φο) um etwa die Schwellenwertspannung (Vn₁) der Aufladetransistoren (Ti,... Tm) niedriger ist als die Betriebsspannung (Vdd).

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung mindestens einen Speise-MOS-Transistor (TO, TOi, TO 2) aufweist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des Speise-MOS-Transistors (TO) mit seiner Drain-Elektrode verbunden ist und daß die Source-Elektrode des Speise-MOS-Transistors (TO) an die Drain-Elektroden der Aufladetransistoren (Ti, ... Tm) angeschlossen ist (F ig. 6).

5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des Speise-MOS-Transistors (TO) über ein Widerstandselement (R) an die Betriebsspannung (Vdd) angeschlossen ist (F ig. 9).

6. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des Speise-MOS-Transistors (TO) mit einem Taktsignal (Φ¹) speisbar ist, dessen Maximum der Betriebsspannung (Von) entspricht (F i g. 10).

7. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung einen ersten und einen zweiten Speise-MOS-Transistor (TO 1, TO 2) aufweist, daß die Gate-Elektroden der Aufladetransistoren (Ti,... Tm) mit einer Spannung (Φ, (Vdd— Vth)) speisbar sind, die um die Schwellenwertspannung (Vr/i^der Aufladetransistoren niedriger ist als die Betriebsspannung (Vdd), daß die Drain-Elektrode des ersten Speise-MOS-Transistors (TO i) mit der Betriebsspannung (Vdd) verbunden ist, während seine Source-Elektrode an die Drain-Elektrode des zweiten Speise-MOS-Transistors (TO 2) und seine Gate-Elektrode an seine eigene Drain-Elektrode angeschlossen ist, und daß die Source-Elektrode des zweiten Speise-MOS-Transistors (TO 2) mit den Drain-Elektroden der Aufladetransistoren (Ti,... Tm)verbunden ist, während seine Gate-Elektrode an seine eigene Drain-Elektrode angeschlossen ist (F i g. 11).

8. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Speise-MOS-Transistor (TO)einen elektrischen Gegen-Wirkleitwert besitzt, der größer ist als derjenige der Aufladetransistoren (Ti, ...

9. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste bzw. zweite Spannung jeweils eine erste pulsierende (Φ) bzw. eine zweite pulsierende (Φο) Spannung ist, wobei die erste pulsierende Spannung (Φ) während ihrer Anstiegsperiode höher ist als die zweite pulsierende Spannung (Φο) (Fig. 13).

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung einen Speise-MOS-Transistor (TO) aufweist, welcher die erste pulsierende Spannung (Φ) an der Gate-Elektrode abnimmt und welcher in einem Pentodenbereich arbeitet (F i g. 14).

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Drain-Elektrode des Speise-MOS-Transistors (TO) an Betriebsspannung (V_DD) geschaltet ist

12. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung eine Impulserzeugungsschaltung zur Lieferung der zweiten pulsierenden Spannung (Φο) ist, deren Impulse in bezug auf die Impulse der ersten pulsierenden Spannung (Φ) verzögert sind.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Impulserzeugungsschaltung zwei in Kaskade geschaltete Inverter (Ii, /2) aufweist, mit der ersten pulsierenden Spannung (Φ) gespeist wird und die zweite pulsierende Spannung (Φο) an die Drain-Elektroden der Aufladetransistoren liefert (Fig. 15).

14. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Impulserzeugungsschaltung ein dynamischer Impulsgenerator mit acht Transistoren ist, daß die Drain-Elektrode des ersten Transistors (T27) an Betriebsspannung (Vdd) geschaltet ist, daß die Source-Elektrode des ersten Transistors (T27) mit der Drain-Elektrode eines zweiten Transistors (T28) verbunden und auf demselben Potential wie die Drain-Elektrode des zweiten Transistors (7"28) haltbar ist, daß die Source-Elektrode des zweiten Transistors (T2&) an einer Bemgsspannung (Vss) liegt, daß die Gate-Elektrode des ersten Transistors (T27) über einen ersten Kondensator (C2) mit der Source-Elektrode des ersten Transistors (T27) verbunden ist, daß die Drain-Elektrode eines dritten Transistors (T25) an Betriebsspannung (Vdd) geschaltet ist, daß die Source-Elektrode des dritten Transistors (T25) mit der Drain-Elektrode eines vierten Transistors (T26) verbunden ist, auf demselben Potential wie die Drain-Elektrode des vierten Transistors (T26) liegt und außerdem an die Gate-Elektrode des ersten Transistors (T27) angeschlossen ist, daß die Source-Elektrode des vierten Transistors (T26) an Bezugsspannung (V_Ss) angeschlossen ist, daß die Gate-Elektrode des dritten Transistors (T25) zur Abnahme der ersten pulsierenden Spannung (Φ) geschaltet ist, daß die Gate-Elektrode des vierten Transistors (T26) zur Abnahme der invertierten ersten pulsierenden Spannung (Φ) geschaltet ist, daß die Drain-Elektrode eines fünften Transistors (T23) an Betriebsspannung (Vdd) geschaltet ist, daß die Source-Elektrode des fünften Transistors (T23) mit der Drain-Elektrode eines sechsten Transistors (T24) verbunden ist, am selben Potential liegt wie die Drain-Elektrode des sechsten Transistors (T24) und außerdem mit der Gate-Elektrode des zweiten Transistors (T2S) verbunden ist, daß die

Source-Elektrode des sechsten Transistors (T24) an Bezugsspannung (Vss) angeschlossen ist, daß die Gate-Eiektrode des fünften Transistors (T23) zur Abnahme der invertierten ersten pulsierenden Spannung (Φ) geschaltet ist, daß die Drain-Elektrode eines siebten Transistors (T21) an Betriebsspannung (Vdd) geschaltet ist, daß die Source-Elektrode des siebten Transistors (T21) mit der Drain-Elektrode eines achten Transistors (TTS) verbunden ist, am selben Potential wie die Drain-Elektrode des achten Transisjors (T22) liegt und außerdem an die Gate-Elektrode des sechsten Transistors (T24) sowie an die Bezugsspannung (V_ss) über einen zweiten Kondensator CCl) angeschlossen ist, daß die Source-Elektrode des achten Transistors (T22) mit der Bezugsspannung (Vss) verbunden ist, daß die Gate-Elektrode des siebten Transistors (T21) zur Abnahme der ersten pulsierenden Spannung (Φ) geschaltet ist, daß die Gate-Elektrode des achten Transistors (T22) zur Abnahme der invertierten ~rsten pulsierenden Spannung (S^ geschaltet ist und daß am Verbindungspunkt des ersten (T27) mit dem zweiten (T2S) Transistor die zweite pulsierende Spannung (0d) geliefert wird (F ig. 16).

15. Schaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Source-Elektroden der Aufladetransistoren (TDO) an einzelne Ausgangsdatenleitungen (DL) angeschlossen sind (F ig. 17).

16. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Source-Elektroden der Aufladetransistoren (TD 1, TD 2) an paarweise komplementäre Ausgangsdatenleitungen (DL, DL) angeschlossen sind (F i g. 18).

17. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren (TSi, TS 2) zur Ansteuerung von Leseverstärkern (64) geschaltet sind (F i g. 19).

18. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren in einem Abstand von den Ladungsspeicherelementen (34) angeordnet sind, wobei dieser Abstand etwa das 1Ofache der Diffusionslänge von Minoritätsträgern ist.

19. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren in einem Abstand von etwa 500 μπι von den Ladungsspeicherelementen angeordnet sind.

20. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Aufladetransistoren vom Anreicherungstyp sind.

21. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Ladungsspeicherelemente die Ladung dynamisch halten bzw. speichern.

22. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung von den Ladungsspeicherelementen in einem Abstand angeordnet ist, der etwa zehnmal größer ist als die Diffusionslänge der Minoritätsträger.

23. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Spannungsspeiseeinrichtung von den Ladungsspeicherelementen in einem Abstand angeordnet ist, der mehr als etwa 500 μπι beträgt.

24. Schaltung nach einem der Ansprüche 1 bis 14 und 23, dadurch gekennzeichnet, daß ein die Minoritätsträger absorbierender Bereich (80) im Halbleitersubstrat um zumindest einen Abschnitt der Spannungsspeiseeinrichtung herum ausgebildet ist (F ig. 20).

25. Schaltung nach Anspruch 24, dadurch gekennzeichnet, daß der die Minoritätsträger absorbierende Bereich (80) so geformt ist, daß er die Spannungsspeiseeinrichtung vollständig umschließt