DE2850305C2

DE2850305C2 - Halbleiterspeichervorrichtung

Info

Publication number: DE2850305C2
Application number: DE2850305A
Authority: DE
Inventors: Hirozi Zama Kanagawa Asahi; Kiyofumi Tokyo Ochii; Yasoji Kanagawa Suzuki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-11-21
Filing date: 1978-11-20
Publication date: 1984-01-12
Also published as: DE2850305A1; US4233672A; JPS6124830B2; JPS5472691A

Description

Die Erfindung betrifft eine Halbleherspeichervorrichtung in Form einer Speicherzcllenanordnung, die auf 'einem Halbleitersubstrat ausgebildet ist und wobei jede Speicherzelle aus komplementären MOS-Transistoren gebildet ist, und die erste und zweite im Halbleitersubstrat ausgebildete Senken eines zweiten Leitfähigkeitstyps mit darin vorgesehenen Source- und Drain-Zonen des ersten Leitfähigkeitstyps zur Bildung von pn-Übergängen aufweist, wobei die ersten Senken die Source- und Drain-Zonen von Speichertransistoren und die zweiten Senken die Source- und Drain-Zonen von Transistoren der peripheren Schaltkreise enthalten und wobei das Halbleitersubstrat ein erstes Betriebspotential, die ersten Senken ein zweites Betriebspotential und die zweiten Senken ein drittes Betriebspotential erhalten.

Integrierte Halbleiterspeichervorrichtungen mit MOS-Transistoren haben in jüngster Zeit eine beträchtliche Entwicklung erfahren. Als Zukunftsziele verbleiben noch Large-Scale bzw. Großintegration und Erhöhung der Arbeitsgeschwindigkeit. Letztere kann bei einem MOS-Speicher durch Verkürzung der Datenauslesezeit (Ua) erreicht werden. Bekanntlich wird die Arbeitsgeschwindigkeit von integrierten MOS-Schaltkreisen durch die Auf- und Entladungszeilen von parasitäten Kapazitäten im Schaltkreis wesentlich beeinflußt. Eine Verringerung der Streukapazität des Schaltkreises würde daher zu einer Erhöhung der Arbeitsgeschwindigkeit führen.
Bei einem integrierten MOS-Schaltkreis umfassen die Streukapazitäten allgemein eine Gate-Kapazität aufgrund einer Isolierschicht unter einer Gate-Elektrode und eine Diffusions- oder Übergangskapazität aufgrund einer in Sperrichtung vorgespannten (betriebenen)

ίο pn-Sperrschicht bzw. -Übergang. Bekanntlich ist dabei die Diffusionskapazität der Quadratwurzel der Gegenvorspannung (reverse bias voltage) des pn-Übergangs umgekehrt proportional. Infolgedessen kann die Diffusionskapazität durch Erhöhung der an die Substrate der MOS-Transistoren oder -Senken (wells) angelegten Sperrvorspannung verringert werden.

Bei einer CMOS-Speichervorrichtung speichert jede Speicherzelle im Ruhezustand (d. h. im unbenutzten Zustand) der Speichervorrichtung die Daten statisch.

.20 Bei Betätigung oder Ansteuerung arbeiten die periphe-

■·' "ren Schaltkreise zum Auslesen der Daten aus einer abgegriffenen Speicherzelle. Aus diesem Grund kann durch Erhöhung der Arbeitsgeschwindigkeit der peripheren Schaltkreise effektiv die Datenauslesezeit (ι_Λη) verkürzt werden. Dies bedeutet, daß vorteilhaft die Übergangs- oder Sperrschichtkapazität an den peripheren Schaltkreisen herabgesetzt werden sollte.

Der integrierte MOS-Schaltkreis arbeitei im allgemeinen mit /.wei Betriebspotentialen K/w (z. B. +5 V) und Kw (GND = Masse). Es ist dabei möglich, von außen ein Sperrvorspannpoteniial zuzuführen, das die Kapazität der pn-Übergänge in den peripheren Schaltkreisen zu verringern vermag, was jedoch möglicherweise für den integrierten Schaltkreis ungünstig ist. Das Sperrvorspannpotential sollte daher vorzugsweise innerhalb des integrierten Schaltkreises erzeugt werden.

Bei einem Versuch, die ßeinebszeii durch Verringerung nur der Übergangs- oder Spcrrschichtkiipa/iläl der peripheren Schaltkreise zu verkürzen, anstatt die entsprechenden Kapazitäten der Speicherzcllenanordnung und der peripheren Schallkreise gleichmäßig /u reduzieren, kann außerdem das Sperrvorspannpolenlial zur Verringerung der Sperrschichtkapazität der pcripheren Schaltkreise nur im Betrieb zugeführt werden.

Bei der Anlegung eines solchen Potentials an die Speicherzellenanordnung im Beirieb variiert das Substralpotential der MOS-Transistoren einer Speicherzelle zwischen einem Arbeiiszeilpunkl und einem Ruheso Zeitpunkt, wodurch die Schwellenwertspannung der MOS-Transistoren verändert wird und gespeicherte Daten verlorengehen.

Bei einem integrierten CMOS-Schalikreis sind MOS-Transistoren des einen Kanal-Typs in Senken (wells) des einen Leit(fähigkeits)typs mit einer höheren Fremdatomkonzentration als der des Halbleitersubstrats des anderen Leittyps ausgebildet, während im Substrat MOS-Transistoren des anderen Kanal-Typs vorgesehen sind. Infolgedessen ist die Übergangs- oder Sperrschichtkapazität der in den Senken geformten MOS-Transistoren größer als diejenige der im Halbleitersubstrat ausgebildeten MOS-Transistoren, so daß eine Verringerung der Kapazität der in den Senken befindlichen MOS-Transistoren zu einer Beschleunigung der Operation beiträgt.

Durch das Buch »A user's handbook of integrated circuits« von E. R. Hnatek, 1973. Kapitel »CMOS applications«, Abschnitt »memory cells«, Seiten 207 bis

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211 >^Γ.ι ein CMOS-Speiclier bekannt, bei dem ^Γ'τ die Speiclienrunsisioren sowie für die die Speicherzellen mil den Daienleiiungen verbindenden Transistoren ein gemeinsames Potential für das Substrat bzw. für die in diesem enthaltenen Senken vorgesehen ist. Auch bei dieser bekannten Speichervorrichtung wird de Arbeitsgeschwindigkeit durch die Sperrkapaziläten der Senken erheblich beeinträchtigt. Auch hier ist es somit wünschenswert, durch eine Herabsetzung der Kapazitäten der in den Senken befindlichen Transistoren eine Erhöhung der Arbeitsgeschwindigkeit zu erreichen.

Durch die DE-OS 24 11 839 ist eine integrierte Feldeffekttransistor-Schaltung mit einem Halbleiterkörper eines ersten Leitungstyps, in den Gebiete eine:, zweiten Leitungstyps, die Emitter u.id Kollektoren von Transistoren des zweiten Leitungstyps bilden, sowie mindestens zwei Wannengebiete des /weiten Leitungstyps, die Emitter und Kollektoren von Transistoren des ersten Leitungstyps bilden, eingebettet sind, bekannt Hierbei werden der Halbleiterkörper mit einem ■" Bezugspotential, eines der Wannengebiete i<iil einem davon abweichenden ersten Spannungswerl. ein zweites ^J der Wannengebiete mit einem zweiten Spannungswert und der Emitter jedes Transistors mit dem gleichen Potential wie das Wannengebiet, in dem er ausgebildet, ,»beaufschlagt, und zwar in der Weise, daß keine ,' Sperrvorspannung zwischen dem Emitter und dem '- Wannengebiet, in dem der betreffende Transistor ''ausgebildet ist. besteht. Diese bekannte Transistorschaltung geht davon aus, daß es häufig notwendig bzw. erwünscht sei, verschiedene Teile einer elektronischen !Schaltungsanordnung mit unterschiedlichen Spannungen zu betreiben. Es seier; dann Trennschaltungen , ei forderlich, deren Gestaltung jedoch insbesondere dann sehr schwierig sei. wenn die aktiven Bauelemente -des elektronischen Systems in integrierter Form auf einem einzigen monolilischen Substrat ausgebildet sind. Die durch die DE-OS 24 11 839 offenbarte Transistorschaltung wurde daher so ausgebildet, daß für jede der verschiedenen speisenden Betriebsspannungen ein eigenes Wannengebiet vorgesehen wird. Dabei sind die mit ihren Emittern an eine gegebene Betriebsspannung angeschlossenen Feldeffektoren in einem Wannengebiet angeordnet, an das die gleiche Spannung angelegt ist. Hierdurch wird erreicht, daß bei sämtlichen aktiven Bauelementen die Sperrvorspannung zwischen Emitter und Substrat Null ist. Mit der bekannten Schahungsanordnung wird somit nicht bezweckt, die Sperrschichtkapazitäten von pn-Übergängen einer integrierten Halbleiterschaltung herabzusehen, um deren Arbeitsgeschwindigkeit zu erhöhen.

Demgegenüber besteht die der Erfindung zugrunde liegende Aufgabe darin, eine Halbleiterspeichervorrichtung mit aus komplementären MOS-Transistoren gebildeten Speicherzellen dahingehend zu verbessern, daß effektiv die Kapazitäten der pn-Übergänge. die in den die Transistoren der peripheren Schaltkreise enthaltenden Senken gebildet sind, kleiner sind als die Kapazitäten der pn-Übergänge, die in den die Speichertransistoren enthaltenden ersten Senken gebildet sind. Auf diese Weise soll eine Erhöhung der Arbeitsgeschwindigkeit der Speichervorrichtung erreicht werden.

Diese Aufgabe wird bei der anfangs genannten Halbleiterspeichervorrichtung erfindungsgemäß dadurch gelöst, daß die drei Betriebspotentiale derart ausgewählt sind, daß die Sperrvorspannung der pn-Übergänge in den zweiten Senken größer ist als die Sperrvorspannung der pn-Übergänpe in den ersten Senken, so daß die Übergangskapazitüt der zweiten Senken kleiner ist als die Übergangskapazität der ersten Senken.

■) Bei der erfindungsgemaßen Halbleitervorrichtung sind eine Speicherzellenanordnung oder -batterie sowie periphere Schaltkreise auf einem Halbleitersubstrat ausgebildei, wobei im Fall einer CMOS-Vorrichtung eine Anzahl von Senken oder Gruben (wells) mit

i" pn-Übergängen vorgesehen ist. Die Fremdruomkonzentration der Senken ist höher als diejenige des Halbleitersubstrat, so daß die Übergangs- oder Spernchichtkapazität der Senken größer ist als diejenige des Substrats. Erfindungsgemäß werden nun

ι j die Senken der peripheren Schaltkreise im Vergleich zu den Senken der Speicherzellenanordnung mit einem höheren pn-Übergang-Sperrvorspannpotential beschickt, um die Übergangskapazität in den Senken des peripheren Schaltkreisteils zu verringern, was wesent-

-Ό lieh zu einem Hochgeschwindigkeitsbetrieb beiträgt. -#iuf diese Weise kann eine schnelle Arbeitsweise

<f !^realisiert werden.

'-■■ Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

* F i g. 1 ein Blockschaltbild einer auf einem Halbleitersubstrat hergestellten Speichervorrichtung mit Merkmalen der Erfindung.
F i g. 2 eine Schnittansicht des Halbleitersubstrats an den Speicherzellen- und peripheren Schaltkreisabschniiten mit Merkmalen der Erfindung,

Fig.3 ein Schaltbild eines Vorspannungsgenerators, Fig.4 ein Wellenformdiagramm zur Verdeutlichung

der Arbeitsweise des Vorspannungsgenerators gemäß -F i g. 3.

Fig.5 ein Schaltbild eirur Abwandlung eines Teils des Vorspannungsgeneraiors nach F i g. 3.

F i g. 6 ein Schallbild eines Teils eines Zeilendekodierersgemäß Kig. 1.

F i g. 7 ein Schaltbild eines Teils finer Speicherzellenanordnung bei der Schaltung nach F i g. 1 und

F i g. 8 ein Schaltbild eines Abtast- bzw. Meßverstärkers (sense amplifier) bei der Schaltung nach Fig. 1.
F i g. 1 veranschaulicht die Konfiguration eines auf einem Halbleiter-Chip ausgebildeten CMOS-Speichers.

Ein solcher Halbleiterspeicher besteht in an sich -bekannter Weise aus einer Speicherzellenanordnung 11, einem Adressenpuffer bzw. -zwischenspeicher 12, einem Zeilendekodierer 13, einem Adressenpuffer bzw. -zwischenspeicher 14, einem Spaltendekodierer 15, einem Abtast- oder Meßverstärker 16, einer Datensteuerschaitung 17. einer Ausgangspufferschaltuiig 18, einer Chip-Steuerschaltung 19 und einer Vorladungsschaltung 20 (precharge circuit). In Fig. 1 sind weiterhin Adressensignale AO-/4 7, Eingangsdaten Dinl — Din 4, Ausgangsdaten Douti — Dout4, ein Lese/Einschreib-Steuersignal R/W, ein Ausgangssperrsignal OD, äußere Chip-Aktiviersignale CEi und CE2 sowie ein hneres oder internes Chip-Aktiviersignal CE angegeben. Mit V_PD ( + 5 V) und Vss (GND = Masse) sind Arbeitspotentiale bezeichnet.

Auf dem Halbleitersubstrat für die genannten Schaltkreise bzw. Schaltungen ist ein Vorspannungsgenerator 21 ausgebildet, dessen Ausgang mit im Substrat vorgesehenen Senken verbunden ist, in denen die MOS-Transistoren eines ersten Kanal-Typs vom komplementären MOS-Transistorer· festgelegt sind, welche einen peripheren Schaltkreisteil mit den

Adressenpufferschaltungen 12 und 14, den Zeilen- und Spaltendekodierern 13 bzw. 15, dem Meßverstärker 16, der Datensteuerschaltung 17, der Ausgangspufferschaltung 18 und der Chip-Steuerschaltüng 19 darstellen. Dieser Vorspannungsgenerator liefert ein negatives Gegen- bzw. Sperrvorspannpotential V₅₁,*, vom Ärbeitspotential Vboan den Senken in Abhängigkeit von einem eine Speicherchipwahl darstellenden, einen hohen Pegel besitzenden Chip-Aktiviersignal CE, um dabei die Übergangskapazität zu verringern, während die Senken bei einem einen niedrigen Pegel besitzenden Chip-Akti-' viersignal auf den Pegel Vss (Massepegel), d. h. in den unwirksamen bzw. Ruhezustand gebracht v/erden. Unabhängig vom Betriebs- oder Ruhezustand des Speicherchips ist das Potential V_Ss an die MOS-Transistoren des ersten Kanaltyps der die Speicherzellen bildenden komplementären MOS-Transistoren angekoppelt. Auf diese Weise wird die Schwellenwertspannung der MOS-Transistoren der Speicherzellen konstant gehalten, so daß die gespeicherten Daten in den Ruhezustandszeiten des Speicherchips erhalten bleiben.

Fig.2 veranschaulicht im Schnitt einen Teil der Speicherzellenanordnung 11 und einen Teil der peripheren Schaltkreise. In einem Halbleitersubstrat 21 beispielsweise des η-Typs ist eine p-Senke 22 ausgebildet, in welcher zur Herstellung eines n-Kanal-MOS-Transistors η-Source- und -Drainzonen 23 und 24 vorgesehen sind. Die p-Senke 22 dient als Substrat für den n-Kanal-Transistor. Die p-Source- und -Drainzonen 25 und 26 bilden im Halbleitersubstrat 21 einen p-Kanal-MOS-Transistor. Bei 27 und 28 sind eine Isolierschicht, beispielsweise aus Siliziumdioxid, und eine ieitfähige bzw. Leiterschicht dargestellt. Das Halbleitersubstrat 21 wird mit dem Arbeitspotenliiil Vim (z. B, +5 V) gespeist, während die p-Scnke 22 an Betriebspotential Vw (Masse) liegt. Die im linken Teil von F i g. 2 gezeigte Anordnung stellt einen grundsätzlichen CMOS-Umsetzer als Teil einer Speicherzelle dar. Die p-Senken 22 der Speicherzelle liegen ständig am Massepotential V^ um die gespeicherten Daten bei Wahl und Nichtwahl des Speicherchips sicher zu erhalten.

Der rechte Teil von Fig.2 veranschaulicht einen grundsätzlichen CMOS-Umsetzer als Beispiel für den CMOS-Schaltkreis. der in einem anderen Schallungsabschnitt als der Speicherzellenanordnung verwendet wird. Das Gegen- bzw. Sperrspannpotential V,,,/, (z. B. — 3 V) wird an eine p-Senke 29 angelegt, in welcher unter Bildung eines r.-Kanal-MOS-Transistors n-Source- und -Drainzonen 30 bzw. 31 vorgesehen sind. In dieser p-Senke 28 sind zwischen dsr Sourcezone 30 und der Senke 29 sowie zwischen der Drainzone 31 und der Senke 29 jeweils pn-Übergänge oder -Sperrschichten vorhanden, die durch die Vorspannung V„,b des Vorspannungsgenerators ίη Sperrichtung vorgespannt sind.

In der p-Senke 22 sind ebenfalls pn-Übergänge zwischen der Drainzone 24 und der Senke 22 sowie zwischen der Sourcezone 23 und der Senke 22 vorhanden, wobei diese Übergänge durch das Massepotential (Vss) in Sperrichtung vorgespannt sind. Die Sperrvorspannung des pn-Übergangs in der p-Senke 29 ist jedoch höher als diejenige der pn-Übergäiige in der p-Senke 22, so daß die p-Senke 29 eine kleinere Übergangskapazität besitzt als die p-Senke 22. Die Arbeitsgeschwindigkeit der peripheren Schaftkreise wird daher bei Anlegung des Potentials V_s„b an die p-Senke 29 höher als bei Anlegung des Massepotenlials.

Da die Fremdatomkonzentration der p-Senke 29 etwa zehnmal höher ist als diejenige des Substrats 21, besitzt der in der p-Senke 29 ausgebildete n-Kanal-MOS-Transistor eine größere Übergangskapazität als der im Substrat vorgesehene p-Kanal-MOS-Transistor. Aus diesem Grund sollte die Übergangskapazität in den p-Senkenzonen zur Gewährleistung eines Hochgeschwindigkeitsbetriebs vorteilhaft reduziert werden.
Fig.3 veranschaulicht ein Ausführungsbeispiel des

to Vorspannungsgenerators 21, bei dem ein astabiler Multivibrator 40 aus einem NAN D-Glied 41, Umseizern 42 und 43, Widerständen 44 und 45 und einem Kondensator 46 besteht. Da das Chip-Aktiviersignal CE an das NAND-Glied 41 angekoppelt ist, wird der astabile Multivibrator 40 nur dann aktiviert bzw. durchgeschaltet, wenn das Signal CEeinen hohen Pegel besitzt, um einen Rechteckwellen-Ausgangsimpuls abzugeben. Das Ausgangssignal /1 eines Umsetzers 47 wird über einen Umsetzer 48 der einen Seite eines Kondensators 49 aufgeschaltet, dessen andere Seite mit der Anode einer Diode 50, deren Kathode an Masse liegt, sowie der Kathode einer Diode 51 verbunden ist, deren Anode an die p-Senken 29 des peripheren Schaltkreisteils angeschlossen ist.

Im folgenden ist anhand der Wellenformen von Fig.4 die Arbeitsweise des Vorspannungsgenerators gemäß Fig.3 beschrieben. In Fig.3 sind bei /1 und /2 die Ausgangswellenformen des astabilen Multivibrators 40 bzw. des Umsetzers 48 angegeben. Die Wellenformen /1 und /2 sind dabei in ihrer Phase einander entgegengesetzt. Mit /3 ist die Ausgangswellenform einer Differenzierschaltung aus dem Kondensator 49 und der Diode 50 bezeichnet.

Zunächst steigt die Eingangsspannung /2 der Differenzierschaltung augenblicklich auf den Pegel Vpp an, um dann allmählich auf den Einschaltspannungspegel Vr der Diode 50 abzufallen, weil die Diode 50 durchschallet bzw. leitet, wenn die Spannung /2 den hohen Pegel besitzt. Wenn danach die Spannung /2 auf den niedrigen Pegel abnimmt, fällt die Spannung /3 augenblicklich auf Vi — Vnu ab. Infolgedessen wird die Diode 51 durchgeschaltet, wobei positive elektrische Ladungen an den p-Senken durch den Kondensator 49 absorbiert werden. Das Potential V„* an den p-Senken wird daher gegenüber Masse negativ. Bei diesem Vorgang steigt das Potential /3 allmählich an. Bei der Wiederholung dieses Vorgangs werden die positiven Ladungen an den p-Senken weiterhin vom Kondensator 49 absorbiert bzw. gespeichert, wobei das Potential an

so den p-Senken gemäß F i g. 4 weiterhin in den negativen Bereich abfällt. Das Potential V«* ist dann stabilisiert, wenn die Aufnahmegröße der positiven Ladungen von den p-Senken durch den Vorspannungsgenerator mit der Eingangsgröße der positiven Ladungen /on den

pn-Übergängen (zwischen p-Senke und Substrat, zwischen p-Senke 'aiid Sourcezone sowie zwischen p-Senke und Drainzone) zu den p-Senken ausgeglichen ist.

Fig.5 veranschaulicht eine Abwandlung des Ausgangsabschnitts, der mit dem Ausgang des astabilen Multivibrators 40 des Vorspanntingsgenerators gemäß Fig.3 verbunden ist. Aufgrund der Verwendung von MOS-Transistoren anstelle von Dioden eignet sich diese Abwandlung zur Ausbildung als integrierter Schaltkreis.

In integrierten Schaltkreisen benötigt ein MOS-Transistor weniger Raum als eine Diode.

Wenn das Chip-Aktiviersignal CE den niedrigen Pegel (Vss) besitzt, d.h. wenn der betreffende

Speiehcrehip flicht angewählt ist, sind sowohl ein ii-Kanal-M0.S-T;ransistor55 als auch ein p-Kanal-MOS-, Transistor 56 durehgesehiiltet, wobei das Ausgangssignal V,„/, auf Massepoienlial /Kw) liegt. Wenn das ,Chip-Aktiviersignal;C.Hden hohen -Pegel (Vdd) besitzt, sind die MOS-T_;riinsisloron 55. und 56 beide gesperrt, wiihrcnd.da.s NAND-,Glied 57 aktiviert bzw. offen ist. Wie erwähnt, liefert der asiabile Mulliyibrator ,40 bei ■einem hohen Pegel des Signals C£'ein Rcchteckwcllcn-Ausgaiigssignal /1, so dall letzteres am Ausgang des NAND-Glieds 57 erhallen wird. Der Ausgang des NAND-Glieds 57 ist mit dem umgang eines Umsetzers 58 verbunden. Hin n-Kaiial-MOS-Transistor 59, dessen Gate-Klektrode mil dem Ausgang des NAND-Glieds 57 verbunden ist. und ein n-Kanal-MOs-Transistor 60, dessen Gate-Eleklrode an den Ausgang des Umsetzers 58 angeschlossen ist, werden abwechselnd durehgeschaltet und gesperrt. Zwischen den Umsetzer 58 und den Transistor 60 sind ein Umsetzer 6) und ein Kondensator 62 in Reihe geschaltet. Da sich die Schaltung gemäß F i g. 5 von derjenigen nach F i g. 3 nur dadurch unterscheidet, daß MOS-Transistoren 59 und 60 iiiistelle der Dioden 50 und 51 vorgesehen sind, arbeitet die ersiere Schallung auf dieselbe Weise wie letztere. Der Umsetzer 61, welcher zu einer Erhöhung der Aiisieiicrleislung für den Kondensator 62 führt, kann nach Bedarf vorgesehen werden.

F i g. b zeigt einen Teil eines Zeilendckodicrers 13 eines der pcripheren Schaltkreise. Bei diesem Ausführungsbeispiel sind eine Parallelschaltung aus einem p-Kanal-Stcuertransistor 65 und einem p-Kanal-Lasltransistor 66 sowie eine Reihenschaltung aus n-Kanal-Dekodiertransisloren 67 bis 70 zwischen die Stromquellen Vim und Vss geschaltet. Kin Knotenpunkt 71 zwischen der p-Kanaliransisioi-Parallelsi;hallung und der n-Kanaltransistor-Rcihenschallung ist an den Eingang eines Umsct/ers 72 aus p- und n-Kanallransistoren 73 bzw. 74 angeschlossen. Das Ausgangssignal des Umsetzers 72 stellen Tor- bzw. Gate-Transistoren, die mit den noch zu erläuternden Speicherzellen verbunden sind. Bei der Schallung gemäß Fig.6 sind der Transisior 65 durchgcschaltet und der Transistor 70 gesperrt, wenn das Chip-Akliviersignal CE den niedrigen Pcgei b'-sitzi. Das Poieniiai am Knotenpunkt 71 besitzt dabei den hohen Pegel, so daß das Dekodierausgangssignal den niedrigen Pegel besitzt. Wenn sowohl das Chip-Aktiviersignal C'£'als auch die Adressensignale A 0 bis A 3 auf dem hohen Pegel liegen, sind der Transistor 65 gesperrt und die Transistoren 67 bis 70 durchgcschaltet. Die Gate-Eleklrode des Lasttransistors 66 liegt an Masse, so daß dieser Transisior 66 ständig durchgeschaltel ist. Da jedoch die Gesamtsumme des Durchschaltwidcrslands der n-Kanal-Trans;3toren 67 bis 70 kleiner ist als diejenige des Durchschaltwiderstands des Transistors 66, fällt das Potential am Knotenpunkt 71 auf einen Pegel ab, bei dem der Transistor 73 des Umsetzers 72 durchschalten kann. Infolgedessen geht das Dekodierausgangssigna! auf den hohen Pegel über.

Bei der Schaltung nach F i g. 6 sind die n-Kanal-Transistoren 67 bis 70 und 74 in den p-Senken des Halbleitersubstrats ausgebildet. Da das Potential am Substrat des n-Kanaltransistors bzw. der p-Senke im Betrieb des Speicherchips auf den Pegel V,„/. unter dem Massepotential abfällt, wird die Übcrgangskapaziläl des n-Kanaliransistors verringert, wodurch sich die Arbeitsgeschwindigkeit des Dekodierers erhöht,

Fig.7 zeigt den Aufbau einer an sich bekannten -Speicherzelle, die aus einem Flip-Flop mit p-Kanaltran-•sisloren 80 und 82;sowic n-Kanaltransistoren 81 und 83 besteht. Die_:Substrate der p-Kanaltransistoren 80 und i82 sind mit dem Potential -f 'Vdd verbunden, Während die Substrate bzw._;p-Senken der n-Kanaltransistoren 81 und 83 an M'afisejlicgen.Die komplementären Ausgänge der SpeicherzellcniiSirid über rirKärial-Gate-Transisto-.r,en,84 und 85 an DATA- undiQATA-Leitungen 86 und 87 angeschlossen.. Die Gatc-Elektrodcn der Transisloren^!84 und; 85sind mitcincriiZeilendekodjerrAusgangsi'cilung 88 verbunden. Wenh'letztere· an einem hohen Pegel liegt, werden die Gate-Transistoren 84 und 85 durchgeschaltel, so daß die in den Speicherzellen enthaltenen Daten zu den Leitungen DATA und DATA .(86 bzw. 87) ausgelesen oder übe/ diese Leitungen 86 .und 87 in die Speicherzelle eingeschrieben werden. An eier Speicherzelle wird das Substratpotential der h-Kanallransistoren 81 und 83 auf Massepegel gehalten, so daß die Daten unabhängig vom Betriebs- oder Ruhezusland des Spcichcrchips stabil erhalten bleiben. Andererseits entspricht die Substratspannung der n-Kanal-Gatc-Transisiorcn 84 und 85 der Größe V_wi_h so daß die Geschwindigkeit der Datcnauslesung oder -einschrcibung beim Anwählen der Speicherzelle erhöht werden kann.

Fig.8 zeigt den Aufbau den Ablast- bzw. Meßvcrsiärkers 16. der aus in Konfiguration eines Flip-Flops geschallcten n-Kanal-Transistoren 90 und 91 sowie einem n-Kanal-Schaltlransistor 92 besteht, welcher die Sourccelektroden der Transistoren 90 und 91 mit Masse verbindet. Ein Ausgang 93 des Flip-Flops ist über eine Parallelschaltung aus n- und p-Kanal-Gate-Transistoren 95 bzw. 96 mit der DATA-Leilung 86 verbunden, während ein komplementärer Ausgang 94 über eine Parallelschaltung aus p- und n-Kanal-Gate-Transistoren 97 bzw. 98 mit der DATA-Leitung87 verbunden ist. Die Leitungen 86 und 87 sind über p-KanaJ-Vorladungsiransistorcn 99 bzw. 100 mil dem Potential Vdd verbunden, ebenso wie die zur selben Spalte gehörenden Speichcrzellen. Widerstände 101 und 102 (zur Verbindung mit positivem Pol) mit ziemlich großem Widerstandswert können mil den Voiiadungstransistorcn 99 bzw. 100 parallclgcschaltci sein. Bei diesem Meßverstärker werden die Transistoren 99 und iöö durch das einen hohen Pegel (Vdd) besitzende Chip-Aktiviersignal CE durchgeschaltei. um nicht dargestellte Streukapazitäten der Leitungen 86 und 87 (DATA bzw. DATA) auf V_Pn vorzuspannen (to precharge). Gleichzeitig werden nicht dargestellte Streukapaziiälen an den Ausgängen 93 und 94 des Flip-Flops auf Vdd vorgespannt bzw. vorgeladen und zwar über die Gate-Transistoren 96 und 98. deren Gate-Elekiroden mit einem Taktsignal 'J'jmit niedrigem Pegel (VsJl gespeist werden. Zu diesem Zeitpunkt besitzt ein Taktsignal </\> den niedrigen Pegel, und der Transistor 92 ist gesperrt. Das an die Gate-Elektroden der Transistoren 95 und 97 angelegte Taktsignal Φ\ besitzt während eines Auslcsczyklus der, hohen Pegel.

Wenn Daten aus ejner der an die Leitungen 86 und 87 (DATA bzw, DATA) angeschlossenen Speicherzellen

ausgelesen werden, fällt das Potential an einer der Datenleitungen 86 und 87 entsprechend den ausgelesenen Daten ab. Wenn beispielsweise das Potential der Datcnleitung 87 abfällt, wird der Kondensator des Flip-Flop-Ausgangs 94 über den Transistor 98 entladen.

Danach geht das Taktsignal <I>_} zum Sperren der Transistoren 96 und 98 auf den hohen Pegel (Vdd) über. Hierauf nimmt das Taktsignal Φ₂ den hohen Pegel (Vdd) ein, wodurch der Transistor 92 durchgeschaltet wird.

Infolgedessen wird der Kondensator des Flip-Flop-Ausgangs 94 über die Transistoren 91 und 92 auf den niedrigen Pegel (Vss) entladen, so daß das Source-Potential des Transistors 97 abfällt und letzterer somit durchgeschaltet wird. Hierdurch wird die DATA-Leitung 87 durch die Transistoren 97,91 und 92 schnell auf •clen Pegel Vss herabgeführt. Da der Flip-Flop-Ausgang ;93 praktisch auf dem Pegel Von gehalten wird, ist der Transistor 95 gesperrt. Das Potential der Datenleitung -86:bleibt daher auf VW Da die Datenleitung 86 auf Vpp ^gehaltenwi.rdrund.jdieiPATA-Leitung 87 aufgrund der Arbeitsweise,des|Meßyerstärkers auf Yss verringert ist, Karin die herausgegriffene "Speicherzelle erneuert werden. Die Datenleiturigeii 86 und 87 sind^ mit einer geeignetenÄusgängspufferschaltung-verbunden, um die

ίο

ausgelesenen Daten an eine diese Daten benutzende bzw. auswertende Schaltung zu liefern.
"' Obgleich der vorstehend beschriebene Abtast- bzw. Meßverstärker so ausgelegt ist. daß die Datenauslesezeit verkürzt wird, kann die Arbeitsgeschwindigkeit erhöht werden, weil das Substratpotential der n-Kanaltransistoren 90, 91, 92, 95 und 97 im Betrieb auf dem Potential K₁* gehalten wird. Auf diese Weise kann die Datenauslesezeit weiter verkürzt werden.
« Obgleich die Erfindung vorstehend in Verbindung mit ^der Verwendung, eines, n-Jvp-Siliziumsubstrats beschrieben ist, kann auch ein^,^Siliziurrisübstrat angewandt werden^iri'diesetn^all wird daS/P^tential V,,,/,an die im Substrat ausgebildeten n-Sehkeh angekoppelt.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Halbleiterspeichervorrichtung in Form einer Speicherzellenanordnung, die auf einem Halbleitersubstrat ausgebildet ist und wobei jede Speicherzelle aus komplementären MOS-Transistoren gebildet ist, und die erste und zweite im Halbleitersubstrat ausgebildete Senken eines zweiten Leitfähigkeitstyps mit darin vorgesehenen Source- und Drain-Zo- w des ersten Leitfähigkeitstyps zur Bildung von pn-Ubergängen aufweist, wobei die ersten Senken die Source und Drain-Zonen von Speichenrad" iren und die zweiten Senken die Sourcf nd Drain-Zonen von Transistoren der peripheren Schaltkreise enthalten und wobei das Halbleitersubstrat ein erstes Betriebspotential, die ersten Senken ein zweites Betriebspotential und die zweiten Senken ein drittes Betriebspo'.ential erhalten, dadurch gekennzeichnet, daß die drei Betriebspotentiale derart ausgewählt sind, daß die Sperrvorspannung der pn-Übergängc in den zweiten Senken (29) größer ist als die Sperrvorspannung der pn-Übergänge in den ersten Senken (22), so daß die Übergangskapazität der zweiten Senken (29) kleiner ist als die Übergangskapazitäi der ersten Senken (22).

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß im Halbleitersubstrat Mittel ausgebildet sind, die auf das Vorhandensein oder Fehlen eines die Speicherzellenwahl angebenden Steuersignals ansprechen, um bei fehlendem Steuersignal das zweite Betriebspotential (V_Ss) an die zweiten Senken (29) anzukoppeln und beim Vorhandensein des Steuersignals ein driiles Potential (V_wi) an die zweiten Senken (29) an/ulcgcn und daniii an den pn-Übergängen der zweiten Senken eine Sperrvorrichtung einzustellen, die höher ist als die durch das zweite Betricbspotentiai bestimmte Sperrvorspannung an den pn-Übergängen.