DE2702830C2 - - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1.

Integrierte Halbleiterspeicherschaltungen, insbesondere solche, die Speicherzellen benutzen, die im wesentlichen einen Speicher­ kondensator und einen Schalter enthalten, haben zu sehr hohen Speicherzellendichten geführt. Eine der einfachsten Schaltungen für sehr kleine Speicherzellen ist in der US-Patentschrift 33 87 286 der Anmelderin beschrieben. Jede dieser Zellen verwen­ det einen Speicherkondensator und einen Feldeffekttransistor, der selektiv den Kondensator mit einer Bit/Abfühlleitung ver­ bindet. Aus den beiden US-Patentschriften 38 11 076 und 38 41 926 der Anmelderin ist eine nur einen Feldeffekttransistor enthaltende Speicherzelle der oben beschriebenen Art bekannt, bei der die geringe Größe dadurch erzielt wird, daß man zur Bildung eines Speicherkondensators auf der Oberfläche des Halbleitersubstrats eine von diesem durch eine dielektrische Schicht getrennte do­ tierte polykristalline Siliziumschicht benutzt. Aus diesen beiden Patentschriften ist außerdem ein Verfahren bekannt, bei dem wirkungsvoll von isolierenden Doppelschichten aus Siliziumdioxid und Siliziumnitrid Gebrauch gemacht wird.

In der prioritätsälteren deutschen Patentanmeldung P 26 21 136.9 ist eine Speicheranordnung mit kleinen Speicherzellen unter Verwendung von Speicherkondensatoren und bi­ polaren Transistoren beschrieben. In dieser wort­ organisierten Anordnung ist jeder Speicherkondensator jeder dieser Zellen mit einer Klemme an einer getrenn­ ten Bit/Abfühlleitung angeschlossen, während ausge­ wählte, ein Wort bildende Zellen gleichzeitig dadurch angesteuert werden, daß ein Wortimpuls benutzt wird, der an der anderen Klemme der Speicherkondensatoren dieses Worts eingekoppelt wird. Dadurch, daß die anderen Klemmen aller Speicherkondensatoren eines bestimmten Wortes gleichzeitig angesteuert werden, ist eine Isolation zwischen den Zellen eines Wortes nicht erforderlich.

In einem in IBM Technical Disclosure Bulletin, Band 18, Nr. 3, vom August 1975, auf Seiten 786 und 787, erschienen Aufsatz mit dem Titel "Semiconductor Storage Circuit Utilizing Two Device Memory Cells" und in der US-Patentschrift 37 71 148 vom 31. März 1972 ist die Verwendung eines Paares von Kondensatoren für die Speicherung von komplementären Signalen in einer einzigen Zelle beschrieben.

Die beiden Kondensatoren sind dabei über Transistoren jeweils an eine Bitleitung gekoppelt. Durch diese Maßnahme wird eine symmetrische Zelle erreicht. Die Bitleitungen sind mit einem als Differentialverstärker ausgeführten Leseverstärker verbunden, der das zwischen den Bitleitungen erzeugte Differentialpoten­ tial wahrnehmen kann. Außerdem ist noch eine Nachlade­ schaltung vorhanden, die die Bitleitungen periodisch nachlädt. Obwohl hier bereits eine Zelle gezeigt ist, die die Verwendung eines Paares von Kondensatoren zur Speicherung von komplementären Signalen aufweist, hat diese Lösung den Nachteil, daß sie sich noch nicht in dem gewünschten Maße integrieren läßt, da die beiden Kondensatoren und die beiden Transistoren getrennt angeordnet werden müssen, um ein relativ störfreies Speichern und Lesen zu ermöglichen. Es ist deshalb wünschenswert, diese Zelle sowohl hinsichtlich des Flächenbedarfs als auch des zur Verfügung stehenden Lesesignals wesentlich zu verbessern, um eine höhere Integrationsdichte und Lesegeschwindigkeit zu er­ reichen. Außerdem ist aus "Electronic Engineering", November 1975, Band 47, Heft 573, Seiten 41-46 bekannt, ladungsgekopppelte Elemente in einem Halb­ leiterspeicher einzusetzen. Hierbei wird abhängig von der Amplitude einer Spannung, die an eine Steuerelektrode angelegt wird, die Tiefe der Ver­ armungszone ausgebildet. Die eigentliche Speicher­ kapazität wird dabei durch eine Elektrode zusammen mit der Verarmungszone und einer Oxid-Isolierschicht gebildet. Obwohl hier bereits gezeigt ist, daß sich abhängig von der Amplitude einer Spannung, die an eine Steuerelektrode angelegt wird, die Tiefe einer Ver­ armungszone entsprechend ausbildet, ist eine solche ladungsgekoppelte Speicheranordnung nicht auf einen aus Feldeffekttransistoren aufgebauten XY-adressier­ baren Lese-/Schreibmatrixspeicher anzuwenden, da derartige ladungsgekoppelte Elemente wesentlich zu langsam sind. Eine Ladungskopplung bei einem der­ artigen Matrixspeicher ist nicht möglich. Eine Über­ tragung der Merkmale eines ladungsgekoppelten Speichers auf einen Matrixspeicher, der aus einzelnen diskreten Zellen aufgebaut ist, die einzeln ansteuer­ bar sind, ist deshalb auch nicht ohne weiteres möglich.

Aufgabe der Erfindung ist es somit, einen weiter verbesserten Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1 mit einer Speicherzelle mit sehr kleinem Flächen­ bedarf und höherer Geschwindigkeit zu schaffen, die ein Paar Speicherkondensatoren und vereinfachte Schaltmittel enthält. Dabei sollen neben höherer Schaltungsdichte auch noch kräftigere Signale abgegeben werden.

Die Lösung der Aufgabe besteht im Kennzeichen des Patentanspruchs 1.

Eine Ausgestaltung der vorliegenden Erfindung ist im Kennzeichen des Patentanspruchs 2 dargelegt.

Dadurch, daß komplementäre Spannungsimpulse auf den Bitleitungen im Halbleitersubstrat Verarmungszonen bilden, deren Tiefe von der Amplitude der an den jeweiligen Leitungen angelegten Spannungen abhängt und dadurch, daß die Bitleitungen Verarmungszonen und zwei Isolationsschichten die einer Bitleitung zugeordneten Speicherkapazitäten bilden, ist ein völlig neuartiger Aufbau eines Speichers geschaffen worden, der sich durch eine hohe Integrationsdichte auszeichnet und außerdem noch durch ein hohes störungsfreies Aus­ lesesignal je Zelle. Durch diese Maßnahme ist ein schnelles sauberes Auslesen des Speichers und auch ein sehr schnelles Einschreiben möglich, ohne daß die Peripherieschaltkreise für den Matrixspeicher schaltungstechnisch besonders aufwendig aufgebaut werden müssen. Dies bedeutet eine weitere Platzeinsparung und Vermeidung von komplizierten Zeitverschachtelungen der einzelnen Steuerimpulse in den zugehörigen Peripherieschaltkreisen.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen im einzelnen beschrieben.

In den Zeichnungen zeigt

Fig. 1A eine Draufsicht auf eine Ausführungs­ form eines Halbleiterspeichers gemäß der Erfindung;

Fig. 1B eine Schnittansicht längs der Linie 1B-1B in Fig. 1A,

Fig. 1C eine Schnittansicht längs der Line 1C-1C in Fig. 1A,

Fig. 2 eine Folge von schematischen Darstellungen zur Erläuterung des Einströmens von Ladungsträgern in Verarmungszonen zu verschiedenen Zeitpunkten und

Fig. 3 ein Impulsdiagramm zur Darstellung der Arbeits­ weise des Halbleiterspeichers gemäß der Erfin­ dung.

Beschreibung der bevorzugten Auführungsformen

In Fig. 1A, 1B und 1C ist die Spei­ cheranordnung im einzelnen gezeigt und besteht aus einem Halb­ leitersubstrat 10, in dem Diffusionszonen 12 und 14 vorgesehen sind. Das Substrat 10 kann dabei p-leitend sein, während die Diffusionszonen 12 und 14 n⁺-leitend sein können. Über Anschlüsse 16 und 18 sind Impulsquellen 15 und 17 an den Diffusionszonen 12 bzw. 14 zur Erzeugung von Ladungsträgerimpulsen angeschlossen. Die Impulsquellen 15 und 17 können dabei einfach Gleichspannungs­ quellen ausreichender Spannung sein. Aus dickem Oxid bestehende Streifen 19, die auch eingelassen sein können, isolieren die Wort­ leitungen W 1 und W 2 voneinander. Auf der Oberfläche des Halb­ leitersubstrates 10 ist zwischen den dicken Oxidstreifen 19 eine erste Isolationsschicht 20 vorgesehen, die vorzugsweise aus Siliziumdioxid besteht. Eine zweite, vorzugsweise aus Silizium­ nitrid bestehende Isolierschicht 22 wird über der ersten Iso­ lierschicht 20 und über den aus dicken Oxidschichten bestehenden Streifen 19 angebracht. Die Dicke der Siliziumdioxidschicht 20 kann beispielsweise 500 Å betragen, und die Dicke der Silizium­ nitridschicht 22 kann beispielsweise bei 200 Å liegen. Eine Anzahl von Leitungen 24, 26, 28, 30 sind auf den isolierenden Schichten 20 und 22 zwischen den Diffusionszonen 12 und 14 zueinander parallel angeordnet. Die Leitungen 24, 26, 28 und 30 bestehen vorzugsweise aus dotiertem polykristallinem Silizium und sind von aus oxidiertem polykristallinem Silizium bestehenden Isolierschichten 32, 34, 36 bzw. 38 überzogen. Metallische Leitungen 40 und 41 sind in einer zur Richtung der Leitungen 24, 26, 28 und 30 orthogonalen Richtung über diesen Leitungs­ zügen angeordnet. Dabei sind die Leitungszüge und die metalli­ schen Leitungen durch die Isolierschichten 32, 34, 36 und 38 voneinander isoliert. Die Leitungen 24, 26, 28 und 30 sind Teile der Bit/Abfühlleitungen B 1 L, B 1 R, B 2 L und B 2 R. Die Bit/Ab­ fühlleitungen B 1 L und B 1 R sind an einer komplementären Bit­ treiberstufe 43 und an einem Differential-Abfühlverstärker 45 angeschlossen, während die Bit/Abfühlleitungen B 2 L und B 2 R mit einer komplementären Bittreiberstufe 47 und einem Differential- Abfühlverstärker 49 verbunden sind. Die metallischen Leitungen 40 und 41 sind Teile der Wortleitungen W 1 und W 2 und sind an einer Worttreiberstufe 51 angeschlossen, die die notwendigen Wortimpulse für die Wortleitungen W 1 und W 2 liefert. Die Bit­ treiberstufen 43 und 47 enthalten die notwendigen Bittreiber zur Erzeugung von komplementären Spannungsimpulsen auf den Bit/ Abfühlleitungen B 1 L und B 1 R sowie B 2 L und B 2 R und können außer­ dem für diese Leitungen die gewünschten Vorspannungen liefern.

Die an den Bit/Abfühlleitungen angelegten komplementären Span­ nungsimpulse erzeugen im Halbleitersubstrat 10, wie dies in Fig. 1B durch gestrichelte Linien angezeigt ist, Verarmungs­ zonen 42, 44, 46 und 48. Die Tiefe jeder dieser Verarmungszonen hängt dabei von der Amplitude der an den jeweilgen Leitungen 24, 26, 28 und 30 angelegten Spannungen ab. Diese Leitungen 24, 26, 28 und 30 bilden zusammen mit den Verarmungszonen und den zwei Isolationsschichten 20 und 22 die Speicherkapazitäten 50, 52, 54 und 56 der Wortleitung W 1, die durch die Leitung 40 gebildet ist. In gleicher Weise ist die Wortleitung W 2 Speicher­ kapazitäten, die ähnlich aufgebaut sind wie die Speicherkapa­ zitäten 50, 52, 54 und 56, zugeordnet. Die der Wortleitung W 2 zugeordneten Speicherkapazitäten sind an den Schnittpunkten der Leitungen 24, 26, 28 und 30 mit der Leitung 41 angeordnet. Man sieht aus Fig. 1B, daß die den Speicherkapazitäten 50 und 56 zugeordneten Verarmungszonen 42 und 48 tiefer sind, als die Verarmungszonen 44 und 46, die den Kapazitäten 52 bzw. 54 zu­ geordnet sind. Es sei darauf hingewiesen, daß den tieferen Ver­ armungszonen 42 und 48, die auch als Potentialquellen bezeichnet werden können, jeweils flachere Potentialquellen oder Verarmungs­ zonen 44 bzw. 46 benachbart sind. Die tiefe Verarmungszone 42 und die flachere Verarmungszone 44 sind dem Bitleitungspaar B 1 L bzw. B 1 R zugeordnet, die zum Einschreiben von Information und zum Lesen von Information aus den Speicherkapazitäten 50, 52 dienen, die eine erste Zelle 53 der Wortleitung W 1 bilden. Eine zweite Zelle 55 der Wortleitung 1 weist die Speicherkapazitäten 54 und 56 auf. Selbstverständlich würde die Wortleitung 1 weitere Zellen aufweisen, die der Klarheit halber jedoch nicht gezeigt sind. Im vorliegenden Fall sei angenommen, daß dann, wenn kom­ plementäre Spannungsimpulse aus der Bit/Abfühlleitung B 1 L und B 1 R eine tiefe Verarmungszone 42 an der Kapazität 50 und eine flachere Verarmungszone 44 an der Kapazität 52 bilden, in der Speicherzelle 53 als Informationsbit eine 1 eingespeichert ist, und daß dann, wenn an der Kapazität 52 eine tiefere Potential­ quelle und an der Kapazität 50 eine flache Potentialquelle erzeugt wird, in der Zelle 53 als Informationsbit eine 0 einge­ speichert ist. Wie bei der Zelle 55 bemerkt, wird dann ein In­ formationsbit 0 als eingespeichert angesehen, wenn die tiefe Verarmungszone oder Potentialquelle der rechten Bit/Abfühllei­ tung B 2 R und die flachere Potentialquelle oder Verarmungszone der linken Bitleitung B 2 L zugeordnet ist.

Für die Einspeicherung von Information in den Kapazitäten 50, 52, 54 und 56 ist es erforderlich, aus den Diffusionszonen 12 und 14 Ladungsträger in die Potentialquellen dieser Kapazitäten einzuführen. Zum Einführen von Ladungsträgern in die Verarmungszonen 42, 44, 46 und 48 wird selektiv zwischen den Diffusionszonen 12 und 14 und jeder der Verarmungszonen 42, 44, 46 und 48 ein leitender Strompfad hergestellt. Dieser Strompfad wird dadurch gebildet, daß auf der Oberfläche des Halbleitersub­ strats 10 zwischen den Diffusionszonen 12 und 14 bzw. den Ver­ armungszonen 42 und 48 sowie zwischen den Verarmungszonen 42 und 44, 44, 46 und 48 zusätzliche Verarmungszonen 58 gebildet werden. Diese Verarmungszonen 58, die in Fig. 1B deutlich zu erkennen sind, werden durch einen Wortimpuls mit positiver Pola­ rität erzeugt, der von der Worttreiberstufe 51 an die Wortlei­ tung W 1 angelegt wird. Die Ladungsträger fließen dann von den Diffusionszonen 12 und 14 durch die Verarmungszonen 58 nach den Potentialquellen, die anfänglich auf einem positiven Poten­ tial liegen, als das an den Klemmen 16 und 18 liegende Potential und bilden eine Inversionsschicht an der Oberfläche des Substrats 10. Sobald die Verarmungszonen 42, 44, 46 und 48 mit Ladungs­ trägern aufgefüllt sind, wird der Wortimpuls beendet und die Verarmungszonen 42, 44, 46 und 48, die nunmehr Inversionsschichten für die Inversionsspeicherkapazitäten 50, 52, 54 und 56 bilden, werden von den Ladungsträgerquellen 12 und 14 und gegeneinander isoliert. Die auf den Bitleitungen B 1 L und B 1 R und B 2 L und B 2 R liegenden, Binärinformationen darstellenden Spannungen werden nun impulsmäßig auf das Ruhepotential zurückgeführt, nachdem der Wortleitungsimpuls beendet ist, so daß zwei unterschiedlich große Ladungen in den Potentialquellen verbleiben, die die ge­ speicherten Informationsbits darstellen. Wenn die gespeicherte Information aus den Kapazitäten 50, 52, 54 und 56 ausgelesen werden soll, dann werden die Bittreiberstufen von den Bitleitun­ gen B 1 L, B 1 R und B 2 L und B 2 R abgetrennt, während die Differen­ tial-Abfühlverstärker 45 und 49 zwischen den Bit/Abfühlleitungs­ paaren B 1 L und B 1 R und B 2 L und B 2 R angeschlossen werden.

In Fig. 2 ist eine Reihe von schematischen Diagrammen zur Dar­ stellung des Ladungsträgerflusses von den impulsmäßig betriebenen Ladungsquellen 15 und 17 zu verschiedenen Zeitpunkten darge­ stellt, die in dem Impulsdiagramm der Fig. 3 angegeben sind, und wie sie beim Betrieb einer Speicheranordnung eingesetzt werden. Wie man aus dem Impulsdiagramm der Fig. 3 erkennt, liefern die Impulsquellen 15 und 17 einen Ladungsträger­ injektionsimpuls, der normalerweise bei +8,0 V liegt, zu vorbe­ stimmten Zeitpunkten jedoch auf 0 V abgesenkt wird. Das Substrat 10 ist vorzugsweise auf -3,0 V vorgespannt. Der selektiv an die Wortleitung W 1 und die Wortleitung W 2 angelegte Wortimpuls schwankt zwischen -0,2 und +4,5 V und jede der zum Einschreiben von In­ formation in die Zellen verwendeten Bitleitungen hat ein Ruhepo­ tential von +8,5 V. Zum Einspeichern eines Informationsbits 1 in Zelle 53 wird auf der Bit/Abfühlleitung B 1 L eine Spannung von +8,5 V aufrechterhalten, und an die Bit/Abfühlleitung B 1 R wird eine Spannung von +4,5 V angelegt, wodurch die Potentialquellen 42 bzw. 44 gebildet werden. Anschließend wird aus den Impuls­ quellen 15 und 17 eine Ladung in die Potentialquellen eingeführt. Wenn Information aus der Zelle 53 ausgelesen werden soll, dann tritt auf derjenigen Bit/Abfühlleitung, bei der eine kleinere Ladung eingespeichert ist, ein relativ starkes positives Signal auf, während an der Bit/Abfühlleitung, bei der eine größere Ladung eingespeichert ist, ein Signal auftritt, dessen Amplitude praktisch 0 ist. Zum Einspeichern eines Informations­ bit 0 in Zelle 53 wird die Größe der Potentialquellen 42 und 44 umgekehrt, so daß die Potentialquellen so aussehen wie in Zelle 55, wo die rechte Potentialquelle tiefer ist als die linke Poten­ tialquelle. In dem Differential-Abfühlverstärker 45 ist die Polarität des beim Auslesen eines Informationsbits 0 erzeugten Signals der Polarität des beim Auslesen eines Informationsbits 1 erzeugten Signals entgegengesetzt.

Man sieht beispielsweise aus Fig. 2 und 3, daß zum Zeitpunkt t 1, wenn ein 1-Bit über die Bit/Abfühlleitungen B 1 L und B 1 R eingeschrieben wird, die Bitimpulsspannung aus der komplementären Bittreiberstufe 43 auf +4,5 V für die Bit/Abfühlleitung B 1 R ab­ nimmt, während B 1 L auf 8,5 V bleibt, wobei der Ladungsinjektions­ impuls auf +8 V liegt, so daß dadurch verhindert wird, daß die Impulsquellen 15 und 17 eine Ladung an das Substrat 10 abgeben. Außerdem wird der Wortimpuls, der bei -2,0 V liegt, keine Ver­ armungszone 58 erzeugen. Wie man demgemäß bei t 1 in Fig. 2 er­ kennt, sind die Verarmungszonen 42, 44, 46 und 48 in dem Substrat 10 gebildet, jedoch haben die Impulsquellen 15 und 17 keine Ladungsträger an diese Verarmungszonen abgegeben. Zum Zeitpunkt t 2 wird der Ladungsträgerinjektionsimpuls auf 0 V abgesenkt und liefert damit eine große Menge Ladungsträger, die dann sofort in die Potentialquellen 42, 44, 46 und 48 eintströmen, sobald der Wortimpuls auf +4,5 V angehoben wird, wodurch die Potential­ quellen 58 gebildet werden. Die Potentialquellen 58 stellen da­ bei eine leitende Verbindung zwischen den Impulsquellen 15 und 17 und den Potentialquellen 42, 44, 46 und 48 dar. Durch Absenkung der Spannung der Impulsquelle auf 0 V wird eine starke Über­ steuerung erzeugt, so daß die Potentialquellen 42, 44, 46 und 48, wie dies in Fig. 2 bei t 2 angezeigt ist, rasch mit Ladungsträgern aufgefüllt werden. Zum Zeitpunkt t 3 nach Auffüllen der Potential­ quellen mit Ladungsträgern wird der Ladungsträgerinjektionsim­ puls wieder auf +8 V angehoben, wodurch die Impulsquellen 15 und 17 nunmehr als Drainzonen wirken und alle über dem durch die Verarmungszonen 58 erzeugten Sperrpegel liegenden Ladungsträger in den Verarmungszonen 42, 44, 46 und 48 anziehen, wie dies bei t 3 in Fig. 2 gezeigt ist. Nachdem alle überschüssigen La­ dungsträger durch die Impulsquellen 15 und 17 abgezogen sind, wird die Spannung des Wortimpulses auf -2,0 V abgesenkt, so daß dadurch die in den Verarmungszonen oder Ladungsquellen 42, 44, 46 und 48 verbliebenen Ladungsträger dort sicher festgehalten werden. Man kann bei t 3 in Fig. 2 erkennen, daß zu diesem Zeit­ punkt in den Potentialquellen 44 und 46 höchstens noch eine sehr kleine Restladung verbleibt, da diese Potentialquellen praktisch auf dem gleichen Potential liegen wie die Potential­ quellen 58, die beide durch die an der doppelten Isolations­ schicht 20, 22 angelegten +4,5 V erzeugt werden. Ferner sind die Verarmungszonen 42, 44, 46 und 48 nun getrennt und die Bitimpulsspannung ist wieder auf dem Ruhepoten­ tial von +8,5 V angekommen, so daß, wie bei t 4 in Fig. 2 gezeigt, relativ große Ladungen in den Verarmungszonen 42 und 48 liegen, während in den Verarmungszonen 44 und 46 eine sehr kleine oder praktisch keine Ladung gespeichert ist. Man erkennt aus Fig. 3, daß dann, wenn ein Informationsbit 1 in die Zelle eingeschrieben werden soll, die an der Bit/Abfühlleitung auf der linken Seite der Zelle angelegte Bitimpulsspannung einfach auf dem Ruhepoten­ tial von +8,5 V bleibt, während die über die Bit/Abfühlleitung auf der rechten Seite der Zelle zugeführte Bitimpulsspannung auf +4,5 V abgesenkt wird. Während einer Leseoperation ist die Bit­ impulsspannung auf allen Bitleitungen frei vom Ruhepotential von +8,5 V, und die Leitungen sind an den Differential-Abfühlverstär­ kern 45 und 49 angeschlossen und der Ladungsträgerinjektionsimpuls und der Wortimpuls treten, wie dies in Fig. 3 angedeutet, während der Zeiten t 1 bis t 4 auf, wobei das vom Differential-Abfühlver­ stärker 45 erzeugte Signal für ein Informationsbit 1 einen relativ großen positiven Impuls und, wie in Fig. 3 gezeigt, für ein Infor­ mationsbit 0, wie es z. B. in der Zelle 55 eingespeichert ist, einen relativ großen negativen Impuls anzeigt.

Es sei darauf verwiesen, daß dann, wenn nur ein einziger Speicher­ kondensator, wie z. B. der Kondensator 50 zur Speicherung von Information benutzt wird, im Abfühlverstärker eine Bezugsspannung benutzt wird, deren Wert oder Größe angenähert in der Mitte zwischen den beiden möglichen Speichersignalwerten liegt. In einem Abfühlverstärker, der beispielsweise eine bistabile Kipp­ schaltung verwendet, würde man einem Eingang der Schaltung eine Bezugsspannung von +1,5 V zuführen, während an dem anderen Eingang ein Speichersignal von +3,0 V oder 0 V angelegt würde, je nach der einzuspeichernden Information. Man sieht, daß in einem Fall das Differentialsignal eine positive Polarität und im anderen Fall eine negative Polarität aufweist. In jedem Fall beträgt die Absolutdifferenz zwischen den den Eingängen der Schaltung zugeführten Spannungen nur die Hälfte der Differenz zwischen den beiden Speicher- oder Bitsignalen 0 und +3 V. Ver­ wendet man zwei Kapazitäten oder Knotenpunkte für eine Zelle, dann wird die Spannung der einen Kapazität dem einen Eingang des Abfühlverstärkers und die Spannung von der anderen Kapazität dem anderen Eingang des Abfühlverstärkers zugeführt. Bei dieser Anordnung wird dann, wenn von der einen Kapazität ein Signal von +3 V und von der anderen Kapazität ein Signal von 0 V abge­ leitet wird, eine absolute Spannungsdifferenz von 3 V den beiden Eingängen des Abfühlverstärkers zugeführt. Dieses stärkere Signal ist bei vielen Speicheranwendungen brauchbar. Außerdem ist dieser Aufbau symmetrisch und damit weniger empfindlich gegen Störungen und Toleranzen.

Obgleich bisher das Leseverfahren beschrieben wurde, so sollte doch einleuchten, daß andere Leseanordnungen ebenfalls benutzt werden können. Beispielsweise könnte man beide Leitungen eines Paares von Bit/Abfühlleitungen auf einen dazwischenliegenden Spannungspegel legen, worauf die Leitungen ohne feste Spannung gelassen und ein Wortimpuls an die Wortleitung angelegt wird, so daß ein teilweiser Ladungsaustausch zwischen den beiden Poten­ tialquellen der Zelle stattfindet.

Ferner sei darauf verwiesen, daß die Information in komplementärer Form abgespeichert wird und daß daher eine gleichgroße Anzahl im wesentlichen leerer Potentialquellen vorhanden ist, wie z. B. die Potentialquellen 44 und 46 sowie im wesentlichen mit Ladungsträgern gefüllte Potentialquellen wie 42 und 48. Wenn daher in einer Zelle ein Informationsbit durch ein anderes Informationsbit ersetzt werden soll, wenn beispielweise eine 0 eine 1 ersetzen soll, dann werden die in einer der beiden Potentialquellen liegenden Ladungen oder Ladungsträger einfach nach der anderen Ladungsträgerquelle überführt, und die Ladungs­ trägerquelle muß nur durch die Leckströme verlorengegangenen Ladungen ersetzen. Mit einer derartigen Anordnung läßt sich neue Information in den Zellen sehr rasch einspeichern. Bei solchen Anordnungen sollte man jedoch zwischen der Anordnung von Speicherzellen und den Ladungsträgerquellen isolierende Torschaltungen vorsehen.

Wird eine Gleichstrom-Ladungsträgerquelle benutzt, dann sollte die an den Diffusionszonen 12 und 14 angelegte Gleichspannung angenähert 1 V unterhalb der Sperrspannung liegen. Eine derartige Ladungsträgerquelle kann damit automatisch die Ladungsträger­ verluste durch Leckströme ausgleichen.

Selbstverständlich sollte klar sein, daß bei einer Verwendung von dynamischen Zellen in einem Halbleiterspeicher gemäß der Er­ findung der Speicherinhalt dieser Zellen innerhalb vorbestimmter Zeitintervalle regeneriert werden muß, damit die eingespeicherte Information nicht verloren geht. Dafür können an sich bekannte Regenerierverfahren eingesetzt werden.

Claims (2)

1. Halbleiterspeicher mit an Kreuzungspunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen mit jeweils einem Paar Kapazi­ täten, wobei die Bitleitungen mit komplementären Bittreiberstufen und Differentialabfühlver­ stärkern verbunden sind, dadurch gekennzeichnet, daß die Kapazitäten als Inversionskapazitäten ausgeführt sind, daß komplementäre Spannungs­ impulse auf den Bitleitungen im Halbleitersub­ strat (10) Verarmungszonen (42, 44, 46 und 48) bilden, deren Tiefe von der Amplitude der an den jeweiligen Bitleitungen (24, 26, 28, 30) angelegten Spannungen abhängt, daß die Bitleitungen (24, 26, 28 und 30) zusammen mit den Verarmungszonen (42, 44, 46 und 48) und zwei Isolationsschichten (20 und 22) die einer Wortleitung (z. B. W 1) zugeord­ neten Speicherkapazitäten (50, 52, 54 und 56) bilden.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß mit den Wortleitungen (W 1, W 2) verbundene Schaltmittel (51) vorgesehen sind, über die Bezugspotentialquellen (15, 17) an die Inversionsschichten ankoppelbar sind.