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VERFAHREN ZUR AUTOMATISCHEN
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VERDRAHTUNGSPRÜFUNG Sperry-Rand GmbH in Frankfurt am Main Die Erfindung
betrifft ein Verfahren mit einem binären Logik- oder Verdrahtungs-Testgerät, zur
seriellen Zustandsabfrage der jeweils noch nicht aktiviert gewesenen Anschlüsse
eines Prüflings, dessen Anschlüsse einzeln nacheinander aktiviert werden.
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Bei bekannten Verfahren, etwa mit dem Siemens-Verdrahtungspriifautomaten
VD 30, dessen Betriebsanleitung zur Erläuterung des Standes der Technik beigefügt
ist, wird so vorgegangen, daß während jeder Aktivierlmg eines Anschlusses die noch
nicht aktiviert gewesenen Anschlüsse des Prüflings nacheinander auf das Vorhandensein
oder Fehlen eines Signals (Durchgang oder Isolation, bzw. Hoch oder Tief) abgetastet
und die BIeßergebnisse protokolliert werden. Insbesondere zur Überprüfung eines
Moduls, der Tausende von Anschlüssen haben kann, ist dieses Prüfverfahren in der
rationellen Massenfertigung zu zeitaufwendig.
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Das erfindungsgemäße Verfahren verwirklicht die automatische Logik-
oder Verdrahtungsprüfung des gleichen Prüflings, wobei Testzeitverkürzungen auf
weniger als ein Prozent der mit dem bekannten Verfahren benötigten Zeiten möglich
sind, dadurch, daß nach jeder Aktivierung alle jeweils zu erfassenden Anschlüsse
gleichzeitig abgetastet werden, wobei die Fehlanzeigen unterdrückt
und
die Signalanzeigen in einer vorgegebenen Reihenfolge binär codiert und gespeichert
werden, indem durch jede Codierung die vorher blockiert gewesene Codierung der nächsten
Signalanzeige freigegeben und durch die letzte Sodierung der nächste Aktivierungsschritt
eingeleitet werden, bis zur Abarbeitung aller zu aktivierenden Anschlüsse.
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Die Erfindung möge anhand der nachfolgenden Beschreibung und des zugehörigen
zeichnerischen Ausführungsheispiels weiter erläntert werden.
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1. Zweck des Direk-Melde-Verfahrens Der Zweck des Verfahrens liegt
darin, Testgeraete die auf serieller Abfrage bestimmter Zustände, wie logisch "HOCH"
oder "TIEF", sowie "Verbindung vorhanden" oder "keine Verbindung", basieren, durch
nach diesem Verfahren arbeitende zu ersetzen.
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Der Einsatz von Testgeräten die nach den Direkt-Melde-Verfahren arbeiten,
führt zu einer drastischen Zeitersparnis die besonders bei Verdrahtungs-Testgeräten
für die Computer industrie zu erheblichen Kostensenkungen im Bereich der Testabteilungen
führen können. Eine grobe Abschätzung der Zeitersparnis für ein mit 10 000 Anschlüssen
versehenes Module ist unter Punkt 3 aufgeführt und es ist erkennbar, daß Testzeitverkürzungen
auf weniger als 1 % der bisher benötigten Zeiten möglich sind.
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2. Prinzip des Direkt-Melde-Verfahrens Logik- oder Verdrahtungs-
Testgeräte arbeiten nach einem zweifach seriellen Prinzip. Die erste serielle Aktivität
liegt in der Aktivierung eines Jeden Anschlusses, wonach jeweils die zweite Aktivität,
die Abfrage aller übrigen Anschlüsse, oder zumindest aller noch nicht vorher aktivierten
Anschlüsse, folgt.
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Die für die Abfrage eines Systems mit n Anschlüssen benötigten Anschaltungen
sind, wenn y deren Anzahl angibt,mit y = n-1 (2.1) gegeben. Diese Zahl kann durch
Anwendung von rechnergesteuerten Systemen reduziert werden, jedoch erhöht sich dadurch
die Anschaltschrittzeit t1 oft beträchtlich.
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Die zweite serielle Aktivität3 die Abfrage eines jeden einzelnen Anschlusses
auf eine Zustandsänderung, ergibt sich, wenn wieder n als die Anzahl der Anschlüsse
gilt, zu z = O,5n(n-1) (2.2).
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Die Gesamtzeit t>die ein solches Verfahren zum vollständigen Testen
eines Logik- oder Verdrahtungsmodules benötigt ist in Gleichung (2.3) angegeben.
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t = t1y + t2z (2.3) Nach Substitution von y und z aus vorherigen
Gleichungen folgt dann die quadratische Gleichung (2.3.1).
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t = 0,5t2n² + (t1 - 0,5t2)n - t1 (2.3.1) Dabei ist t1 die Anschaltzeit,
d. h. die Zeit, die vom Zeitpunkt einer Eingangsaktivierung bis zum Ausklang von
Einschwingvorgängen vergeht, und t2 die Schrittzeit zwischen zwei Abfragen ( zweite
serielle Aktivität ).
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Das Direkt-Melde-Verfahren verwendet die erste serielle Aktivität
wie herkömmliche Tester auch. Die zweite serielle Aktivität wird umgangen durch
eine direkte Rückmeldung von aktivierten Ausgängen. Sind keine Ausgänge aktiviert.
so wird je nach Einsatzart nur der aktivierte Eingang gemeldet, oder bei Eingangsaktivierungs-Unterdrückung
erfolgt keine Meldung und der nächste Eingang kann beschaltet werden. Die Rückmeldung
eines
aktivierten Ausganges erfolgt durch eine Kennung, die eine
Art von "Adresse" des bestimmten Anschlusses darstellt.
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Bei diesem Verfahren ist die Zahl der Abfragen, die sich nun nur noch
auf das Sammeln der gemeldeten Adressen beschränkt, abhängig von der Zahl der verwendeten
Verknüpfungen in einem Logikbaustein, oder von der Zahl der verbundenen Anschlüsse
in einem Verdrahtungsmodul.
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Um dieses Verfahren rechnerisch zu erfassen, muß eine neue Größe zur
Kennzeichnung der Anzahl der logischen oder wirklichen Verbindungen eingeführt werden,
die hier mit x bezeichnet werden soll. Da sich die erste serielle Aktivität nicht
ändert, folgt für die zweite serielle Aktivität hier die Gleichung (2.4) ohne Anschaltunterdrückung
und die Gleichung (2.5) für Systeme mit Anschaltunterdrückung.
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z = x + n - 1 (2.4) z = x (2.5) Die Zahl z kann durch geeignete Vergleicherschaltungen
die eine Adressenmeldung. die kleiner als die des gerade aktivierten Einganges ist,
unterdrücken, noch um den Faktor 0,5 reduziert werden. Dies alles sind aber nur
noch Nuancen im System, das durch die Gleichungen (2.4) und (2.5) zusammengefaßt
mit (2.1) zu (2.6.1) und (2.6.2) eine lineare Abhängigkeit der Testzeit t von der
Anzahl der Anschlüsse oder Verbindungen aufweist, im Gegensatz zu der quadratischen
Abhängigkeit herkömmlicher Systeme, wie in (2.3.1) gezeigt.
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t = tly + t2z = (t1 + t2 )n + xt2 - t1 -t2 (2.6.1) Obige Gleichung
gilt ohne Anschaltunterdrückung, die nächste mit Unterdrückung.
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t = tly + t2z = (n - 1)ç1 + xt2 (2.6.2) In wirklichen Systemen ist
die Größenordnung von n und x etwa
gleich, sodaß wirdlich von einer
Dinearen Abhängigkeit ge sprechen werden kann.
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Im Folgenden ist ein spezielles Beispiel durchgerechnet, das die Zeitersparnis
augenscheinlich macht.
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Annahmen: t1 = 100µs = 10-4 s t2 = 10 µs = 10-5 s n = 10 000 = 104
x = 20 000 = 2.104 Nach (2.3.1) folgt dann t = 0,5.10-5.104.104s + (10-4 -0,5.10-5)104s
+ 10-4 s und nach Vereinfachen ergibt sich für herkömmliche Systeme t = 500 s .
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Nach (2.6.1) folgt t = (10-4 + 10-5 s + 2.104.10-5s wobei die beiden
letzten Ausdrücke der Gleichung (2.6.1) bereits wegen ihrer unbedeutenden Größe
ignoriert sind. Als Ergebnis folgt dann t = 1,3 s .
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Bei diesem Beispiel ist bereits deutlich zu erkennen, daß für herkömmliche
Systeme eine Verkürzung der Anschaltzeit t1 keine entscheidende Gesamtzeitverkürzung
bewirkt, im Gegensatz zum Direkt-Melde-Verfahren, wo diese Zeit direkt in die Endzeit
t eingeht.
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3. Arbeitsweise des Direkt - Melde - Verrahrens Die Arbeitaweise
des Dirckt-Melde-Verfahrens beroht auf einer im Punkt 3.1 beschriobenen Aufnahmeeinkeit,
die es erlaubt, inaktive Eingänge bzw. Ausgänge innerhalb eines Testsystems zu ignorieren.
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Da das System auf einer Speicherung eines Zustandes des Gesamtsystems
bis zur Abarbeitung aller aktivierten Anschlüsse dieses momentanen Zustandes beruht,
kann aus den Gleichungen (2.6.1) und (2.6.2) die Anschaltzeit t1 noch zusätzlich
überlappt werden, wodurch eine formelmäßig noch nicht erfaßte zusätzliche Einsparung
an Zeit gegeben ist. Aus den folgenden Ausführungen wird das noch klarer werden.
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3. 1. Aufnahmeeinheit Zeichnung 1 zeigt das prinzipielle Grundgerät
des Dierkt-Melde-Verfahrens, die Aufnahmeeinheit. Sie ist hier zur einfacheren Erklärung
der Arbeitsweise nur für 8 Meßpunkte ausgelegt. Eine beliebige Anzahl von Aufnahmooinheiten
kann parallel geschaltet werden, um so den benötigten Gesamtbedarf an Meßpunkten
zu erhalten. Die Arbeitsweise dieser Einheit ist nun an einem angenommenen Beispiel
erläutert.
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Die oberste Reihe von Flip-Elops werden durch das Signal "SETZE FFS
1" in den Zustand gesetzt, der gerade in diesem Moment an den Dateneingängen DEO
bis DE7 ansteht. Diese Dateneingänge sind mit dem zu testenden Modul verbunden.
Die Aufschaltung der Daten auf einen Meßpunkt ist in dieser Zeichnung nicht zu sehen.
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Wenn wir nun annehmen, auf den Dateneingängen DEO, DE2 und DE7 stehen
Daten in Form von logischen Signalen t ("HOCH") an, werden die zugeordneten Flip-Flops
DO, D2 und D7 gesetzt.
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In die sein Moment kann die Anschaltung bereits für den nächsten Meßpunkt
vorbereitet werden, da eine Änderung der Dateneingänge auf den Zustand der Flip-Flops
nach Verschwinden des Signales
"SETZE FFS 1" nicht mehr einwirken
kann.
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Die Ausgänge der Flip-Flops sind Jeweils mit dem logisch positiven
("1") Ausgang auf ein negierendes UND-Glied (UO bis U7) geführt, die negierten ("O")
Ausgänge werden auf alle nächst höheren UND-Glieder geführt; alos das Signal. D0
auf U1 bis U7 D1 auf U2 bis U7, und so wieter. Zusätzlich ist ein Signal "VERH ADR
EIN O" auf alle UND-Glieder geführt über dessen Funktion später gesprochen wird.
Im Moment wird angenommen, dieses Signal sei im "1"-Zustand, wodurch es keinen Einfluß
auf die Funktion der UND-Glieder hat.
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Das Signal "SETZE ADR O" ist anfangs im "1"-Zustand, wodurch es über
einen Inverter das Durchschalten irgend eines der UND-Glieder U0 bis U7 verhindert.
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Nun wird dieses Signal aktiviert, d. h. vom "1" in den "0"- Zustand
gebracht, wodurch die Blockierung der U0 bis U7 aufgehoben wird. Da D0 gesetzt ist,
d. h. sein Ausgang im "1"-Zustand ist, sind an U0 alle Eingangsbedingungen erfüllt
und der Ausgang geht tief, er wechselt in den logischen Zustand "O". Dieser Ausgang
wird nur auf die Rücksetzverknüpfung R0 geführt, deren zweiter Eingang jedoch noch
über den Inverter auf "1" liegt, womit der Ausgang von R0 auch noch keine Änderung
erfährt.
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Sehen wir uns U1 bis U7 an. Sie sind alle mit dem Ausgang D0 verbunden
und ihre Ausgänge sind auf "1"-Pegel, da der negierte Ausgang des Flip-Flops D0
ein Durchschalten verhindert.
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Gleichzeitig sind alle negierten Ausgänge von D0 bis D7 auf die UND-Verknüpfung
DS geführt, deren negierter Ausgang auf das Adressen-Flip-Flop A3 ("STELLEN BIT
0") geführt ist. Der Ausgang der Verknüpfung DS ist über einen Inverter noch an
die Außenwelt geführt und bildet dort das Signal "VERH ADR AUS O".
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Dieses Signal ist im Moment im "0"-Zustand, da nicht alle Eingangsbedingungen
vom UND-Glied DS erfüllt sind. Die Funktion dieses Signals wird später erläutert.
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Da das Signal "SETZE ADR 0" über einen Inverter auf die Adressen-
Flip-Flops
geschaltet ist, werden diese entsprechend den anstehenden Daten gesetzt. Wie erläutert,
wird auf jeden Fall A3 gesetzt, dessen negierter Ausgang als "STELLEN BIT 0" soinit
aktiviert, d. h. im logischen "0"-Zustand ist.
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Die Verknüpfungen V0 bis V2 sind ein binäres Kodeumsetzer, deren drei
Ausgänge im Moment alle im "0"-Zustand sind, wodurch keines der Flip-Flops AO bis
A2 gesetzt werden kann, d. h., die Ausgänge "SETZE BIT 0-0" bis "SETZE BIT 2-0"
sind im logischen Zustand "1".
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Nach einer bestimmten Zeit (s. Zeitdiagramm auf Zeichnung 2) steht
also dem Kontrollsystem eine Adresse zur Verfügung, die hier auf dieser Aufnahmeeinheit
zu Null ist (neg. Logik), deren Stellen Bit aber gesetzt ist. Welche binäre Stelle
diesem Stellen-Bit zukommt, hängt von der Position der Aufnahmeeinheit iä Gesamtsystem
ab. Das Signal "VERH ADR AUS 0" ist für das Gesamt system der Indikator für das
Vorhandensein einer Adresse und dient , auf die anderen Aufnahmeeinheiten geführt(auf
den nächst höheren Eingang "VERH ADR EIN O"), zur Verhinderung des gleichzeitigen
Ansprechens mehrerer Aufnahmeeinkeiten.
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Nun folgt das Signal "SETZE FF ZUR 1". Es wird über den Inverter Il
zu logisch "0" Dadurch wird ein Eingang der 0DERVerknüpfun£ R0 zu "0", der andere
ist bereits über U0 ebenfalls im Zustand "0", wodurch sich der Ausgang von R0 ebenfalls
verändert und das Flip-Flop D0 zurücksetzt.
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Sehen wir uns R1 bis R7 an. Überall ist der Eingang, der von dem zugehörigen
U1 bis U7 kommt, auf logisch "1" und verhindert somit einen Rückstellimpuls für
die Daten-Flip-Flops D1 bis D7.
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Mit einer kurzen Verzögerung zu dem Signal "SETZE FF ZUR 1", das,
wie eben beschrieben, zu logisch "1" 1" wird, folgt Signal "SETZE ADR O" zu 1, d.
h. es wird inaktiv, wodurch für alle UQ bis U7 eine Eingangsbedingung verloren geht.
Die Verschiebung zwischen diesen beiden Signalen hängt von der Zeit ab, die für
die Flip-Flops D0 bis D7 zum Zurücksetzen benötigt wird.
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Aus obigen Erläuterungen gellt hervor, daß'also nur Flip-Flop D0 zurückgesetzt
wird, aber keines der anderen. Damit ist die Übernahme der ersten Adresse beendet,
und durch ein erneutes Aktivieren des Einganges "SETZE ADR O" zu "0" wird der gleiche
Prozess erneut in Gang gesetzt, nur mit dem Unterschied, daß jetzt U2 aktiviert
wird, und über die Adressenkodierung V0 bis V2 die Adresse 2 auf die Adressenleitungen
gegeben wird (in binärer negativer log. Notierung als 101). Das Flip-Flop A3 ist
ebenfalls wieder gesetzt,damit ist erneut in der Gesamtadresse das gleiche Stellen-Bit
vorhanden wie bei der ersten Abfrage.
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Durch das Signal "SETZE FF ZUR 1" wird er R2 diesmal das Daten-Flip-Flop
D2 zurückgesetzt.
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Beim erneuten, dritten Aktivieren von "SETZE ADR O" , wird die Verknüpfung
U7 durchgeschaltet, und damit erhalten alle drei kodierungsverknüpfungen V0 bis
V2 einen Eingang zu "O", wodurch alle drei Adressen-Flip-Flops AO bis A2 zu dem
Stellen-Flip-Flop A3 gesetzt werden. Wir haben also Adresse 7 ( neg. binär als 000
kodiert) auf die allgemeinen Adressenbahnen geschaltet, und das Stellen-Bit wie
gehabt.
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Wird nun zum nächsten Male das Rücksetzsignal "SETZE FF ZUR 1" zu
logisch "1" gesetzt, wird diesmal das letzte Daten-Flip-Flop zurückgesetzt. Mit
dem Löschen von D7 geht auch das Signal "VERH ADR AUS O" in den 1 Zustand und erlaubt
das Durchschalten von U0 bis U7 auf der nächsten Aufnahmeeinheit, falls dort eines
der Daten-Flip-Flops gesetzt sein sollte.
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Ist auf keiner der nachfolgenden Aufnahmeeinheiten ein Daten-Flip-Flop
gesetzt, so ist das am Systemende abgegriffene Signal "VERH ADR AUS 0" ebenfalls
zu logisch "1" geworden und der Abfragezyklus ist beendet.
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Nun kann das Gesamtsystem zur Beschaltung des nächsten Sytemein ganges,
oder falls dies durch Zyklenüberlappung schon geschehen ist, zum Speichern des nächsten
Abfragezustandes schreiten. Dieser neue Zyklus verläuft prinzipiell wie der eben
beschriebene, nur daß es sich um andere Adressen handeln wird, die vom System zurückgemeldet
werden.