DE3730081C2 - Halbleitervorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleitervorrichtung nach dem Oberbegriff des Patentanspruches 1.

Fig. 1 zeigt ein schematisches Blockdiagramm einer aus Digest of Technical Papers, IEEE International Solid-State Circuits Conference, Seiten 152, 153 und 333, 20. Februar 1986 bekannte Halbleitervorrichtung mit einer darin ent­ haltenen Videosignalverarbeitungsschaltung enthalten ist. Wie in Fig. 1 gezeigt ist, weist ein IC (integrated circuit) 1 zum Verarbeiten von Videosignalen einen Zwei-Zeilen-Speicher 3 und eine Videosignalverarbeitungsschaltung 4 auf. Ein digitales 8-Bit-Videosignal wird an einer Eingangsklemmengruppe 2 einge­ geben, und das digitale 8-Bit-Videosignal wird an den Eingang des Zwei-Zeilen-Speichers 3 angelegt und an den Eingang der Vi­ deosignalverarbeitungsschaltung 4. Der Zwei-Zeilen-Speicher 3 verzögert das angelegte Videosignal um eine Zeile (Periode) auf der Leitung (1H) und um zwei Zeilen (Perioden) auf der Leitung (2H) und legt den entsprechenden Verzögerungsausgang an die Vi­ deosignalverarbeitungsschaltung 4 als ein digitales 8-Bit-Signal an. Die Videosignalverarbeitungsschaltung 4 führt vorherbestimm­ te Videosignalverarbeitung in Reaktion auf das direkt von der Eingangsklemmengruppe 2 enthaltene digitale 8-Bit-Videosignal (0H) und die von dem Zwei-Zeilen-Speicher 3 empfangenen zwei digitalen 8-Bit-Verzögerungsvideosignale (1H) und (2H) aus.

Da die herkömmliche Halbleitervorrichtung für Videosignalverar­ beitung in dieser Weise aufgebaut ist und die digitalen Verzöge­ rungsausgänge des Zwei-Zeilen-Speichers 33 direkt ohne Heraus­ nehmen an die Videosignalverarbeitungsschaltung 4 angeschlossen sind, kann der Zwei-Zeilen-Speicher 3 nicht individuell getestet werden, was ein Problem darstellt.

Aus der DE-AS 12 88 123 ist es bekannt, das Eingangssignal und das Ausgangssignal einer Videosignal-Verzögerungsleitung mittels einer Phasenvergleichsstufe zu vergleichen und mit dem dabei erzeugten Ausgangssignal der Phasenvergleichsstufe die Verzö­ gerungszeit der Videosignal-Verzögerungsleitung auf einen Soll­ wert nachzuregeln. Aus der DE-AS 22 50 796 ist eine Einrichtung zum Erfassen von sich bewegenden Bildbereichen mittels kodier­ ter Videosignale erzeugten Bilder bekannt mit einem Vollbild­ verzögerungsspeicher, der ein digitales Ausgangssignal liefert.

Aufgabe der Erfindung ist es daher, eine Halbleitervorrichtung zum Verzögern eines digitalen Videosignales und zum Verarbeiten des verzögerten Signales zur Verfügung zu stellen, in dem nur eine digitale Verzögerungseinrichtung leicht und separat getestet werden kann.

Diese Aufgabe wird durch die in Patentanspruch 1 gekennzeichne­ te Halbleitervorrichtung gelöst.

Eine weitere Ausführungsform, sieht in der Ein­ richtung zum Bereitstellen eines digitalen Videosignales einen Analog/Digital-Wandler zum Wandeln eines von außen angelegten analogen Videosignales in ein digitales n-Bit-Videosignal vor.

Die hauptsächliche Verbesserung durch die Erfindung ist darin zu sehen, daß leicht festgestellt werden kann, ob die digitale Verzögerungs­ einrichtung in Ordnung ist oder nicht in Reaktion auf die be­ stimmte Koinzidenzausgabe, weil die Koinzidenz des digitalen Eingangssignales, das der digitalen Verzögerungseinrichtung ein­ gegeben wurde, und des digitalen Ausgangssignales, das durch die digitale Verzögerungseinrichtung verzögert wurde, bestimmt wird.

Im weiteren werden Ausführungsbeispiele anhand der Fi­ guren beschrieben. Von den Figuren zeigt

Fig. 1 ein schematisches Blockdiagramm eines Beispieles für eine herkömmliche Halbleitervorrichtung,

Fig. 2 ein schematisches Blockdiagramm einer ersten er­ findungsgemäßen Ausführungsform,

Fig. 3 ein detailliertes Blockdiagramm einer Koinzidenz­ schaltung gemäß Fig. 2,

Fig. 4 ein Zeitablaufdiagramm zum Erklären der Arbeits­ weise der ersten Ausführungs­ form gemäß Fig. 1 und 2,

Fig. 5 ein schematisches Blockdiagramm einer zweiten Ausführungsform, und

Fig. 6 ein schematisches Blockdiagramm einer dritten Ausführungsform.

Der Aufbau einer ersten erfindungsgemäßen Ausführungsform einer Halbleitereinrichtung, wie in Fig. 2 gezeigt ist, ist der einer herkömmlichen Halbleitereinrichtung, wie in Fig. 1 gezeigt ist, gleich, bis auf das, was im folgenden genannt ist: eine Koinzi­ denzschaltung 6 zum Empfangen des von der Eingangsklemmengruppe 2 eingegebenen digitalen 8-Bit-Videosignales und des von dem Zwei-Zeilen-Speicher 3 ausgegebenen Verzögerungssignales der zweiten Zeile (2H) von 8 Bits und zum Bestimmen der Konzidenz oder Nicht-Koinzidenz von beiden und einer Koinzidenzausgangs­ klemme 7 zum Ausgeben des Ergebnisses der Ermittlung ist vorgesehen, und das IC 1 zur Videosignalverarbeitung weist den Zwei-Zeilen- Speicher 3, die Videosignalverarbeitungsschaltung 4 und die Koinzi­ denzschaltung 6, auf.

Das Blockdiagramm in Fig. 3 zeigt die Koinzidenzschaltung 6 aus Fig. 2 genauer.

Der Aufbau der Koinzidenzschaltung 6 wird jetzt beschrieben, wie er in Fig. 3 gezeigt ist. Die Koinzidenzschaltung 6 weist EXOR-Gatter 20-27 mit zwei Eingängen, ein NOR-Gatter 28 mit 8 Eingängen und einen Inverter 29 auf. Das von der Eingangsklem­ mengruppe 2 an den Zwei-Zeilen-Speicher 3 eingegebene digitale Eingangs-Videosignal mit 8 Bits (0H7-0H0 vom MSB (most signifi­ cant bit) gesehen) wird entsprechend in eine Eingangsklemme des EXOR-Gaters 20-27, und das von dem Zwei-Zeilen-Speicher 3 ausgegebene Verzögerungssignal der zweiten Zeile mit 8 Bits (2H7-2H0 vom MSB gesehen) wird entsprechend in die andere Ein­ gangsklemme des EXOR-Gatters 20-27 gegeben. Die Ausgänge der EXOR-Gatter 20-27 werden an die Eingänge des NOR-Gatters 28 an­ geschlossen, und das Ausgangssignal des NOR-Gatters 28 wird von der Koinzidenz-Ausgangsklemme 7 ausgegeben, nachdem es durch den Inverter 29 umgedreht worden ist.

In Fig. 4 ist ein Zeitablaufdiagramm zur Erläuterung der Arbeits­ weise einer erfindungsgemäßen ersten Ausführungsform gemäß den Fig. 2 und 3 einer Halbleitervorrichtung dargestellt. Fig. 4(a) zeigt das digitale Eingangs-Videosignal von der Eingangs­ klemmengruppe 2 an der Koinzidenzschaltung 6, Fig. 4(b) zeigt das Verzögerungssignal der zweiten Zeile (2H) des Zwei-Zeilen- Speichers 3, und Fig. 4(c) zeigt das Ausgangsignal der Koinzi­ denzschaltung 6.

Mit Bezugnahme auf die Fig. 2-4 wird jetzt die Arbeitsweise des ersten erfindungsgemäßen Ausführungsbeispieles beschrieben.

Als erstes wird ein digitales Videosignal mit dem gleichen In­ halt wie in Fig. 4(a) gezeigt, wiederholt an einer Eingangsklem­ mengruppe 2 mit jeder Periode der ersten Zeile eingegeben und in den Zwei-Zeilen-Speicher 3 und die Koinzidenzschaltung 6 ge­ geben. Nachdem die Periode der zweiten Zeile seit Eingabebeginn durch ist, wird das Verzögerungssignal der zweiten Zeile (2H) in voller Übereinstimmung mit dem digitalen Videoeingangssignal an die Koinzidenzschaltung 6 vom Zwei-Zeilen-Speicher 3 ausge­ geben und in die Videosignalverarbeitungsschaltung 4 eingegeben und in die Koinzidenzschaltung 6, wie in Fig. 4(b) gezeigt ist, eingegeben, wenn der Zwei-Zeilen-Speicher 3 normal ist. Wenn das in die Koinzidenzschaltung 6 eingegebene digitale Videosi­ gnal und das Verzögerungssignal der zweiten Zeile (2H) mitein­ ander koinzident sind, gehen alle Ausgangssignale der die Koinzi­ denzschaltung 6 darstellenden EXOR-Gatter 20-27 auf "L"-Pegel und das Signal des "L"-Pegels wird an der Koinzidenzausgangsklammer 7 ausgegeben.

Umgekehrt wird der Ausgangspegel des EXOR-Gatters 23 "H", wenn nur ein Bit der Nicht-Koinzidenz zwischen dem digitalen Eingangs­ videosignal und dem Verzögerungssignal der zweiten Zeile (2H) ist, beispielsweise wenn 0H3 und 2H3 nicht miteinander koinzidieren, mit dem Ergebnis, daß das "H"-Pegel-Signal an der Koinzidenzaus­ gangsklemme 7 erscheint (Punkt A in Fig. 4). Daher kann durch Ablesen des an der Koinzidenzausgangsklemme 7 von der Koinzidenz­ schaltung 6 ausgegebenen Signales leicht festgestellt werden, ob der Zwei-Zeilen-Speicher 3 normal arbeitet oder nicht.

Fig. 5 zeigt ein schematisches Blockdiagramm einer zweiten erfin­ dungsgemäßen Ausführungsform. In dieser ist das erfindungsge­ mäße Ausführungsbeispiel an eine integrierte Schaltung 11 mit einem darin enthaltenen A/D-Wandler 13 darin angeschlossen. Ein Analog-Videosignal wird von einer Eingangsklemme 12 dem A/D- Wandler 13 eingegeben. Das eingegebene Analog-Videosignal wird in ein digitales Signal durch den A/D-Wandler 13 gewandelt. Das digitale Signal wird durch den Zwei-Zeilen-Speicher 3 verzögert und außerdem an die Koinzidenzschaltung 6 angeschlossen. Die Koinzidenzschaltung überprüft durch Bestimmen der Koinzidenz und Nicht-Koinzidenz des digitalisierten Videosignales und des durch den Zwei-Zeilen-Speicher 3 um zwei Zeilen (Perioden) ver­ zögerten digitalen Videosignales, ob der Zwei-Zeilen-Speicher 3 normal arbeitet oder nicht.

Die Wiederholbarkeit eines Signales kann bei jeder Zeilenwieder­ holung in Hinsicht auf ein weniger signifikantes Bit oder Bits des digitalen Video-Ausgangssignales dies A/D-Wandlers 13 durch einen Quantisierungsfehler oder einen nicht-linearen Fehler des A/D-Wandlers 13 und außerdem durch eine Rauschüberlagerung auf dem in den A/D-Wandler eingegebenen analogen Videosignal ver­ lorengehen. Auch wenn der Zwei-Zeilen-Speicher 3 normal funk­ tioniert, wird in diesem Falle eine Nicht-Koinzidenz zwischen den beiden in der Koinzidenzschaltung 6 beim Intervall der Pe­ riode der zweiten Zeile verglichenen digitalen Videosignalen er­ zeugt, so daß die Koinzidenzschaltung 6 ihre eigentliche Aufgabe der Prüfung des Zwei-Zeilen-Speichers 3 nicht erfüllen kann. Fig. 6 zeigt ein schematisches Blockdiagramm, das ein drittes erfindungsgemäßes Ausführungsbeispiel mit einem A/D-Wandler, der eine effektive Umschalteinrichtung aufweist, wenn die Wie­ derholbarkeit eines digitalen Videosignales, wie oben erwähnt, verlorengegangen ist, zeigt.

Der Aufbau des Ausführungsbeispieles in Fig. 6 ist der gleiche wie der des Ausführungsbeispieles nach Fig. 5, außer dem im fol­ genden genannten: Der A/D-Wandler 13 weist eine A/D-Wandler­ schaltung 30 und eine Eingangssignalumschaltschaltung 31 auf, wobei vorausgesetzt ist, daß die Eingangsklemmen des Zwei-Zeilen- Speichers 3, 3 a, 3 b, . . ., 3 h, heißen in der Reihenfolge vom MSB, die höheren Bit-Wert (more significant bit values) 0H7, 0H6, 0H5, 0H4 der digitalen 8-Bit-Videosignalausgänge der A/D-Wand­ lerschaltung 30 sind unverändert an die entsprechenden Eingangs­ klemmen 3 a, 3 b, 3 c und 3 d des Zwei-Zeilen-Speichers 3 durch den Eingangssignalumschaltschaltkreis 31 hindurch angelegt. Zusätz­ lich weist die Eingangssignalumschaltschaltung 31 Inverter 32, 33, 34 und 35 auf, die invertierte Signale der obenerwähnten höheren Bit-Werte 0H7, 0H6, 0H5 bzw. 0H4 er­ zeugen. Ferner weist die Eingangssignalumschaltschaltung 31 zu­ sätzliche Schaltvorrichtungen 36, 37, 38 und 39 auf. Die Um­ schaltvorrichtung schaltet zum Anlegen der niedrigeren Bit-Werte (less significant bit values) 0H3, 0H2, 0H1 und 0H0 des digita­ len Videosignalausgangs des A/D-Wandlerschaltkreises 30 unver­ ändert auf die entsprechenden Eingangsklemmen 3 e, 3 f, 3 g und 3 h des Zwei-Zeilen-Speichers 3, wenn die Halbleitervorrichtung für ihren eigentlichen Zweck der Videoverarbeitung gebraucht wird. Andererseits, wenn ein Funktionstest des Zwei-Zeilen-Spei­ chers 3 unter Zuhilfenahme der Koinzidenzschaltung 6 durchge­ führt wird, schaltet diese Umschalteinrichtung zum Anlegen der Invertersignale 0H7, 0H6, 0H5 und 0H4, die an den Invertern 32, 33, 34 und 35 erzeugt werden, auf die entsprechenden Eingangs­ klemmen 3 e, 3 f, 3 g und 3 h des Zwei-Zeilen-Speichers 3.

Insbesondere kann beim Testen einer Funktion des Zwei-Zeilen-Spei­ chers 3 ein genauerer Funktionstest des Zwei-Zeilen-Speichers 3 durch Unterbrechen einer Verbindung der weniger signifikanten Bit-Ausgänge der für den Einfluß durch Rauschen und dergleichen empfänglichen A/D-Wandlerschaltung 30 mit dem Zwei-Zeilen-Spei­ cher 3 und der Koinzidenzschaltung 6, und statt dessen Anlegen logisch invertierter Daten der höherwertigen Bits des digitalen 8-Bit-Ausganges der A/D-Wandlerschaltung 30 an die niedrigerwertigen Bit-Eingangsklemmen 3 e, 3 f, 3 g und 3 h des Zwei-Zeilen-Speichers 3, wobei die A/D-Wandlerschaltung 30 der Wiederholbarkeit jeder Zeilenperiode versichert ist, durchgeführt werden.

Nebenbei werden die logisch invertierten Daten des höher­ wertigen Bits der digitalen Ausgänge der A/D-Wandlerschaltung 30 zum Verbessern des Defekt-Erkennungsverhältnisses eines Funk­ tionstests benutzt und die höherwertigen Bits der digitalen Ausgänge der A/D-Wandlerschaltung 30 können unverändert an die Eingangsklemmen der niedrigerwertigen Bits 3 e, 3 f, 3 g und 3 h des Zwei-Zeilen-Speichers 3, ohne die Inverter 32, 33, 34 und 35 vorzusehen, angelegt werden.

Außerdem ist das Umschalten eines Eingangssignals durch eine Umschaltvorrichtung nicht auf 4 niedrigerwertige Bits der digitalen 8-Bit-Signalausgänge der A/D-Wandlerschaltung 30 be­ grenzt, so daß ein Aufbau für ein Umschalten eines Eingangssig­ nales für niedrigerwertige Bits bei schlechter Wiederholbarkeit jeder Zeilenperiode, von zum Beispiel zwei niedrigerwertigen Bits vorgesehen sein kann.

Obwohl der Zwei-Zeilen-Speicher 3 als digitale Verzögerungsein­ richtung in der oben angeführten Ausführungsform benutzt wurde, ist dieser nicht darauf beschränkt, und andere Schaltungsein­ richtungen, wie ein Schieberegister, können benutzt werden.

Außerdem ist die Anzahl der zu verzögernden Zeilen nicht auf zwei beschränkt, und die Zahlen der Zeilen kann beliebig sein.

Auch wenn die Koinzidenz eines Verzögerungsausgangssignales einer letzten Zeile (Periode) und eines Eingangsvideosignales in der oben angeführten Ausführungsform bestimmt wird, kann die Koinzidenz eines beliebigen Ausgangssignales und eines Eingangs­ signales von jeder Zeile (Periode) bestimmt werden. Beispiels­ weise kann eine Mehrzahl von Paaren zur Koinzidenzbestimmung vorgesehen sein. In diesem Falle kann die Identifizierung des den Fehler erzeugenden Teiles genauer durchgeführt werden, obwohl so viele Koinzidenzschaltungen nötig sind, wie Paare gebildet werden. Außerdem kann das Videosignal jede beliebige Bit-Zahl haben und ist nicht auf 8 Bit beschränkt.

Die Koinzidenzschaltung 6 in der oben beschriebenen Ausführungs­ form ist nicht auf den in Fig. 3 gezeigten Aufbau beschränkt, und sie kann jeden beliebigen Aufbau haben, solange die Schalt­ funktionen zum Ausgeben eines Nicht-Koinzidenz-Signales an die Koinzidenzausgangsklemme 7 erhalten bleibt, wenn auch nur ein Bit der Nicht-Koinzidenz zwischen den beiden verglichenen Sig­ nalen vorhanden ist.

Ferner kann ein logischer Schaltkreis zwischen der Eingangsklem­ mengruppe 2 und dem Zwei-Zeilen-Speicher 3 vorgesehen werden. In diesem Falle spielt es keine Rolle, ob ein derartiger logi­ scher Schaltkreis eine Videosignalverarbeitungsfunktion aufweist oder nicht. Insbesondere wenn ein Videosignal an eine Eingangs­ klemmengruppe 2 zu jeder Periode der ersten Zeile wiederholt eingegeben wird, wird das Ausgangssignal wiederholt von der logischen Schaltung bei jeder Periode der ersten Zeile ebenfalls wiederholt und wird an den Zwei-Zeilen-Speicher 3 angelegt. Ent­ sprechend kann ein genauer Test des Zwei-Zeilen-Speichers 3 auf gleiche Weise wie in Fig. 2 durch Überwachen des Ausgangssignales der Koinzidenzschaltung durchgeführt werden.

Claims (7)

1. Halbleitervorrichtung mit
einer Einrichtung (2) zum Bereitstellen eines digitalen Video­ signales mit n Bits (n ist positiv, ganzzahlig),
einer auf das digitale Videosignal mit n Bits von der Einrich­ tung zum Bereitstellen des digitalen Videosignales (2) anspre­ chenden digitalen Verzögerungseinrichtung (3) zum Ausgeben eines Verzögerungssignales der ersten bis m-ten Zeile (m ist positiv, ganzzahlig) des digitalen Videosignales mit n Bits,
einer auf das Ausgangssignal der digitalen Verzögerungseinrich­ tung (3) ansprechenden Videosignalverarbeitungseinrichtung (4) zum Ausführen der Videosignalverarbeitung,
gekennzeichnet durch eine Koinzidenzbestimmungsvorrichtung (6) zum Vergleichen des von der Einrichtung (2) zum Bereitstellen des digitalen Videosignales für die digitale Verzögerungseinrich­ tung (3) eingegebenen digitalen Videosignales mit n Bits und einem zu testenden Verzögerungssignal der l-ten Zeile (l ist ganzzahlig, 1 ≦ l ≦ m) aus den von der digitalen Verzögerungs­ einrichtung (3) ausgegebenen Verzögerungssignalen der ersten bis m-ten Zeile und das Bestimmen der Koinzidenz des digitalen Video­ signales mit n Bits und dem Verzögerungssignal der l-ten Zeile.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Koinzidenzbestimmungseinrichtung (6) n exklusiv ODER-Schaltungen (20-27), die je eine exklusiv ODER-Operation mit den korrespondierenden Bits des digitalen Videosignales mit n Bits und dem Verzögerungssignal der l-ten Zeile ausführen, und
eine ODER-Einrichtung (28) zum Ausführen einer ODER-Operation mit den Ausgangssignalen der n exklusiv ODER-Einrichtungen aufweist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorrichtung zum Bereitstellen des digitalen Videosignales eine Eingabevorrichtung (2) zum Emp­ fangen des von außen angelegten digitalen Videosignales mit n Bits aufweist.

4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorrichtung zum Bereitstellen des digitalen Videosignales eine Analog/Digital-Wandlervorrich­ tung (13) zum Wandeln des von außen angelegten analogen Video­ signales in das digitale Videosignal mit n Bits aufweist.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Analog/Digital-Wandlervorrich­ tung (13) eine Umschaltvorrichtung (31) zum Ersetzen bestimmter niedrigerwertiger Bits (less significant bits) des umgesetz­ ten digitalen Videosignales mit n Bits durch bestimmte höher­ wertige Bits (more significant bits) von den n Bits beim Test der digitalen Verzögerungseinrichtung (3) aufweist.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Umschaltvorrichtung (31) logi­ sche Umkehrvorrichtungen (32-35) zum Invertieren von bestimm­ ten höherwertigen Bits (specific MSB) der n Bits aufweist.

7. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die bestimmten höherwertigen Bits von den n Bits n/2 höherwertige Bits aufweisen und die bestimm­ ten niedrigerwertigen Bits n/2 niedrigerwertige Bits aufweisen.