JPH01309154A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01309154A JPH01309154A JP63141046A JP14104688A JPH01309154A JP H01309154 A JPH01309154 A JP H01309154A JP 63141046 A JP63141046 A JP 63141046A JP 14104688 A JP14104688 A JP 14104688A JP H01309154 A JPH01309154 A JP H01309154A
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- JP
- Japan
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- circuit
- memory
- output signal
- output
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は内部にラインメモリ等の先入れ先出し処理の
ディジタル近延線を有する半導体集積回路に関するもの
である。
ディジタル近延線を有する半導体集積回路に関するもの
である。
第３図は例えばディジタル理延線としてラインメモリを
内蔵した画像信号用半導体集積回路を示す回路構成図で
ある。同図に示すように、半導体集積回路１内の信号処
理回路２の入力部はデータ入力端子Ｐ１に接続される。
内蔵した画像信号用半導体集積回路を示す回路構成図で
ある。同図に示すように、半導体集積回路１内の信号処
理回路２の入力部はデータ入力端子Ｐ１に接続される。
この信号処理回路２はデータ入力端子Ｐ７より０８ビツ
トの１イジタル化された画像信号を取込み、所定の信号
処理を施し、ｎビットの出力信号Ｓ２を内部のラインメ
モリ３．−数構出回路４及び信号処理回路５に出力して
いる。
トの１イジタル化された画像信号を取込み、所定の信号
処理を施し、ｎビットの出力信号Ｓ２を内部のラインメ
モリ３．−数構出回路４及び信号処理回路５に出力して
いる。
ラインメモリ３はｎビット×ｍワードの遅延量を有し、
図示しないクロックに同期してＦＩＦＯ（先入れ先出し
）動作を行い、信号処理回路２の出力信号Ｓ２が入力さ
れると、ｍクロック遅延させて一致検出回路４及び信号
処理回路５に出力している。
図示しないクロックに同期してＦＩＦＯ（先入れ先出し
）動作を行い、信号処理回路２の出力信号Ｓ２が入力さ
れると、ｍクロック遅延させて一致検出回路４及び信号
処理回路５に出力している。
一致検出回路４は、入力される信号処理回路２の出力信
号Ｓ２とラインメモリ３の出力信号Ｓ３の一致・不一致
を検出している。第４図は一致検出回路の詳細を示す回
路図である。同図に示すようにｎビットの信号処理回路
２とラインメモリ３の出力信号８２〜Ｓ２ 、＄３１〜
Ｓ３ｏを対応する１ビツトごとに排他的論理和ゲートＥ
Ｘ○Ｒ１〜ＥＸＯＲｏの入力とし、これらのゲートＦＸ
ＯＲ１〜ＦＸＯＲ，の出力をオアゲート０１史の入力と
し、このオアゲートＯＲの出力を一致検出信号Ｓ４とし
ている。従って、−数構出信号Ｓ４が１″であれば信号
Ｓ２〜Ｓ２ とＳ３１〜ｎ ＄３゜は全ビットにｄ３いて一致、“’１−」”ｒあれ
ばいずれかのビットにおいて不一致となる。この−数構
出信号Ｓ４はテスト端子Ｐ２より外部に取出すことがで
きる。
号Ｓ２とラインメモリ３の出力信号Ｓ３の一致・不一致
を検出している。第４図は一致検出回路の詳細を示す回
路図である。同図に示すようにｎビットの信号処理回路
２とラインメモリ３の出力信号８２〜Ｓ２ 、＄３１〜
Ｓ３ｏを対応する１ビツトごとに排他的論理和ゲートＥ
Ｘ○Ｒ１〜ＥＸＯＲｏの入力とし、これらのゲートＦＸ
ＯＲ１〜ＦＸＯＲ，の出力をオアゲート０１史の入力と
し、このオアゲートＯＲの出力を一致検出信号Ｓ４とし
ている。従って、−数構出信号Ｓ４が１″であれば信号
Ｓ２〜Ｓ２ とＳ３１〜ｎ ＄３゜は全ビットにｄ３いて一致、“’１−」”ｒあれ
ばいずれかのビットにおいて不一致となる。この−数構
出信号Ｓ４はテスト端子Ｐ２より外部に取出すことがで
きる。
信号処理回路５は信号処理回路２とラインメモリ３の出
力信号８３を入力とし、所定の信号処理を施し、ｎＢビ
ットの出力信号Ｓ５を外部のデータ出力端子Ｐ３より出
力している。
力信号８３を入力とし、所定の信号処理を施し、ｎＢビ
ットの出力信号Ｓ５を外部のデータ出力端子Ｐ３より出
力している。
第５図はト記した半導体集積回路１内のラインメ〔す３
のテスト動作を示すタイミング図である。
のテスト動作を示すタイミング図である。
以下、同図を参照しつつテスト動作を説明する。
まず、時刻し、からデータ入力端子Ｐ １よりｍクロッ
クごとに繰返してｎａビット×ｍワードのディジタルデ
ータパターンＡのテス］−信号ＳＯを信号処理回路２に
入力する。その結果、時刻ｔ１より信号処理回路２の信
号処理時間Ｔ１経過した時刻ｔ２から信号処理回路２の
出力信号Ｓ２もｍクロックごとに繰返したｎビット×ｍ
ワードのデータパターンＢとなる。また、ラインメモリ
３の出力信号Ｓ３も時刻ｔ２からｍクロック時間ｔＩＩ
Ｉ経過後の時刻ｔ３よりｍクロックごとに繰返したｎビ
ット×ｍワードのデータパターンＢ′ となる。
クごとに繰返してｎａビット×ｍワードのディジタルデ
ータパターンＡのテス］−信号ＳＯを信号処理回路２に
入力する。その結果、時刻ｔ１より信号処理回路２の信
号処理時間Ｔ１経過した時刻ｔ２から信号処理回路２の
出力信号Ｓ２もｍクロックごとに繰返したｎビット×ｍ
ワードのデータパターンＢとなる。また、ラインメモリ
３の出力信号Ｓ３も時刻ｔ２からｍクロック時間ｔＩＩ
Ｉ経過後の時刻ｔ３よりｍクロックごとに繰返したｎビ
ット×ｍワードのデータパターンＢ′ となる。
従って、ラインメモリ３が正常に動作していれば、デー
タパターンＢとＢ′は全ビットにおいて完全に一致し、
−数構出信号Ｓ４は常に°Ｌ″となる。１ビツトで一５
不一致が検出されれば同図に示すようにそ゛の間１１
Ｈ”レベルに立上る。なお、Ｔ２は信号処理回路５の信
号処理時間、Ｃは信号処理回路５の出力信号Ｓ５のデー
タパターンである。
タパターンＢとＢ′は全ビットにおいて完全に一致し、
−数構出信号Ｓ４は常に°Ｌ″となる。１ビツトで一５
不一致が検出されれば同図に示すようにそ゛の間１１
Ｈ”レベルに立上る。なお、Ｔ２は信号処理回路５の信
号処理時間、Ｃは信号処理回路５の出力信号Ｓ５のデー
タパターンである。
従来のラインメモリを内蔵した半導体集積回路は以上の
ように構成されており、テスト信号ＳＯを入力とした信
号処理回路２の出力信号Ｓ２がラインメモリ３の入力と
なるため、信号処理回路２の信号処理特性によりライン
メモリ３への入力データ（つまり、信号８２）の特定ビ
ットに偏りが生じる可能性があった。このため、例えば
信号処理回路２のｎビット出力信号Ｓ２の特定ビットは
、ぼどんど″“０″になってしまう場合、ラインメモリ
の前記特定ビットを格納するメモリレルが゛Ｏ゛′固定
不良を起こしている場合に、その不良が検出されにクク
、正確にラインメモリ３のテストが行えないという問題
点があった。
ように構成されており、テスト信号ＳＯを入力とした信
号処理回路２の出力信号Ｓ２がラインメモリ３の入力と
なるため、信号処理回路２の信号処理特性によりライン
メモリ３への入力データ（つまり、信号８２）の特定ビ
ットに偏りが生じる可能性があった。このため、例えば
信号処理回路２のｎビット出力信号Ｓ２の特定ビットは
、ぼどんど″“０″になってしまう場合、ラインメモリ
の前記特定ビットを格納するメモリレルが゛Ｏ゛′固定
不良を起こしている場合に、その不良が検出されにクク
、正確にラインメモリ３のテストが行えないという問題
点があった。
この発明はＦ記のような問題点を解決するためになされ
たらので、例えばラインメモリ等の入力信号を先入れ先
出し処理により所定時間経過後に順時出力するメモリの
正確なデス１〜が行える半導体集積回路を得ることを目
的とする。
たらので、例えばラインメモリ等の入力信号を先入れ先
出し処理により所定時間経過後に順時出力するメモリの
正確なデス１〜が行える半導体集積回路を得ることを目
的とする。
〔課題を解決するための手段］
この発明にかかる半導体集積回路は、ディジタル入力信
号を取込み、所定の信号処理を施した信号を出力する信
号処理回路と、前記信号処理回路の出力信号を入力とし
この信号を外部からの制御信号に基づき論理的に反転あ
るいは非反転した信号を切替えて出力する信号切替回路
と、前記信号切替回路の出力信号を入力とし、この信号
を先入れ先出し処理により所定時間経過後に順次出力す
るメモリと、前記信号切替回路の出力信号と前記メモリ
の出力信号を入力とし、両者の一致・不一致を検出する
一致検出回路とを備えて構成されている。
号を取込み、所定の信号処理を施した信号を出力する信
号処理回路と、前記信号処理回路の出力信号を入力とし
この信号を外部からの制御信号に基づき論理的に反転あ
るいは非反転した信号を切替えて出力する信号切替回路
と、前記信号切替回路の出力信号を入力とし、この信号
を先入れ先出し処理により所定時間経過後に順次出力す
るメモリと、前記信号切替回路の出力信号と前記メモリ
の出力信号を入力とし、両者の一致・不一致を検出する
一致検出回路とを備えて構成されている。
この発明における信号切替回路は、信号処理回路の出力
信号を入力とし、この信号を外部からの制御信号に基づ
き論理的に反転あるいは非反転した信号を切替゛えて出
力するため、この切替を適当に行うことで前記信号処理
回路の出力信号における特定ビットの偏りを改善するこ
とができる。
信号を入力とし、この信号を外部からの制御信号に基づ
き論理的に反転あるいは非反転した信号を切替゛えて出
力するため、この切替を適当に行うことで前記信号処理
回路の出力信号における特定ビットの偏りを改善するこ
とができる。
〔実施例）
第１図はこの発明の一実施例であるラインメモリを内蔵
した半導体集積回路を示ず回路構成図である。同図に示
すように信号処理回路２とラインメモリ３間に信号切替
回路６が新たに設けられる。
した半導体集積回路を示ず回路構成図である。同図に示
すように信号処理回路２とラインメモリ３間に信号切替
回路６が新たに設けられる。
信号切替回路６はマルチプレクサＭＵＸとインバータＩ
により構成され、マルチプレクサＭＵＸは信号処理回路
２の出力信号Ｓ２とインバータＩを介した反転出力信号
Ｓ２を入力とし、外部の切替端子Ｐ４より与えられる制
御信号Ｓ６に基づき出力信号Ｓ２．Ｓ２の一方の信号に
切替え、出力信号Ｓ２’ としてラインメモリ３．−数
構出回路４及び信号処理回路５に出力している。具体的
には、制御信号Ｓ６が“’ ｌ−１”のとぎ出力信号Ｓ
２に切替え、制御信号Ｓ６が” Ｌ ”のとき反転出力
信号８丁を切替えている。なお、インバータＩは実際に
は信号処理回路２の出力信号８２１〜Ｓ２８の各ビット
ごとに設けられている。他の構成は従来と同じであるの
で説明は省略する。
により構成され、マルチプレクサＭＵＸは信号処理回路
２の出力信号Ｓ２とインバータＩを介した反転出力信号
Ｓ２を入力とし、外部の切替端子Ｐ４より与えられる制
御信号Ｓ６に基づき出力信号Ｓ２．Ｓ２の一方の信号に
切替え、出力信号Ｓ２’ としてラインメモリ３．−数
構出回路４及び信号処理回路５に出力している。具体的
には、制御信号Ｓ６が“’ ｌ−１”のとぎ出力信号Ｓ
２に切替え、制御信号Ｓ６が” Ｌ ”のとき反転出力
信号８丁を切替えている。なお、インバータＩは実際に
は信号処理回路２の出力信号８２１〜Ｓ２８の各ビット
ごとに設けられている。他の構成は従来と同じであるの
で説明は省略する。
第２図は第１図で示した半導体集積回路１におけるライ
ンメモリ３のテスト動作を示すタイミング図である。以
下、同図を参照しつつテスト動作を説明する。
ンメモリ３のテスト動作を示すタイミング図である。以
下、同図を参照しつつテスト動作を説明する。
、（ｆ、制御信号Ｓ６を゛Ｈ″レベルとし、時刻ｔ１か
らテスト入力端子１〕１よりｍクロックごとに繰返して
ｎａビット×ｍワードのディジタルパターンＡのテスト
信号ＳＯを出力する。その結果、時刻ｔ から信号処理
回路２の信号処理時間Ｔ１経過した時刻ｔ２から信号処
理回路２のｎビットｘｍワードのデータパターンＢの出
力信８８２が出力される。この時、制御信号Ｓ６が’
ｌ−１”であるため、この信号切替回路６の出力信号Ｓ
２が出力信号Ｓ２’ としてそのままラインメモリ３に
出力される。
らテスト入力端子１〕１よりｍクロックごとに繰返して
ｎａビット×ｍワードのディジタルパターンＡのテスト
信号ＳＯを出力する。その結果、時刻ｔ から信号処理
回路２の信号処理時間Ｔ１経過した時刻ｔ２から信号処
理回路２のｎビットｘｍワードのデータパターンＢの出
力信８８２が出力される。この時、制御信号Ｓ６が’
ｌ−１”であるため、この信号切替回路６の出力信号Ｓ
２が出力信号Ｓ２’ としてそのままラインメモリ３に
出力される。
そして、時刻ｔ２よりｍクロック時間ｔＩＩｌ経過後の
時刻し、よりラインメモリ３の出力信号≦３がｎビット
×ｍワードのデータパターンＢ′として出力される゛。
時刻し、よりラインメモリ３の出力信号≦３がｎビット
×ｍワードのデータパターンＢ′として出力される゛。
この時、信号切替回路６の出力信号８２’も時刻ｔ３よ
りｎビット×ｍワードのデータパターンＢとして出力さ
れている。従って、時刻ｔ 〜時刻ｔ （ｔ３＋ｔＩＩ
ｌ）間において、一致検出回路４の一致検出信号Ｓ４の
Ｉ Ｌ １１゜Ｈ”の確認により従来同様のラインメモ
リ３の動作テストが行える。
りｎビット×ｍワードのデータパターンＢとして出力さ
れている。従って、時刻ｔ 〜時刻ｔ （ｔ３＋ｔＩＩ
ｌ）間において、一致検出回路４の一致検出信号Ｓ４の
Ｉ Ｌ １１゜Ｈ”の確認により従来同様のラインメモ
リ３の動作テストが行える。
そして、時刻ｔ４で、外部から端子Ｐ４を介して与えら
れる制御信号Ｓ６を゛Ｈパ→“Ｌ ”へ立下ることで信
号切替回路６の出力信号８２’ を反転出力信号Ｓ２に
切替える。その結果、ラインメモリ３及び−数構出回路
４にはｎビット×ｍワードの反転データパターンＢの反
転出力信号Ｓ２が与えられる。
れる制御信号Ｓ６を゛Ｈパ→“Ｌ ”へ立下ることで信
号切替回路６の出力信号８２’ を反転出力信号Ｓ２に
切替える。その結果、ラインメモリ３及び−数構出回路
４にはｎビット×ｍワードの反転データパターンＢの反
転出力信号Ｓ２が与えられる。
時刻ｔ４よりｍクロック時間ｔｍ経過後の時刻ｔ５より
ラインメモリ３の出力信号Ｓ３がｎビット×ｍワードの
反転データパターンＢ′として出力される。このとき、
信号切替回路６の出力信号３２’ も時刻↑５よりｎビ
ット×ｍワードのデータパターンＢとして出力されてい
る。従って、時刻ｔ 〜時刻ｔ６ （ｔ５４・ｔＩＩｌ
）間において、−数構出回路４の一致検出信号Ｓ４のＬ
ＩＺＩ“Ｈ１１により、信号処理回路２の反転データパ
ターンＢの反転出力信号Ｓ２によるラインメモリ３の動
作テストが行える。
ラインメモリ３の出力信号Ｓ３がｎビット×ｍワードの
反転データパターンＢ′として出力される。このとき、
信号切替回路６の出力信号３２’ も時刻↑５よりｎビ
ット×ｍワードのデータパターンＢとして出力されてい
る。従って、時刻ｔ 〜時刻ｔ６ （ｔ５４・ｔＩＩｌ
）間において、−数構出回路４の一致検出信号Ｓ４のＬ
ＩＺＩ“Ｈ１１により、信号処理回路２の反転データパ
ターンＢの反転出力信号Ｓ２によるラインメモリ３の動
作テストが行える。
このように時刻ｔ 〜時刻ｔ６においてデータパターン
Ｂとその反転データパターンＢの２つのデータパターン
によりラインメモリ３の動作テストを行うことで、ライ
ンメモリ３の全メモリセルにｊ Ｑ １１．“’ １
” １込みを１回ずつ行うことができ、特定のメモリセ
ルに同一データが偏って書込まれることはない。
Ｂとその反転データパターンＢの２つのデータパターン
によりラインメモリ３の動作テストを行うことで、ライ
ンメモリ３の全メモリセルにｊ Ｑ １１．“’ １
” １込みを１回ずつ行うことができ、特定のメモリセ
ルに同一データが偏って書込まれることはない。
このため、ラインメモリ３の全メモリセルの正確な動作
テストが可能となり、゛０″′固定不良。
テストが可能となり、゛０″′固定不良。
１１ Ｉ Ｉ＋固定不良があれば、どのメモリセルであ
っても必ず検出することができる。さらにノイズ。
っても必ず検出することができる。さらにノイズ。
ソフトエラー等のダイナミックな特性によるエラーもよ
り正確に検出できる。
り正確に検出できる。
なお、この実施例では、入力信号をＦＩＦＯ処理し、所
定時間経過後に順次出力するメモリとして、ラインメモ
リを示したが、フィールドメモリ等のメモリにより構成
されたディジタル遅延線であれば、同様に正確な動作テ
ストを行うことができる。
定時間経過後に順次出力するメモリとして、ラインメモ
リを示したが、フィールドメモリ等のメモリにより構成
されたディジタル遅延線であれば、同様に正確な動作テ
ストを行うことができる。
また、この実施例では、画像信号処理用の半導体集積回
路について述べたが、他の分野においても勿論、この発
明を適用可能である。
路について述べたが、他の分野においても勿論、この発
明を適用可能である。
以上説明したように、この発明によれば、信号切替回路
が、外部からの制御信号に基づき、信号処理回路の出力
信号を論理的に反転あるいは非反転した信号を切替えて
出力し、ラインメモリ等の入力信号をＩ’ｌＦＯ処理に
より所定時間経過後に順次出力するメモリに均一なビッ
トデータを書込めるため、メモリの正確なテストが行え
る。
が、外部からの制御信号に基づき、信号処理回路の出力
信号を論理的に反転あるいは非反転した信号を切替えて
出力し、ラインメモリ等の入力信号をＩ’ｌＦＯ処理に
より所定時間経過後に順次出力するメモリに均一なビッ
トデータを書込めるため、メモリの正確なテストが行え
る。
第１図はこの発明の一実施例であるラインメモリを内蔵
した半導体集積回路を示す回路構成図、第２図は第１図
で示した半導体集積回路におけるラインメモリの動作テ
ストを示したタイミング図、第３図は従来のラインメモ
リを内蔵した半導体集積回路を示す回路構成図、第４図
は第３図でポした一致検出回路の詳細を示す回路図、第
５図は第３図で示した半導体集積回路におけるラインメ
モリの動作テストを示したタイミング図である。 図において、２は信号処理回路、３はラインメモリ、４
は一致検出回路、６は信号切替回路、８６は制御信号で
ある。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 ′Ｑ−） 第４図 ！ｓ５図
した半導体集積回路を示す回路構成図、第２図は第１図
で示した半導体集積回路におけるラインメモリの動作テ
ストを示したタイミング図、第３図は従来のラインメモ
リを内蔵した半導体集積回路を示す回路構成図、第４図
は第３図でポした一致検出回路の詳細を示す回路図、第
５図は第３図で示した半導体集積回路におけるラインメ
モリの動作テストを示したタイミング図である。 図において、２は信号処理回路、３はラインメモリ、４
は一致検出回路、６は信号切替回路、８６は制御信号で
ある。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 ′Ｑ−） 第４図 ！ｓ５図
Claims (1)
- （１）ディジタル入力信号を取込み、所定の信号処理を
施した信号を出力する信号処理回路と、前記信号処理回
路の出力信号を入力としこの信号を外部からの制御信号
に基づき論理的に反転あるいは非反転した信号を切替え
て出力する信号切替回路と、 前記信号切替回路の出力信号を入力とし、この信号を先
入れ先出し処理により所定時間経過後に順次出力するメ
モリと、 前記信号切替回路の出力信号と前記メモリの出力信号を
入力とし、両者の一致・不一致を検出する一致検出回路
とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141046A JPH01309154A (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141046A JPH01309154A (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309154A true JPH01309154A (ja) | 1989-12-13 |
Family
ID=15282991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141046A Pending JPH01309154A (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8719659B2 (en) | 2008-12-04 | 2014-05-06 | Fujitsu Limited | Storage apparatus and fault diagnosis method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107494A (ja) * | 1982-12-10 | 1984-06-21 | Fujitsu Ltd | 音声メモリ障害監視方式 |
| JPS61177558A (ja) * | 1985-02-01 | 1986-08-09 | Kanto Seiki Kk | ランダムアクセスメモリの機能チエツク方法 |
| JPS6367681A (ja) * | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-06-07 JP JP63141046A patent/JPH01309154A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107494A (ja) * | 1982-12-10 | 1984-06-21 | Fujitsu Ltd | 音声メモリ障害監視方式 |
| JPS61177558A (ja) * | 1985-02-01 | 1986-08-09 | Kanto Seiki Kk | ランダムアクセスメモリの機能チエツク方法 |
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| US8719659B2 (en) | 2008-12-04 | 2014-05-06 | Fujitsu Limited | Storage apparatus and fault diagnosis method |
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