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DE19704996C2 - Verfahren zur Herstellung eines IGBT-Bauelementes - Google Patents

Verfahren zur Herstellung eines IGBT-Bauelementes

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DE19704996C2
DE19704996C2 DE19704996A DE19704996A DE19704996C2 DE 19704996 C2 DE19704996 C2 DE 19704996C2 DE 19704996 A DE19704996 A DE 19704996A DE 19704996 A DE19704996 A DE 19704996A DE 19704996 C2 DE19704996 C2 DE 19704996C2
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DE
Germany
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carriers
chip
openings
mask layer
heavy metal
Prior art date
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DE19704996A
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Herbert J Gould
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Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
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Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines IGBT-Bauelementes der im Oberbegriff des Anspruchs 1 genannten Art, sowie auf die sich bei diesem Verfahren ergeben­ de Struktur.
Bipolare Transistoren mit isoliertem Gate (IGBT) sind gut be­ kannt und eine typische Struktur sowie ein Verfahren zur Her­ stellung eines IGBT-Bauelementes der eingangs genannten Art ist in dem britischen Patent 2243952 beschrieben. Die Kanallänge bei derartigen Bauteilen ist typischerweise diejenige, die durch einen Kanal-Eintreibschritt von Bor mit einer Implantationsdosis von 6 E15 pro cm2 gefolgt von einem Eintreibvorgang für unge­ fähr 120 Minuten und eine darauffolgende Arsenquellen-Implanta­ tion bei 3 E15 pro cm2 und einem Eintreibvorgang bei ungefähr 975°C erzeugt wird. Dieses Verfahren hat kommerziell anwendbare IGBT-Bauteile mit vorgegebenen Durchlaßspannungsabfällen und Schaltleistungsverlusten ergeben. Derartige Bauelemente werden von der Fa. International Rectifier Corporation, El Segundo, Kalifornien, USA, hergestellt.
Es ist immer wünschenswert, den Durchlaßspannungsabfall eines IGBT-Bauelements zu verringern und dessen Schaltleistungsverlust zu verkleinern, wobei der sichere Betriebsbereich (SOA) ver­ größert werden soll. Es ist weiterhin wünschenswert, die Mino­ ritätsträgerlebensdauer zu verringern ('Lebensdauerverkürzung'), um die Schaltgeschwindigkeit des IGBT-Bauelementes dadurch zu vergrößern, daß die Lebensdauer der Minoritätsträger in dem Silizium verringert wird. Obwohl eine Elektronenbestrahlung ver­ wendet werden kann, um die Minoritätsträgerlebensdauer zu ver­ ringern, muß die Dosis, mit der das IGBT-Bauelement bestrahlt werden kann, kleiner als 4 Megarad sein, um ein 'Rückschalten' zu vermeiden, und diese Dosis beträgt typischerweise weniger als 3 Megarad.
Weiterhin kann die Wirkung der Bestrahlung bei den zur Befesti­ gung von Halbleiterchips verwendeten Temperaturen durch Wärme­ einwirkung aufgehoben werden. Das Bauelement muß daher nachfol­ gend bei niedrigeren Temperaturen verlötet werden, um diese Wär­ meeinwirkung zu vermeiden, was den Zusammenbauvorgang kompli­ zierter macht. Daher wird eine Dotierung mit einem Schwermetall, wie z. B. Platin oder Gold, zur Lebensdauerverkürzung bevorzugt. Eine Dotierung mit Schwermetall vergrößert jedoch den scheinba­ ren spezifischen Widerstand in dem aktiven Bereich zwischen Basisbereichen.
Der Erfindung liegt die Aufgabe zugrunde, ein IGBT-Halbleiter­ bauelement der eingangs genannten Art zu schaffen, bei dem eine erhebliche Verringerung des Durchlaßspannungsabfalls erreicht wird, wobei weiterhin eine Elektronenbestrahlung mit höheren Dosen ohne Rückschalten ermöglicht wird und es weiterhin mög­ lich ist, eine Schwermetalldotierung in einem IGBT-Bauelement ohne Vergrößerung des Durchlaßspannungsabfalls gegenüber einem vergleichbaren elektronenbestrahlten IGBT-Bauelement zu ver­ wenden.
Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die vorliegende Erfindung verringert die Kanallänge der Kanäle einzelner Zellen eines zellenförmigen IGBT-Bauelementes dadurch, daß die Kanal-Eintreibzeit von den üblichen 120 Minuten bei 1175°C auf zwischen 60 und 90 Minuten bei 1175°C verringert wird. Das Verfahren ermöglicht dann auch die Verwendung einer höheren Minoritätsträger-Lebensdauerverkürzungs-Elektronenbe­ strahlungsdosis von 4 Megarad anstelle der bekannten 3 Megarad, um den Schaltleistungsverlust zu verbessern, während der SOA lediglich um einen kleinen Wert verringert wird. Die Bauelement- Source wird dann durch eine Arsen-Source gebildet, die bei 3 E15 implantiert wird, gefolgt von einer Temperung- oder Wärmebehand­ lungstemperatur von mehr als ungefähr 975°C. Das neue Verfahren verringert den Durchlaßspannungsabfall oder alternativ die Schaltgeschwindigkeit um ungefähr 20%. Der SOA wird dann um lediglich 21 Mikrosekunden auf 16 Mikrosekunden verringert, was gut innerhalb der garantierten Standzeit für kommerzielle IGBT- Bauelemente liegt.
Alternativ verringert die vorliegende Erfindung den Durchlaß­ spannungsabfall und den Schaltverlust durch Vergrößern der An­ reicherungsdiffusionszeit auf 12 Stunden und durch Verringern der Kanaleintreibzeit von zwei Stunden auf eine Stunde. Dieses Verfahren ermöglicht in gleicher Weise die Verwendung einer höheren Lebensdauer-Verkürzungs-Elektronenbestrahlungsdosis von ungefähr 5-6 Megarad für ein IGBT-Bauelement für 1200 Volt und einer Dosis von ungefähr 6,4 bis 16 Megarad für ein IGBT-Bau­ element mit 600 Volt. Das Verfahren ermöglicht weiterhin die Verwendung von eine höhere Temperatur zulassenden Lebensdauer­ verkürzungs-Platindiffusion.
Gemäß der vorliegenden Erfindung wird ein Leistungshalbleiter­ bauelement dadurch hergestellt, daß Träger eines ersten Lei­ tungstyps in die freiliegende Oberfläche eines dünnen Halblei­ terchips des ersten Leitungstyps eingeführt werden. Die Träger werden bis zu einer ersten Tiefe in das Substrat eindiffundiert, um einen Bereich mit vergrößerter Konzentration zu bilden. Eine erste Maskenschicht mit Öffnungen, die über dem Bereich der ver­ größerten Leitfähigkeit liegen, wird gebildet, und eine erste vorgegebene Konzentration von Trägern eines zweiten Leitungstyps entgegengesetzt zu dem ersten Leitungstyp wird durch die Öffnun­ gen auf die Chipoberfläche aufgebracht. Ein dünnes Gate-Dielek­ trikum und eine leitende Gate-Elektrode werden über zumindest Teilen der Oberfläche des Bereiches mit vergrößerter Konzentra­ tion ausgebildet. Eine zweite Maskenschicht mit darin ausgebil­ deten Öffnungen wird ausgebildet. Die Öffnungen umgeben die Po­ sitionen der jeweiligen Öffnungen der ersten Maskenschicht und sind zumindest benachbart zu diesen, und sie sind durch jewei­ lige Bereiche des dünnen Gate-Dielektrikums begrenzt. Eine zwei­ te vorgegebene Konzentration von Trägern des zweiten Leitungs­ typs, die kleiner als die erste vorgegebene Konzentration ist, wird durch die Öffnungen der zweiten Maske eingeführt. Die Träger der ersten und zweiten vorgegebenen Konzentration werden dann bei ungefähr einer Temperatur von 1175°C für eine Zeit diffundiert, die von 60 bis 90 Minuten reicht. Die Träger der ersten vorge­ gebenen Konzentration bilden einen Hauptbereich mit relativ hoher Konzentration, und die Träger des die zweite vorgegebene Konzentration aufweisenden Kanalbereichs bilden einen eine re­ lativ niedrige Konzentration aufweisenden Kanalbereich, der den Hauptbereich mit relativ hoher Konzentration umgibt und unter dem dünnen Gate-Dielektrikum liegt. Eine hohe Konzentration von Trägern des ersten Leitungstyps wird durch die Öffnungen der zweiten Maske eingeführt und eindiffundiert, um flache Source- Bereiche zu bilden. Die flachen Source-Bereiche diffundieren seitlich, so daß sie unter dem dünnen Gate-Dielektrikum liegen und die Innenkante des die niedrige Konzentration aufweisenden Kanals begrenzen. Eine Source-Elektrode wird auf den Source- Bereichen ausgebildet, und zwar ebenso wie eine Drain-Elektrode, die elektrisch mit dem Chip verbunden wird.
Gemäß diesem Grundgedanken der vorliegenden Erfindung kann eine weitere Maskenschicht vor dem Schritt der Einführung der Träger des ersten Leitungstyps gebildet werden. Die erste Maskenschicht weist Öffnungen auf, durch die hindurch die Träger des ersten Leitungstyps in die freiliegende Oberfläche des Chips eingeführt werden.
Die Träger des ersten Leitungstyps, die in die freiliegende Oberfläche des Chips eingeführt werden, können bis zu einer ab­ schließenden Tiefe eindiffundiert werden, die durch eine Diffu­ sion bei ungefähr 1175°C für ungefähr 12 Stunden erreicht wird.
Die Trägerlebensdauer des Chips kann verkürzt werden. Der fer­ tiggestellte Chip kann einer Strahlungsdosis von ungefähr 4 Me­ garad oder einer Dosis von ungefähr 5 bis 16 Megarad ausgesetzt werden.
Schwermetallatome können in den Chip eindiffundiert werden, um die Trägerlebensdauer zu verkürzen. Die Schwermetallatome können Platinatome sein, die bei einer Temperatur von ungefähr 955°C oder bei einer Temperatur von ungefähr 960°C bis 970°C ein­ diffundiert werden. Die Schwermetallatome können alternativ Goldatome sein.
Durch die vorliegende Erfindung wird ein IGBT mit verringerter Kanallänge oder einem tieferen angereicherten Konzentrationsbe­ reich geschaffen, wodurch VCE,ON verbessert und der Schalt­ leistungsverlust verringert wird.
Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert.
In der Zeichnung zeigen:
Fig. 1 eine Draufsicht auf die Siliziumoberfläche eines zellenförmigen IGBT-Bauelements,
Fig. 2 eine Querschnittsansicht nach Fig. 1 entlang der Schnittlinien 2-2, die den aktiven Bereich von mehreren Zellen des zellenförmigen IGBT zeigt, und
Fig. 3 eine vergrößerte Ansicht des Kanalbereiches einer Hälfte einer der Zellen nach Fig. 2, so­ wohl für ein bekanntes Bauelement als auch für ein Bauelement gemäß der Erfindung.
Es wird zunächst auf die Fig. 1 und 2 Bezug genommen, in denen ein Teil des aktiven Bereiches eines typischen IGBT- Bauelements gezeigt ist. Lediglich wenige der großen Anzahl von hexagonalen oder sechseckigen Zellen in dem IGBT-Bauelement sind gezeigt. Das IGBT-Bauelement umfaßt eine Siliziumscheibe 10 mit einem P+-Substrat 11, einer dünnen N+-Pufferschicht 12 und einer die Grenzschichten aufnehmenden N--Epitaxialschicht 13 sowie eine Vielzahl von mit Abstand voneinander angeordneten Basisbereichen 14, 15 und 16 vom P-Leitungstyp, die vorzugsweise eine polygonale Topologie aufweisen und die jeweilige ringförmi­ ge Source-Bereiche 17, 18 bzw. 19 enthalten. Der Oberflächen­ bereich zwischen dem Außenumfang jeder Source 17, 18 und 19 und dem Außenumfang der jeweiligen Basisbereiche 14, 15 bzw. 16 definiert jeweilige ringförmige invertierbare Kanalbereiche.
Die invertierbaren Kanalbereiche sind durch eine vieleckige Maschenanordnung von Gateoxyd 20 bedeckt, das seinerseits von einer Polysilizium-Gateschicht 21 bedeckt ist. Die Gateschicht 21 ist durch eine Niedrigtemperaturoxyd- ('LTO'-) Isolierschicht 22 abgedeckt. Ein Aluminiumemitterkontakt 23 wird dann über dem LTO 22 ausgebildet, und ein Kollektorkontakt 24 wird mit der Unterseite der Substratschicht 11 verbunden.
Bei bekannten Verfahren, beispielsweise bei dem, wie es in dem o. g. britischen Patent beschrieben ist, weist die in Fig. 2 gezeigte Halbleiterscheibe ebene parallele obere und untere Oberflächen und ein Substrat 11 aus einem mit Bor dotiertem P+-Material mit einer Dicke von beispielsweise 0,38 mm (15 mil) auf. Das P+-Material wird bis zu einem spezifischen Widerstand von beispielsweise weniger als ungefähr 0,02 Ohm- Zentimeter dotiert. Eine dünne epitaxial aufgewachsene N+- Schicht 12 wird über dem P+-Substrat 11 aufgewachsen. Der Bereich 12 könnte weiterhin ein Bereich sein, der in das Substrat 11 eindiffundiert wird oder er könnte durch direktes Halbleiterplättchen-Verbinden ausgebildet werden.
Eine zweite Epitaxialschicht, die den Haupt-Spannungssperr­ bereich des Bauelements bildet, ist die N--Schicht 13, in der alle diffundierten Grenzschichten ausgebildet werden und die typischerweise mit Phosphor dotiert ist.
Der erste Verarbeitungsschritt der Halbleiterscheibe 10 besteht in der Ausbildung einer (nicht gezeigten) dünnen Oxydschicht mit einer Dicke von beispielsweise ungefähr 400 Angström. Ein üb­ liches Photolackmaterial wird auf die obere Oberfläche der Oxyd­ schicht aufgebracht und mit einem maschenförmigen Muster ver­ sehen. Der freiliegende Teil der dünnen Oxydschicht wird dann fortgeätzt und führt zu der Bildung einer Vielzahl von recht­ winkligen Oxydinseln. Phosphor wird dann durch das Oxyd-Fenster­ muster hindurch in das Silizium implantiert, wobei der Photo­ lack zur Maskierung der Implantation der Atome verwendet wird. Als Beispiel wird die Phosphorimplantation bei einer Beschleu­ nigungsenergie von ungefähr 120 kev und bei einer bevorzugten Dosis von ungefähr 3 E12 ausgeführt, obwohl die Dosis im Bereich zwischen 2 E12 und 7 E12 liegen kann. Alternativ wird das Oxyd nicht geätzt und das Phosphor wird mit einer höheren Energie durch das dünne Oxyd in das Silizium implantiert.
Als eine weitere Alternative wird eine gleichförmige Deck-Im­ plantation von Phosphor zunächst auf die rohe Siliziumoberfläche über die aktiven Bereiche des Chips vor dem Aufwachsen der dünnen Oxydschicht aufgebracht.
Nach dem Abstreifen des Photolackes wird die Phosphorimplanta­ tion als nächstes tief unter die Oberfläche des N--Bereiches 13 eingetrieben, um einen ultratiefen N+-'Anreicherungs'- Bereich 30 zu bilden. Bei den bekannten Verfahren folgt auf die anfängliche ultratiefe N+-'Anreicherungs'-Implantation eine sehr lange Eintreibzeit, typischerweise von ungefähr 8 Stunden.
In dem nächsten Schritt des Verfahrens wird eine Oxydschicht über der Oberfläche der Halbleiterscheibe aufgewachsen, und eine Photolackschicht wird darüber abgeschieden und dann mit einem geeigneten Muster versehen, um Fenster zu bilden. Das Oxyd und das darunterliegende dünne Oxyd werden dann durch die mit Ab­ stand voneinander angeordneten Fenster in dem Photolack geätzt, um die Siliziumoberfläche freizulegen. Danach wird der Photo­ lack entfernt und eine starke Bor-Dosis wird tief in die frei­ liegenden Siliziumoberflächenbereiche implantiert, um die tiefen zentralen Hauptteile der Bereiche 14, 15 und 16 in Fig. 2 zu bilden. Als Beispiel wird die Bor-Implantation bei einer Be­ schleunigungsspannung von ungefähr 50 kev mit einer Dosis von ungefähr 6 E15 ausgeführt. Nach dem Implantationsschritt erfolgt bei dem üblichen Verfahren ein kurzes anfängliches Eintreiben der Implantation, typischerweise in trockenem Stickstoff plus 1% Sauerstoff, um ein anfängliches Eintreiben von 1-2 Mikrome­ tern zu erzielen.
Danach werden Oxydsegmente über den P+-Bereichen 14, 15 und 16 aufgewachsen. Die P+-Bereiche werden anfänglich für eine kurze Tiefe eingetrieben, um eine wesentliche Verarmung des Ober­ flächenbors während des Wachstums dieser Oxydsegmente zu vermei­ den. Eine Photolackschicht wird dann über der Oberfläche abge­ schieden und mit einem derartigen Muster versehen, daß ein Fenstermuster gebildet wird, durch das das gesamte Oxyd mit Ausnahme des über den P+-Bereichen 14, 15 und 16 liegenden Oxyds fortgeätzt wird. Die Photolackschicht wird nachfolgend entfernt, und eine dünne Gate-Oxydschicht 20 wird über den ge­ samten freiliegenden aktiven Bereich der Halbleiterscheibe aufgewachsen.
Eine Polysiliziumschicht 21 wird dann über der Halbleiterscheibe abgeschieden, und eine Photolackschicht wird dann über dem Polysilizium abgeschieden. Der Photolack wird dann gemäß einem weiteren Maskierungsschritt mit einem Muster versehen, wodurch Öffnungen gebildet werden, und er wird als eine Maske zum Ätzen des Polysiliziums verwendet, wodurch Fenster oberhalb der Gate- Oxydschicht 20 gebildet werden. Danach wird die Gate-Oxydschicht geätzt, wodurch die verbleibenden Polysilizium-Maschenbereiche und die Oberfläche des Siliziumsubstrats freigelegt werden, und Bor wird durch die Diffusionsfenster hindurch implantiert. Die Bor-Dosis beträgt hier ungefähr E 13 bei 50 kev, d. h. wesent­ lich niedriger als die starke Bor-Dosis. Diese Bor-Dosis vereinigt sich nach der Diffusion mit dem die höhere Dosis auf­ weisenden Bor-Bereich und bildet einen eine niedrige Konzentra­ tion aufweisenden Kanalbereich 14a, 15a und 16a vom P--Lei­ tungstyp, wobei diese Kanäle die P+-Hauptteile 14, 15 und 16, die durch die eine höhere Konzentration aufweisenden Implanta­ tionen erzeugt wurden, umgeben und flacher als diese sind. Diese Bereiche werden dann typischerweise für ungefähr 2 Stunden bei 1175°C eingetrieben, um eine Tiefe von ungefähr 4,5 Mikrometern zu erreichen. Somit werden leichter dotierte Bor-Bereiche 14a, 15a und 16a, die ringförmige Bereiche sind, in Fig. 2 gebildet, obwohl es klar ist, daß an den Stellen, an denen diese Bereiche die P+-Bereiche 14, 15 und 16 überlappen, sie miteinander verschmelzen.
Die flachen 'Schelf'- oder Randbereiche 14a, 15a und 16a vom P--Leitungstyp, die die tiefen P+-Bereiche 14, 15 und 16 umgeben, sind leicht dotierte Kanalbereiche, die sich unter das Gate-Oxyd erstrecken.
Es ist zu erkennen, daß bei jedem Eintreibvorgang, unter Ein­ schluß des P--Eintreibens, alle Grenzschichten sich weiter tiefer bewegen. Der N+-Bereich 30 bewegt sich in einem geringeren Ausmaß, und die P+-Bereiche 14, 15 und 16 bewegen sich in einem etwas größeren Ausmaß. Es ist weiterhin für den Fachmann bekannt, daß, während sich die Diffusionen in die Tiefe bewegen, sie sich auch seitlich bewegen, wodurch die flachen Diffusionen 14a, 15a und 16a schließlich unter das Gate-Oxyd diffundieren.
Die Oberfläche wird dann in geeigneter Weise entglast, und Ar­ sen-Atome werden beispielsweise bei 50 kev mit einer Dosis von 3 E15 implantiert und beispielsweise bei einer Temperatur von 975°C für ungefähr 120 Minuten eingetrieben, um die ringförmi­ gen N++-Source-Bereiche 17, 18 und 19 zu bilden.
Danach wird ein Zwischenschicht-Siliziumdioxyd- oder LTO-Überzug 22 über der Oberfläche des Chips ausgebildet und dann mit einer Photolackschicht beschichtet, die photolithographisch mit einem Muster versehen wird, um eine Kontaktmaskenöffnung zu bilden. Die durch die Öffnungen in dem Photolack freiliegende Oberfläche wird dann in geeigneter Weise geätzt, um die darunterliegenden inneren Umfangsbereiche der N++-Source-Bereiche 17, 18 und 19 und den zentralen Hauptteil der P+-Bereiche 14, 15 und 16 freizulegen. Nach der Entfernung des Photolackes wird dann eine nachfolgend abgeschiedene Aluminiumschicht photolithographisch mit einem Muster versehen und geätzt, um (nicht gezeigte) Source- und Gate-Elektroden zu bilden. Die Aluminium-Emitter- Elektrode 23 ist eine kontinuierliche Elektrode, die elektrisch jede Zelle parallelschaltet und jeden der P+-Hauptbereiche und den Innenumfang ihrer jeweiligen ringförmigen N++-Source- Bereiche kurzschließt.
Dann wird eine (nicht gezeigte) amorphe Siliziumschicht über der Oberfläche der Halbleiterscheibe abgeschieden und photolitho­ graphisch mit einem Muster versehen und geätzt, um geeignete Emitter- und Gate-Anschlußkissen freizulegen. Während dieses Vorganges kann das amorphe Silizium mit einer geeigneten Plasma­ ätzung geätzt werden. Danach wird Material von der Unterseite der P+-Schicht 11 abgetragen und eine geeignete Kollektor- Elektrode 24 wird an der Bodenfläche angebracht.
Dieses bekannte Verfahren erzeugt ein Grenzschichtmuster, wie es durch die gestrichelten Linien in Fig. 3 gezeigt ist. Das Grenzschichtmuster weist eine Kanallänge von L1 auf, die dem Abstand zwischen den Kanten der Source 17 und der Basis 14 an der Oberfläche des Bereiches 13 entspricht.
Gemäß einem ersten Grundgedanken der vorliegenden Erfindung wird das Eintreiben der P--Kanalbereiche von 120 Minuten bei 1175°C auf einen Bereich von 60-90 Minuten bei 1175°C und vorzugsweise auf ungefähr 90 Minuten verringert, wodurch sich eine kleinere Kanallänge l2 ergibt, die in Fig. 3 gezeigt ist, was sich aus der verringerten seitlichen Diffusion der P-- Diffusion 14a, 15a und 16a ergibt.
Die Halbleiterscheibe wird dann einer Lebensdauerverkürzung entweder durch Elektrodenbestrahlung oder durch Schwermetall­ diffusion unterworfen. Beispielsweise kann eine Platin-Lebens­ dauerverkürzung verwendet werden, indem Platin in die Silizium- Halbleiteroberfläche bei von 960°C bis 970°C eindiffundiert wird. Alternativ kann gemäß der Erfindung die Halbleiterscheibe mit einer vergrößerten Gesamtdosis von 4 Megarad bestrahlt wer­ den.
Es wurde festgestellt, daß das neue Verfahren den Durchlaß­ spannungsabfall oder alternativ die Schaltgeschwindigkeit um ungefähr 20% verringert. So wird der SOA des Bauelements von unge­ fähr 21 Mikrosekunden auf ungefähr 16 Mikrosekunden verringert, was immer noch innerhalb der garantierten Standfestigkeit für kommerzielle IGBT-Bauelemente liegt.
Es können unterschiedliche Source-Implantationsdosen für die N++-Source-Bereiche 17, 18 und 19 verwendet werden. Unter Verwendung einer P--Kanal-Implantation von 8 E13, die für 90 Minuten eingetrieben wurde, wurde das Verfahren für eine Gruppe von 24 Halbleiterscheiben geprüft. Die Prüf-Halbleiterscheiben waren Standard-Epitaxial-Halbleiterscheiben, die von der Fa. Sumitomo beschafft wurden. Die Gruppe wurde auf zwei unter­ schiedliche Anreicherungs-Diffusions-Eintreibzeiten, nämlich 8 Stunden bzw. 12 Stunden aufgeteilt. Weiterhin wurden drei Werte von Source-Implantationsdosen geprüft, nämlich 3 E15, 6 E15 bzw. 1 E16, und vier Ofen-Platin-Eintreibtemperaturen von 905°C, 910°C, 915°C bzw. 920°C wurden ebenfalls geprüft. Die Versu­ che erzeugten die nachfolgenden Ergebnisse, die in Tabelle I ge­ zeigt sind, in der die Sperr-Durchbruchspannung BVDSS, die Schwellenwertspannung Vth und der Durchlaßspannungsabfall VON für diese Teilgruppenexperimente aufgeführt sind. Es sei bemerkt, daß von anderen Lieferanten beschaffte Halbleiterschei­ ben lediglich geringfügig abweichende Ergebnisse liefern.
Gemäß einem weiteren Grundgedanken der Erfindung wird der ultra­ tiefe N+-'Anreicherungs'-Bereich 30 anfänglich bei einer Tem­ peratur von ungefähr 1175°C für ungefähr 12 Stunden eingetrie­ ben, und nicht über die üblichen 8 Stunden, und die eine niedri­ ge Konzentration aufweisenden P--Kanalbereiche 14a, 15a und 16a werden bei einer Temperatur von 1175°C bei einer von 150 Minuten auf 60 Minuten verringerten Eintreibzeit eingetrieben, was zu einer kürzeren Kanallänge führt.
Die kürzere Kanallänge ermöglicht in Kombination mit dem tiefe­ ren Anreicherungsbereich noch höhere Lebensdauer-Verkürzungs- Elektronenbestrahlungsdosen von bis zu 5 oder 6 Megarad ohne Rückschalten für ein 1200 Volt IGBT-Bauelement und Dosen von unge­ fähr 6,4 bis 16 Megarad für ein 600 Volt IGBT-Bauelement.
Es wurde weiterhin festgestellt, daß eine Schwermetalldotierung, wie z. B. Platin, das bei 955°C für 10 Minuten eindiffundiert wurde, ebenfalls zur Verkürzung der Lebensdauer anstelle der Bestrahlung verwendet werden kann, wobei sich annehmbare Durch­ laßspannungsabfälle ergaben.
Das Verfahren verringert weiterhin die Sperrspannung um ungefähr 40 Volt. Es wurde jedoch festgestellt, daß aufgrund der Änderung der Dicke der Epitaxialschicht in den gelieferten Halbleiter­ scheiben diese reduzierte Sperrspannung gelegentlich zu Bau­ elementen führte, die die 1200 Volt-Spezifikation nicht erfüllten. Als Ergebnis sind Halbleiterscheiben mit dickeren Epitaxial­ schichten für dieses Verfahren erforderlich.
TABELLE 1

Claims (12)

1. Verfahren zur Herstellung eines IGBT-Bauelements mit den folgenden Schritten:
Einleiten von Trägern eines ersten Leitungstyps in die freiliegende Oberfläche eines dünnen Halbleiterchips (10), der von dem ersten Leitungstyp ist, und Eindiffundieren der Träger bis zu einer ersten Tiefe in das Substrat, um einen Bereich (30) mit vergrößerter Leitung zu bilden,
Ausbildung einer ersten Maskenschicht mit Öffnungen, die über dem Bereich (30) mit vergrößerter Leitung liegen, und Auf­ bringen einer ersten vorgegebenen Konzentration von Trägern eines zweiten Leitungstyps, der zu dem ersten Leitungstyp ent­ gegengesetzt ist, auf die Chip-Oberfläche durch die Öffnungen hindurch,
Ausbilden eines dünnen Gate-Dielektrikums (20) und einer leitenden Gate-Elektrode über zumindest Teilen der Oberfläche des Bereiches (30) mit vergrößerter Leitung,
Ausbildung einer zweiten Maskenschicht mit Öffnungen, die die Positionen jeweiliger Öffnungen der ersten Maskenschicht umgeben und zumindest benachbart hierzu sind und die durch jeweilige Bereiche des dünnen Gate-Dielektrikums (20) begrenzt sind, und Einleiten einer zweiten vorgegebenen Konzentration von Trägern des zweiten Leitungstyps, die kleiner als die erste vorgegebene Konzentration ist, in den Chip durch die Öffnungen der zweiten Maskenschicht,
Eindiffundieren der Träger der ersten und zweiten vorge­ gebenen Konzentrationen des zweiten Leitungstyps, wobei die Träger der ersten vorgegebenen Konzentration einen Hauptteil (14, 15, 16) mit relativ hoher Konzentration bilden, während die Träger mit der zweiten vorgegebenen Konzentration einen eine relativ niedrige Konzentration aufweisenden Kanalbereich (14a, 15a, 16a) bilden, der den Hauptteil mit relativ hoher Konzentra­ tion umgibt, und unter dem dünnen Gate-Dielektrikum (20) liegt,
Einleiten einer hohen Konzentration von Trägern des ersten Leitungstyps durch die Öffnungen der zweiten Maske und Eindiffundieren der Träger zur Bildung flacher Sourcebereiche (17, 18, 19), die seitlich diffundieren, um unter dem dünnen Gate- Dielektrikum (20) zu liegen und um die Innenkante des die nied­ rige Konzentration aufweisenden Kanalbereiches (14a, 15a, 16a) zu begrenzen,
und Ausbilden einer Source-Elektrode (23) auf den Source­ bereichen (17, 18, 19) und einer Drain-Elektrode, die elektrisch mit dem Chip verbunden ist,
dadurch gekennzeichnet,
daß das Eindiffundieren der Träger der ersten und zweiten vorge­ gebenen Konzentrationen des zweiten Leitungstyps bei einer Temperatur von ungefähr 1175°C für eine Zeit durchgeführt wird, die von 60 bis 90 Minuten reicht.
2. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt der Ausbildung einer weiteren Maskenschicht vor dem Schritt der Einleitung von Trägern des ersten Leitungstyps, wobei die weitere Maskenschicht Öffnungen aufweist, durch die hindurch die Träger des ersten Leitungstyps in die freiliegende Oberfläche des Chips eingeleitet werden.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch den weiteren Schritt der Verkürzung der Trägerlebensdauer des Halbleiterchips.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Träger des ersten Leitungstyps, die in die freiliegende Oberfläche des Chips eingeleitet werden, bis zu einer abschließenden Tiefe eindiffundiert werden, die durch eine Diffusion bei ungefähr 1175°C für ungefähr 12 Stun­ den erreicht wird.
5. Verfahren nach Anspruch 4, gekennzeichnet durch den weiteren Schritt der Verkürzung der Träger-Lebensdauer des Halbleiterchips.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der fertige Chip einer Bestrahlungs­ dosis von ungefähr 4 Megarad ausgesetzt wird.
7. Verfahren nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß der fertige Chip einer Bestrahlungs­ dosis von ungefähr 5-16 Megarad ausgesetzt wird.
8. Verfahren nach einem der Ansprüche 1-5, gekennzeichnet durch den weiteren Schritt des Eindiffundierens von Schwermetallatomen in den Chip zum Verkürzen der Träger­ lebensdauer.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Schwermetallatome Platin sind, die bei einer Temperatur von 960°C bis 970°C eindiffundiert werden.
10. Verfahren nach Anspruch 4, gekennzeichnet durch den weiteren Schritt des Eindiffundierens von Schwermetallatomen in den Chip zur Verkürzung der Träger- Lebensdauer.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Schwermetallatome Platinatome sind, die bei einer Temperatur von ungefähr 955°C eindiffun­ diert werden.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Schwermetallatome Goldatome sind.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043112A (en) * 1996-07-25 2000-03-28 International Rectifier Corp. IGBT with reduced forward voltage drop and reduced switching loss
JP2002505525A (ja) 1998-02-27 2002-02-19 アーベーベー （シュヴァイツ） アクチェンゲゼルシャフト 絶縁ゲートバイポーラトランジスタ
DE19808154A1 (de) * 1998-02-27 1999-09-02 Asea Brown Boveri Bipolartransistor mit isolierter Gateelektrode
US7485920B2 (en) * 2000-06-14 2009-02-03 International Rectifier Corporation Process to create buried heavy metal at selected depth
DE102004017723B4 (de) * 2003-04-10 2011-12-08 Fuji Electric Co., Ltd In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung
JP4082295B2 (ja) * 2003-07-11 2008-04-30 トヨタ自動車株式会社 半導体装置
US20080157117A1 (en) * 2006-12-28 2008-07-03 Mcnutt Ty R Insulated gate bipolar transistor with enhanced conductivity modulation
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US8760904B2 (en) 2010-08-20 2014-06-24 Shine C. Chung One-Time Programmable memories using junction diodes as program selectors
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
TWI478168B (zh) 2010-12-08 2015-03-21 Chien Shine Chung 反熔絲記憶體及電子系統
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US8912576B2 (en) * 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
JP6706786B2 (ja) * 2015-10-30 2020-06-10 一般財団法人電力中央研究所 エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2243952A (en) * 1990-05-09 1991-11-13 Int Rectifier Corp Power transistor device having deep increased concentration region

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4134778A (en) * 1977-09-02 1979-01-16 General Electric Company Selective irradiation of thyristors
EP0077337A1 (de) * 1981-02-23 1983-04-27 Motorola, Inc. Mos-leistungstransistor
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
IT1213234B (it) * 1984-10-25 1989-12-14 Sgs Thomson Microelectronics Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos.
US4716126A (en) * 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US4792530A (en) * 1987-03-30 1988-12-20 International Rectifier Corporation Process for balancing forward and reverse characteristic of thyristors
US5472888A (en) * 1988-02-25 1995-12-05 International Rectifier Corporation Depletion mode power MOSFET with refractory gate and method of making same
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
US5017508A (en) * 1989-06-29 1991-05-21 Ixys Corporation Method of annealing fully-fabricated, radiation damaged semiconductor devices
JP2752184B2 (ja) * 1989-09-11 1998-05-18 株式会社東芝 電力用半導体装置
IT1244119B (it) * 1990-11-29 1994-07-05 Cons Ric Microelettronica Processo di introduzione e diffusione di ioni di platino in una fetta di silicio
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
JPH04322470A (ja) * 1991-04-23 1992-11-12 Fuji Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JPH05160407A (ja) * 1991-12-09 1993-06-25 Nippondenso Co Ltd 縦型絶縁ゲート型半導体装置およびその製造方法
JPH0774356A (ja) * 1993-09-03 1995-03-17 Nippon Inter Electronics Corp 半導体装置の製造方法
JP3125567B2 (ja) * 1994-03-28 2001-01-22 富士電機株式会社 絶縁ゲート型サイリスタ
EP0689238B1 (de) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2243952A (en) * 1990-05-09 1991-11-13 Int Rectifier Corp Power transistor device having deep increased concentration region

Also Published As

Publication number Publication date
US6008092A (en) 1999-12-28
DE19704996A1 (de) 1997-10-30
FR2745952B1 (fr) 1999-06-11
KR100304381B1 (ko) 2001-11-30
IT1290276B1 (it) 1998-10-22
JPH1027807A (ja) 1998-01-27
GB2310082A (en) 1997-08-13
GB9702795D0 (en) 1997-04-02
FR2745952A1 (fr) 1997-09-12
SG54461A1 (en) 1998-11-16
ITMI970242A1 (it) 1998-08-07
TW445547B (en) 2001-07-11
KR970063682A (ko) 1997-09-12
GB2310082B (en) 2000-12-20

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