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JPH1027807A - 半導体デバイス製造方法 - Google Patents

半導体デバイス製造方法

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Publication number
JPH1027807A
JPH1027807A JP9022509A JP2250997A JPH1027807A JP H1027807 A JPH1027807 A JP H1027807A JP 9022509 A JP9022509 A JP 9022509A JP 2250997 A JP2250997 A JP 2250997A JP H1027807 A JPH1027807 A JP H1027807A
Authority
JP
Japan
Prior art keywords
carrier
concentration
forming
chip
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9022509A
Other languages
English (en)
Inventor
Herbert J Gould
ハーバート・ジェイ・グールド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of JPH1027807A publication Critical patent/JPH1027807A/ja
Pending legal-status Critical Current

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    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 順方向電圧降下及びＳＯＡの両方を実質的に
減少させ、かつ、スイッチバックすることなしに高ドー
ズ量の電子照射を可能にする半導体デバイス製造方法を
提供する。 【解決手段】 第１濃度のキャリアで高濃度である各本
体部を形成し、第２濃度であるキャリアで、高濃度の上
記各本体部を囲い込んでいて、かつ薄い誘電性ゲートの
下部にある各低濃度チャンネル領域を形成するステップ
と、浅いソース領域を形成し、上記低濃度チャンネル領
域と接合するステップと、ソース電極及びドレイン電極
とを形成するステップとを含んでいることを半導体デバ
イス製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＧＢＴの製造プ
ロセス及びその結果得られる構造に関するものである。
特に、本発明は、短縮されたチャンネル長、または、Ｖ
CE，ON及びスイッチング電力損失を改善する深いエンハ
ンスト濃度領域を備えたＩＧＢＴに関するものである。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタ（Ｉ
ＧＢＴｓ）は既知であり、さらに、一般的な構造及び製
造プロセスは英国特許第2,243,952号に記載されてい
る。一般的には、上記デバイスのチャンネル長は、ドー
ズ量が６×１０15／ｃｍ3のホウ素注入のドライブイン
後、約１２０分のドライブ、その次にドーズ量が３×１
０15／ｃｍ3のヒ素ソースの注入及び約９７５℃でのド
ライブインによって、製造される。
【０００３】上記プロセスによって、順方向電圧降下と
スイッチング電力損失を有するが、商業的には許容でき
るＩＧＢＴデバイスが製造される。上記デバイスは、カ
リフォルニア州 エルセグンドのインターナショナル
レクティファー社（International Rectifier Corporat
ion of EL Segundo,California）が生産している。
【０００４】
【発明が解決しようとする課題】常に、ＩＧＢＴの順方
向バイアス電圧の低減及びスイッチング電力損失の減
少、即ち安全動作領域（ＳＯＡ）を拡大することが望ま
れている。少数キャリア寿命（少数キャリアが消滅する
までの時間）を短縮させ、シリコン中で少数キャリアの
寿命を短縮することで、ＩＧＢＴのスイッチング速度を
増加させることもまた望まれている。電子照射が少数キ
ャリア寿命の短縮に用いられているが、ＩＧＢＴに照射
されることのできるドーズ量はスイッチバックを排除す
る為に４メガラド未満でなくてはならず、一般的には、
３メガラド未満である。
【０００５】本発明の目的は、順方向電圧降下及びＳＯ
Ａの両方を実質的に減少させ、かつ、スイッチバックす
ることなしに高ドーズ量の電子照射を可能にするプロセ
スを提供することである。
【０００６】さらに、上記照射の効果は、ダイボンド温
度でアニールされることができることである。従って、
該デバイスはこの後、このアニールを避けるために低温
で半田付けされなければならないが、これは組み立て工
程を複雑化する。こうすることで組立プロセスが完了す
る。また、白金、金のような重金属のドーピングは、キ
ャリア寿命を短縮するのには望ましい。しかしながら、
重金属のドーピングは、ベース間の活性領域の抵抗値を
明らかに増大させる。
【０００７】従って、上記と同様の電子照射されたＩＧ
ＢＴのそれを越えるほどでは、順方向電圧降下を増加さ
せることなく、ＩＧＢＴへの重金属ドーピングの利用を
可能にすることが望まれている。
【０００８】
【課題を解決するための手段】概略的に本発明は、通常
１１７５℃で１２０分のチャンネルドライブイン時間か
ら、１１７５℃で６０分から９０分の間のチャンネルド
ライブイン時間に短縮することで、多くのセルからなる
ＩＧＢＴの各セルのチャンネルのチャンネル長を短縮す
るものである。さらに、上記プロセスは、高濃度の少数
キャリアの寿命を消滅させ、従来技術での３メガラドの
電子放射の代わりに４メガラドの電子放射を可能にし、
少ない数値でＳＯＡを減少させる一方で、スイッチング
損失を向上させる。デバイスのソース領域は、３×１０
15のヒ素の注入、それに続く約９７５℃以上でのアニー
ルで形成される。上記の新規プロセスは順方向電圧降下
を向上させ、又は任意にスイッチング速度を約２０％低
減する。従って、上記ＳＯＡは、商業用ＩＧＢＴの許容
保証範囲として知られている、わずか２１マイクロ秒か
ら１６マイクロ秒に短縮される。
【０００９】まれに本発明は、エンハンスメント拡散時
間を１２時間に増加させ、かつチャンネルドライブイン
時間を２時間から１時間に短縮することで、順方向電圧
降下及びスイッチング損失を低減させる。同様にして上
記プロセスは、高濃度の少数キャリアの寿命時間を消滅
させることで、１２００ＶのＩＧＢＴデバイスに対して
は約５〜６メガラドの電子照射を、６００ＶのＩＧＢＴ
に対しては６.４〜１６メガラドの電子照射を可能にす
る。さらに上記プロセスは、白金拡散の高温での少数キ
ャリア寿命の消去を可能にする。
【００１０】具体的に、本発明に係る半導体デバイス製
造方法は、第１の導電型の薄い半導体チップの露出され
ている表面に、上記第１の導電型のキャリアを導入し、
上記キャリアを基板中で第１の深さまで拡散させ、高濃
度化された領域を形成するステップと、上記高濃度化さ
れた領域上に重なる開口部を有する第１のマスク層を形
成し、さらに、上記第１の導電型と反対の導電型で、所
定の第１濃度である第２の導電型のキャリアを、上記開
口部を介して上記チップ表面に加えるステップと、薄い
誘電性ゲートを形成し、さらに、上記高濃度化された領
域の表面の少なくとも一部に導電性ゲート電極を形成す
るステップと、上記各第１マスク層の開口部に近接して
位置し、かつ該開口部を囲み込んでいて、上記各誘電性
薄膜領域を境界とする開口部を有する第２のマスク層を
形成し、さらに、上記所定の第１濃度よりも低濃度であ
る所定の第２濃度の第２導電型のキャリアを、上記第２
のマスク層開口部を介して上記チップ表面に加えるステ
ップと、６０分から９０分の範囲内で、１１７５℃で所
定の上記第１濃度及び第２濃度である上記第２の導電性
のキャリアを拡散させ、所定の上記第１濃度の上記キャ
リアで高濃度である各本体部を形成し、所定の上記第２
濃度である上記キャリアで、高濃度の上記各本体部を囲
い込んでいて、かつ上記薄い誘電性ゲートの下部にある
各低濃度チャンネル領域を形成するステップと、上記第
２のマスク開口部を介して、上記第１の導電型で高濃度
であるキャリアを導入し、上記キャリアを拡散させ、下
部にある上記誘電性ゲート及び上記低濃度チャンネル領
域の内部境界区画で横方向に拡散する浅いソース領域を
形成し、上記低濃度チャンネル領域と接合するステップ
と、上記ソース領域上のソース電極、及び上記チップに
電気的に接続されたドレイン電極とを形成するステップ
とを含んでいることを特徴とする。このことによって、
ＩＧＢＴを構成する個々のセルのチャンネルのチャンネ
ル長を短縮することができる。
【００１１】また、本発明に係る半導体デバイス製造方
法は、上記第１導電型のキャリアを導入する上記ステッ
プの前に、上記第１導電型のキャリアを上記チップの上
記露出された表面に導入する際に通過する開口部を有す
るマスク層を形成するステップを含んでいることが望ま
しい。
【００１２】また、本発明に係る半導体デバイス製造方
法は、上記半導体チップの上記キャリア寿命を短縮する
ステップを含んでいるのがさらに望ましい。
【００１３】さらに、本発明に係る半導体デバイス製造
方法は、約４メガラドのドーズの放射に上記完成したチ
ップをさらされることができる。
【００１４】また、本発明に係る半導体デバイス製造方
法は、上記半導体チップに重金属原子を拡散し、キャリ
ア寿命を消去するステップを含むことができる。
【００１５】さらに、本発明に係る半導体デバイス製造
方法は、上記重金属原子を、約９６０℃〜９７０℃で拡
散される白金とするのが望ましい。
【００１６】本発明に係る半導体デバイス製造方法は、
上記チップの上記露出された表面に導入された上記第１
の導電型の上記キャリアは、約１１７５℃で約１２時間
拡散することで、最終的な深さに拡散されることを特徴
とする。
【００１７】また、本発明に係る半導体デバイス製造方
法は、上記半導体チップの上記キャリア寿命を短縮する
ステップをさらに含んでいることを特徴とする。
【００１８】また、本発明に係る半導体デバイス製造方
法は、約５〜１６メガラドのドーズの放射にさらされる
ことを特徴とする。
【００１９】また、本発明に係る半導体デバイス製造方
法は、上記半導体チップに重金属原子を拡散し、キャリ
ア寿命を消去するステップを含むことが可能である。
【００２０】さらに、上記重金属原子は、約９５５℃で
拡散される白金原子であることが望ましい。
【００２１】また、上記重金属原子は、金原子であって
もよい。
【００２２】
【発明の実施の形態】最初に図１及び図２を参照にし
て、典型的なＩＧＢＴデバイスの活性領域を部分的に示
す。ＩＧＢＴの多くの６角形セルの中の数個のみが示さ
れている。ＩＧＢＴデバイスは、Ｐ+基板１１と、Ｎ+バ
ッフアー薄膜層１２と、Ｎ-エピタキシャル接合レシー
ブ層１３と、望ましくは多角形形態で、個々に環状ソー
ス領域１７、１８、１９を保持する複数のＰ型の互いに
離間されたベース１４、１５、１６とを有するシリコン
ウエーハー１０を含んでいる。各ソース領域１７、１
８、１９の外周縁部と各ベース１４、１５、１６の外周
縁部との間の表面に、それぞれ反転環状チャンネル領域
が形成される。
【００２３】反転環状チャンネル領域は、ポリシリコン
ゲート層２１を順に重ねたゲート酸化物２０の多角形の
膜で覆われている。ゲート層２１は、低温酸化（ＬＴ
Ｏ）絶縁層２２で覆われている。アルミニウムエミッタ
ー電極２３は、ＬＴＯ２２上に形成され、コネクター電
極２４は、基板１１の背面に接続されている。
【００２４】前述した英国の既知のプロセスにおいて、
図２で示されたウエハー１０は、平坦で平行な上表面と
下表面を保持し、さらに、例えば１５ミルの厚さを有
し、Ｐ +材料のホウ素がドープされた基板１１を含んで
いる。例えば、Ｐ型材料をドーピングすることで、抵抗
値は約０.０２オーム・ｃｍ未満となる。Ｎ+エピタキシ
ャル成長薄膜層１２は、Ｐ型基板１１で成長する。領域
１２は、基板１１が拡散された領域、又は直接ウェハー
ボンデングによって形成された領域であることができ
る。
【００２５】上記デバイスの主な電圧障壁領域を形成す
る第２のエピタキシャル層は、全拡散接合が形成されて
いて、一般的にはリンがドーピングされたＮ-層１３で
ある。
【００２６】ウェーハー１０に係るプロセスの第１ステ
ップは、例えば約４００オングストロームの厚さである
酸化薄膜層（図示せず）の形成である。従来型のフォト
レジストが、酸化膜層の上表面に用いられて、メッシュ
型パターンを型どる。上記酸化薄膜層の露出された部分
は、その後エッチングで取り除かれ、結果として、複数
の方形の島状酸化膜層形態になる。次にリンは、原子の
注入をマスクするフォトレジストを用いた酸化窓パター
ンを介してシリコンに注入される。例えば、約１２０ｋ
ｅＶの加速エネルギーで、２×１０12から７×１０12の
範囲のドープ量で可能であるが、望ましくは３×１０12
のドープ量で、上記リンの注入を実行する。選択的に酸
化膜はエッチングされず、高エネルギーによってリン
は、酸化薄膜層を介してシリコンに注入される。
【００２７】また選択的に、リンの全面均一注入は、酸
化薄膜層を成長する前のダイの活性領域上のベアシリコ
ン表面に、最初に用いられる。
【００２８】フォトレジストを剥離した後、注入された
リンは、Ｎ-領域１３の表面下に深くドライブされ、非
常に深いＮ+「エンハンスメント」領域３０が形成され
る。既知のプロセスにおいて、第１の非常に深いＮ
+「エンハンスメント」注入は、一般的には約８時間の
非常に長いドライブ時間が続く。
【００２９】上記プロセスの第２ステップでは、酸化膜
層がウエハー表面上に成長させられ、さらに、フォトレ
ジスト層が上層に堆積された後、窓を形成するように適
切なパターンが型どられる。その後、酸化膜層及び下層
である酸化薄膜層は、フォトレジストの間隔窓を介して
エッチングされ、シリコン表面が露出される。その後フ
ォトレジストは除去され、多量のドープ量のホウ素が、
露出されたシリコン領域深くに注入され、図２の領域１
４、１５及び１６である深い中心本体部を形成する。例
えば、ホウ素注入は、約５０ｋｅＶの加速電圧で、ドー
ズ量が約６×１０15で実行される。従来のプロセスで上
記注入ステップに続くのは、一般的には乾燥した窒素に
１％の酸素が加えたものによる上記注入の第１のドライ
ブであり、１〜２ミクロンの第１のドライブ深度が得ら
れる。
【００３０】その後、酸化膜層部分はＰ+領域１４、１
５及び１６上で成長する。Ｐ+領域は、浅い深さに第１
ドライブされ、酸化膜層部分の成長中に表面のホウ素の
欠乏を実質的に防ぐ。フォトレジスト層が上記表面上に
堆積された後、窓パターンを形成するパターンが型どら
れる。上記パターンによって、領域１４、１５及び１６
上部を除いた全酸化膜層がエッチングで除去される。フ
ォトレジスト層は実質的に取り除かれて、ゲート酸化薄
膜層２０は、ウエハーの露出された活性領域上で成長す
る。
【００３１】ポリシリコン層２１がウェハー上に堆積さ
れた後に、フォトレジスト層がポリシリコン層上に堆積
される。上記フォトレジストは、開口部を形成する別の
マスクステップに対応して、パターンを型どり、ポリシ
リコンのマスクとして利用され、このことによってゲー
ト酸化膜層２０上に窓が形成される。その後、ゲート酸
化膜層はエッチングされ、そのことで、残りのポリシリ
コン膜とシリコン基板の表面が露出され、さらには、拡
散窓を介してホウ素が注入される。ここでは、ホウ素の
ドーズ量は、多ホウ素ドーズ量の場合よりも格段に低い
５０ｋｅＶで、約１０13である。拡散後、上記ホウ素ド
ーズは高ホウ素ドーズ量領域に浸透し、低濃度Ｐ-型チ
ャンネル領域１４ａ、１５ａ及び１６ａを形成する。上
記チャンネル領域は、高濃度注入で形成されたＰ+本体
部１４、１５及び１６を囲い込むものであり、かつ上記
Ｐ+本体部よりも浅いものである。一般的に、上記領域
は、１１７５℃で約２時間ドライブインされた後、約
４．５ミクロンのドライブイン深度に達する。このよう
にして、図２の環状領域であるホウ素ドーズ少量領域１
４ａ、１５ａ及び１６ａが形成されるが、Ｐ+領域１
４、１５及び１６に重ねられた上記領域において、ホウ
素ドーズはお互いを浸透しあうことは明らかなことであ
る。
【００３２】深いＰ+領域１４、１５及び１６を囲み込
んでいるＰ-の浅い「棚」１４ａ、１５ａ、１６ａは、
ゲート酸化膜層の下に拡がる少量ドーピングチャンネル
領域である。
【００３３】Ｐ-ドライブインを含む各ドライブにおい
て、全ての接合は、深くへ移動し続けることが注目され
ている。Ｎ+領域３０はドーズ少量領域へ移動し、Ｐ+層
１４、１５及び１６は何らかのドーズ多量領域へ移動す
ることが知られている。拡散で深くにドライブされた
際、拡散は横に移動し、それによって、最終的に浅い拡
散１４ａ、１５ａ及び１６ａが、ゲート酸化膜層の下で
拡散されるということも、当業者にとって既知である。
【００３４】その後表面は適切なガラスで覆われ、例え
ば５０ｋｅＶでドーズ量が３×１０15のヒ素を注入し、
さらに９７５℃で約１２０分間ドライブインすること
で、例えば、アニールＮ++領域１７、１８及び１９が形
成される。
【００３５】その後、二酸化シリコンの中間層又はＬＴ
Ｏコーティング２２が、チップの表面上に形成され、次
に、光触刻パターンであるフォトレジストでコーティン
グし、電極マスク開口部を形成する。その後、フォトレ
ジスト上の開口部を介して露出された表面は適切にエッ
チングされ、下部にあるＮ++ソース１７、１８、１９及
びＰ+領域１４、１５、１６の内部周辺部が露出され
る。フォトレジストを除去した後、次に堆積されるアル
ミニウム層のパターンが型どられ、エッチングされるこ
とでソース電極及びゲート電極（図示せず）が形成され
る。アルミニウムエミッター電極２３は、連続した電極
であり、各セルを並列に接続し、さらに各Ｐ+本体部領
域と各環状Ｎ++ソース領域の内部周辺部とをショートさ
せる。
【００３６】次にアモルファスシリコン層（図示せず）
は、光触刻パターンが型どられたウエハー表面に堆積さ
れ、エッチングされることで適切なエミッター及びゲー
トパッドが露出される。上記工程中、アモルファスシリ
コンは、適当なプラズマエッチャーによってエッチング
されることができる。その後素材が、Ｐ+層１１の背面
から除去された後、適切なコレクター電極が２４が背表
面に取り付けられる。
【００３７】上記既知プロセスよって、図３の点線で示
されたような接合パターンを形成する。上記接合パター
ンは、ソース領域１７の端と領域１３のベース領域１４
との間の距離であるチャンネル長ｌ1を有する。
【００３８】本発明の第１の実施形態では、Ｐチャンネ
ル領域のドライブインは、１１７５℃で１２０分行うも
のから、短縮されて１１７５℃で、望ましくは９０分で
あり６０分から９０分の範囲で行うものである。このこ
とによって、図３で示された短縮されたチャンネル長ｌ
2が提供される。この結果、Ｐ拡散層１４ａ、１５ａ及
び１６ａの横方向の拡散が縮小される。
【００３９】その後ウエハーは、電子照射又は重金属拡
散をどちらかによって、キャリア寿命を消滅させるよう
に処理される。例えば、白金によるキャリア寿命の消去
は、９６０℃から９７０℃でシリコンウエハーに白金を
拡散することで利用することができる。選択的に本発明
において、４メガラドに増加させられた総ドーズ量にウ
エハーが照射されてもよい。
【００４０】上記新規プロセスが発見されることで、順
方向電圧降下が低減され、又は選択的には、スイッチン
グ速度が約２０％短縮されることが理解できる。このよ
うにして、デバイスのＳＯＡは、商業用ＩＧＢＴの耐久
保証時間内である約２１マイクロ秒から１６マイクロ秒
に短縮される。
【００４１】異なるソースのドーズ注入が、Ｎ++ソース
領域１７、１８及び１９に利用されることができる。９
０分間ドライブインされた８×１０13のドーズ量が注入
されたＰチャンネルを用いて、上記プロセスは、２４枚
のウエーハーのグループでテストがされる。テストウエ
ーハーは、住友から入手した、標準エピタキシャルウエ
ーハーである。上記グループは２つの異なるエンハンス
メント拡散ドライブイン、つまり８時間のドライブイン
拡散と１２時間のドライブイン拡散に分けられている。
３×１０15、６×１０15、１×１０16の３種類の濃度の
注入ドーズソースのそれぞれがテストされ、さらに、９
０５℃、９１０℃、９１５℃、９２０℃の４つの白金の
炉温度のそれぞれについてもテストが行われる。上記テ
ストによって、分割された条件の実験に係る逆方向ブレ
ークダウン電圧値ＢＶＤSS、しきい電圧値Ｖth、順方向
電圧降下値ＶONが記載された以下に示す表１が得られ
た。別の供給元から入手したウエーハーは、わずかに異
なる結果を示すだけであることに注目すべきである。
【００４２】
【表１】
【００４３】本発明に係る別の実施形態において、非常
に深いＮ+エンハンスメント領域３０は、１１７５℃
で、慣習的な８時間よりもむしろ約１２時間、第１ドラ
イブインがされてされたものであり、さらに、低濃度Ｐ
-型チャンネル領域１４ａ、１５ａ、１６ａは、１１７
５℃で、１２０分から短縮された６０分ドライブインさ
れる。この結果、短縮されたチャンネル長が得られる。
【００４４】短縮されたチャンネル長が深いエンハンス
メント領域に形成された場合、上記チャンネル長によっ
て、スイッチバックなしにドーズ濃度が５〜６メガラド
までのキャリア寿命を短縮する優れた電子照射と、ドー
ズ量が約６．４〜１６メガラドでさらに１２００ＶのＩ
ＧＢＴデバイスと、６００ＶのＩＧＢＴデバイスとを可
能にする。
【００４５】容認できる順方向電圧降下を得る間、照射
された場所において、白金を９５５℃で１０分間拡散さ
せるという、重金属ドーピングがキャリア寿命の短縮に
用いられることができるといったことが理解できる。
【００４６】上記プロセスは、阻止電圧を約４０Ｖまで
低減させることもできる。しかしながら、供給されたウ
エーハーのエピタキシャル層の膜厚が様々であるから、
上記低減された阻止電圧よって、結果的に１２００Ｖの
仕様を満たさないデバイスを招くこともある。結論とし
て、上記プロセスにはエピタキシャル薄膜層を有するウ
エーハーが望まれる。
【図面の簡単な説明】
【図１】 セルからなるＩＧＢＴデバイスのシリコン表
面の上面図を示すものである。
【図２】 図１に与えられている線２ー２部分に係る断
面図であり、セルからなる上記ＩＧＢＴのいくつかのセ
ルの活性層を示すものである。
【図３】 本発明に係るものであり同様の既知デバイス
でもある、図２のセルの１つの半分のチャンネル領域の
拡大図である。
【符号の説明】
１０…シリコンウエーハー １１…Ｐ+基板 １２…Ｎ+バッファー層 １３…Ｎ-エピタキシャル接合層 １４、１５、１６…Ｐ型間隔ベース １７、１８、１９…環状ソース領域 ２０…ゲート酸化膜層 ２１…ポリシリコンゲート層 ２２…低温酸化絶縁層 ２３…アルミニウムエミッター電極 ２４…コネクター電極 ３０…Ｎ+エンハンスメント層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型の薄い半導体チップの露出
    されている表面に、上記第１の導電型のキャリアを導入
    し、上記キャリアを基板中で第１の深さまで拡散させ、
    高濃度化された領域を形成するステップと、 上記高濃度化された領域上に重なる開口部を有する第１
    のマスク層を形成し、さらに、上記第１の導電型と反対
    の導電型で、所定の第１濃度である第２の導電型のキャ
    リアを、上記開口部を介して上記チップ表面に加えるス
    テップと、 薄い誘電性ゲートを形成し、さらに、上記高濃度化され
    た領域の表面の少なくとも一部に導電性ゲート電極を形
    成するステップと、 上記各第１マスク層の開口部に近接して位置し、かつ該
    開口部を囲み込んでいて、上記各誘電性薄膜領域を境界
    とする開口部を有する第２のマスク層を形成し、さら
    に、上記所定の第１濃度よりも低濃度である所定の第２
    濃度の第２導電型のキャリアを、上記第２のマスク層開
    口部を介して上記チップ表面に加えるステップと、 ６０分から９０分の範囲内で、１１７５℃で所定の上記
    第１濃度及び第２濃度である上記第２の導電性のキャリ
    アを拡散させ、所定の上記第１濃度の上記キャリアで高
    濃度である各本体部を形成し、所定の上記第２濃度であ
    る上記キャリアで、高濃度の上記各本体部を囲い込んで
    いて、かつ上記薄い誘電性ゲートの下部にある各低濃度
    チャンネル領域を形成するステップと、 上記第２のマスク開口部を介して、上記第１の導電型で
    高濃度であるキャリアを導入し、上記キャリアを拡散さ
    せ、下部にある上記誘電性ゲート及び上記低濃度チャン
    ネル領域の内部境界区画で横方向に拡散する浅いソース
    領域を形成し、上記低濃度チャンネル領域と接合するス
    テップと、 上記ソース領域上のソース電極、及び上記チップに電気
    的に接続されたドレイン電極とを形成するステップとを
    含んでいることを特徴とする半導体デバイス製造方法。
  2. 【請求項２】 上記第１導電型のキャリアを導入する上
    記ステップの前に、上記第１導電型のキャリアを上記チ
    ップの上記露出された表面に導入する際に通過する開口
    部を有するマスク層を形成するステップを、さらに含ん
    でいることを特徴とする上記請求項１記載の半導体デバ
    イス製造方法。
  3. 【請求項３】 上記半導体チップの上記キャリア寿命を
    短縮するステップをさらに含んでいることを特徴とする
    上記請求項１記載の半導体デバイス製造方法。
  4. 【請求項４】 上記チップの上記露出された表面に導入
    された上記第１の導電型の上記キャリアは、約１１７５
    ℃で約１２時間拡散することで、最終的な深さに拡散さ
    れることを特徴とする上記請求項１記載の半導体デバイ
    ス製造方法。
  5. 【請求項５】 上記半導体チップの上記キャリア寿命を
    短縮するステップをさらに含んでいることを特徴とする
    上記請求項４記載の半導体デバイス製造方法。
  6. 【請求項６】 上記完成したチップが、約４メガラドの
    ドーズの放射にさらされることを特徴とする請求項１記
    載の半導体デバイス製造方法。
  7. 【請求項７】 上記完成したチップが、約５〜１６メガ
    ラドのドーズの放射にさらされることを特徴とする請求
    項４記載の半導体デバイス製造方法。
  8. 【請求項８】 上記半導体チップに重金属原子を拡散
    し、キャリア寿命を消滅させるステップを含むことを特
    徴とする請求項１記載の半導体デバイス製造方法。
  9. 【請求項９】 上記重金属原子は、約９６０℃〜９７０
    ℃で拡散される白金であることを特徴とする請求項８記
    載の半導体デバイス。
  10. 【請求項１０】 上記半導体チップに重金属原子を拡散
    し、キャリア寿命を消滅させるステップを含むことを特
    徴とする請求項４記載の半導体デバイス製造方法。
  11. 【請求項１１】 上記重金属原子は、約９５５℃で拡散
    される白金原子であることを特徴とする請求項１０記載
    の半導体デバイス製造方法。
  12. 【請求項１２】 上記重金属原子は、金原子である請求
    項１０記載の半導体デバイス製造方法。
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