DE3855603T2 - Integrierter bipolarer Hochspannungsleistungstransistor und Niederspannungs-MOS-Transistorstruktur in Emitterumschaltkonfiguration und Herstellungsverfahren - Google Patents

Description

• Die Erfindung betrifft eine integrierte Schaltung mit einem bipolaren Hochspannungs-Leistungstransistor und einem MOS- Niederspannungs-Leistungstransitor in Emitterumschaltkonfiguration, sowie ein zugehöriges Herstellungsverfahren. In der EP-A-0 247 660 ist ein Element mit einer P&spplus;-Zone und einem N- Emitter beschrieben. Bei der Emitterschaltanordnung handelt es sich um eine Schaltungskonfiguration, bei welcher ein Niederspannungs-Leistungstransistor (typischerweise ein MOS-Transistor) den Emitterstrom eines Hochspannungs-Leistungstransitors (typischerweise ein bipolarer Transistor) unterbricht, um ihn abzuschalten. Diese Konfiguration, die bis jetzt üblicherweise mit Hilfe diskreter Bauelemente realisiert wurde, hat die folgenden Vorteile:
• - sie erhöht die Festigkeit eines Bipolartransistors gegen die Möglichkeit eines sekundären Durchbruchs in Sperrichtung (ESB);
• - sie kombiniert die Fähigkeit hoher Betriebsströme und Spannungen des gesteuerten Transistors mit der hohen Arbeitsgeschwindigkeit des Niederspannungstransistors;
• - sie erlaubt die unmittelbare Ansteuerung des Systems von linearen Logikschaltungen aus über das MOS-Tor.
• Im Hinblick auf die Vorteile, welche eine integrierte Schaltung generell gegenüber einer mit diskreten Bauelementen aufgebauten Analogschaltung aufweist, liegt der Zweck der Erfindung darin, einen bipolaren Hochspannungs-Leistungstransistor und einen MOS-Niederspannungs-Leistungstransistor in einer Emitterschaltkonfiguration zusammen in einer integrierten Schaltung auf einem einzigen Plättchen aus Halbleitermaterial zu realisieren.
• Zu diesem Zweck lehrt die Erfindung die Lösungen, die in den beiliegenden Ansprüchen beschrieben sind.
• Eine Struktur gemäß der Erfindung ist im Anspruch 1 definiert. Ein Herstellungsverfahren für eine solche Struktur gemäß der Erfindung ist im Anspruch 2 angegeben.
• Die Merkmale dieser Lösungen werden deutlicher aus der folgenden Beschreibung und den beiliegenden Zeichnungen nichteinschränkender Ausführungsformen. In diesen zeigen:
• Fig. 1 das elektrische Ersatzschaltbild einer durch die Erfindung zu realisierenden integrierten Struktur mit vier Anschlüssen;
• Fig. 2 bis 7 eine Struktur gemäß der Erfindung in Form eines Vertikal-MOS-Leistungstransitors während verschiedener Stufen des Herstellungsverfahrens;
• Fig. 8 eine am Ende des anhand der Figuren 2 bis 7 erläuterten Verfahrens erhaltene Struktur; und
• Fig. 9 ein Diagramm der Konzentrationen der verschiedenen Dotiermittel längs einer Schnittlinie durch die Struktur nach Fig. 7.
• Figur 1 zeigt das elektrische Ersatzschaltbild 4-poliger integrierter Strukturen, wie sie durch die Erfindung geschaffen werden sollen.
• Die Schaltung besteht aus einem bipolaren Hochspannungs-Leistungstransistor T, der über seinen Emitter an die Drainelektrode eines Niederspannungs-MOS-Leistungstransistors P angeschlossen ist. Die verschiedenen Stufen des Herstellungsverfahrens der integrierten Struktur in Form eines Vertikal-MOS-Elementes werden nachfolgend beschrieben.
• Man läßt zunächst eine erste hochohmige N&supmin;-leitende Epitaxialschicht 2 auf einem N&spplus;-leitenden Substrat 1 aufwachsen (Fig. 2).
• Dann bildet man eine P&spplus;-leitende Zone 3 durch Ablagerung oder Implantation mit nachfolgender Diffusion auf der Schicht 2 aus (Fig. 3). Es folgt mittels des gleichen Prozesses eine N&spplus;-leitende Zone 4 (Fig. 4). Dieser folgt ein Aufwachsen einer zweiten N-leitenden Epitaxialschicht 5 (Fig. 5) und durch bekannte Oxidations-, Photomaskierungs-, Implantations- und Diffusionsverfahren die Ausbildung der P&spplus;-leitenden Zonen 8, welche dafür sorgen, daß die die Basis des Bipolartransistors bildende Zone 3 zur Oberfläche geführt wird (Fig. 6). Dann werden mit bekannten Prozessen im Bereich zwischen den beiden Zonen 8 zur Bildung eines Niederspannungs-Vertikal-MOS-Leistungstransistors die relativ P-leitenden Körperzonen 6, die N&spplus;-leitenden Source- Zonen 7 (Fig. 7), die Gate-Zone 9 und die Metallbeschichtungen 10, 11 und 14 zur Bildung ohmschen Kontaktes zu den Zonen 6, 7 und 8 und dem Substrat 1 ausgebildet (Fig. 8).
• Fig. 8 zeigt den endgültigen Aufbau, wie er nach Ergänzung der Anschlüsse C (Kollektor), B (Basis), S (Source) und G (Gate) und der Isolierschicht 12 für das Gate 9 erscheint (das Gate wird mit seinem Anschluß über dem isolierten Leiter 13 verbunden). Die Bereiche 1, 2, 3 und 4 der Figur bilden jeweils Kollektor, Basis bzw. Emitter eines Bipolartransistors, während der Bereich 5 die Drainzone des MOS bildet. Diese Drain-Zone ist dementsprechend unmittelbar mit dem Emitter des Bipolartransistors verbunden, so daß eine Struktur gebildet wird, deren äquivalentes Schaltbild Figur 1 darstellt.
• Der Emitter 4 ist eine vollständig überdeckte N&spplus;-leitende aktive Zone; durch Wachsen einer zweiten N-leitenden Epitaxialschicht 5 ist es also möglich, die Drain-Zone des MOS mit dem Emitter 4 des Bipolartransistors zu verbinden.
• Das Konzentrationsprofil (Co) der verschiedenen Dotierstoffe in den unterschiedlichen Zonen des Aufbaus längs der Linie A-A in Fig. 7 ist in Fig. 9 dargestellt, deren Achse x den Abstand von der Oberseite der Struktur angibt.
• Die fertige Struktur ist mit vier Anschlüssen versehen, von denen drei auf einer Seite des Halbleiterplättchens und der vierte auf der anderen Seite liegen.
• Das beschriebene Verfahren läßt sich offensichtlich zur gleichzeitigen Ausbildung mehrerer Paare von Bipolar- und MOS-Transistoren auf demselben Chip anwenden, welche einen gemeinsamen Kollektoranschluß aufweisen und mit ihren Basiskontakten, Source- und Gatekontakten mit drei zugehörigen gemeinsamen Anschlüssen verbunden sind über eine Metallschicht, die am Ende des Verfahrens über der Oberseite des Chips ausgebildet werden.

Claims (2)

1. Integrierte Struktur mit einem bipolaren Hochspannungsleistungstransistor und einem Niederspannungsvertikal-MOS- Leistungstransistor in Emitterschaltkonfiguration mit

- einem N&spplus;-leitenden Halbleitersubstrat (1),

- einer darüberliegenden Halbleiterschicht (2,5)

- einer ersten P&spplus;-leitenden Zone (3), die in die oben genannte Schicht (2) eingebettet ist,

- einer zweiten P&spplus;-leitenden Zone (8), welche die erste oben genannte Zone an die Oberfläche führt, wobei die erste und zweite Zone die Basiszone des Bipolartransistors bilden,

- einer dritten N&spplus;-leitenden Zone (4), die mit ihrem unteren Teil an die oben genannte erste Zone angrenzt und die Emitterzone des Bipolartransistors bildet,

wobei:

- die Halbleiterschicht (2,5) aus einer ersten N-leitenden epitaktischen Schicht (2) und einer auf ihr gewachsenen zweiten epitaktischen N-leitenden Schicht (5) besteht,

- die erste Zone in der ersten epitaktischen Schicht in der Nähe der Oberfläche angrenzend an die zweite epitaktische Schicht liegt,

- die zweite Zone in der zweiten epitaktischen Schicht liegt,

- die dritte Zone (4) aus einer vollständig bedeckten Schicht besteht, die rittlings zwischen der Grenze der ersten und der zweiten Schicht gelegen ist,

- die P-leitenden Körperzonen (6) des MOS in der zweiten epitaktischen Schicht in der Nähe ihrer Oberfläche und oberhalb der dritten Zone liegt,

- die N&spplus;-leitenden Source-Zonen (7) des MOS innerhalb der P- leitenden Körperzonen (6) liegen,

- die Drain-Zone des MOS im wesentlichen aus der Zone der zweiten epitaktischen Schicht zwischen der dritten Zone und den oben genannten Körperzonen besteht.

2. Verfahren zur Herstellung einer integrierten Struktur mit einem bipolaren Hochspannungsleistungstransistor und einem Niederspannungsvertikal-MOS-Leistungstransistor in Emitterschaltkonfiguration, wobei

- eine erste hochohmige N&supmin;-leitende Epitaxialschicht (2), welche den Kollektor des Bipolartransistors bilden soll, auf einem N&spplus;-leitenden Subtrat (11) wachsen gelassen wird,

- eine P&spplus;-leitende Zone (3), welche als Basis des Bipolartransistors dienen soll, und dann eine N&spplus;-leitende Zone (4), die als überdeckte Emitterzone desselben Transistors dienen soll, nacheinander auf der ersten Schicht durch Ablagerung oder Implantation und anschließende Diffusion ausgebildet werden, und wobei:

- eine zweite N-leitende epitaktische Schicht (5), welche die Drain-Zone des MOS-Transistors und gleichzeitig automatisch die Verbindung zwischen Drain-Zone des MOS-Transistors und Emitter des Bipolartransistors bilden soll, auf der ersten epitaktischen Schicht aufwachsen gelassen wird,

- P-leitende Körperzonen (6) des MOS-Transistors dann in der zweiten epitaktischen Schicht ausgebildet werden, N&spplus;-leitende Source-Zonen (7) innerhalb der P-leitenden Körperschichten ausgebildet werden, und eine Gate-Zone (9) teilweise oberhalb der Source-Zonen mittels bekannter Prozesse oberhalb der obengenannten überdeckten Emitterzone des Bipolartransistors ausgebildet wird,

- eine P&spplus;-leitende Zone (8), welche eine elektrische Verbindung der Basiszone des Bipolartransistors zur Oberfläche ermöglicht, ebenfalls auf der Seite des MOS-Transistors mittels bekannter Oxidations-, Photomaskierungs-, Implantations- und Diffusionstechniken ausgebildet wird.