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Gebiet der vorliegenden
Erfindung
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Die vorliegende Erfindung bezieht
sich auf das Gebiet der Herstellung von Halbleiterbauteilen und
bezieht sich insbesondere auf das Bilden von Grabenisolationsstrukturen,
die benachbarte Gebiete elektrisch isolieren.
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Der Trend in der Halbleiterfertigung
zu Schaltkreiskomponenten mit größeren Dichten
hat die Verschiebung von lokalen Isolationsschichten hin zur Isolation
mit Gräben
vorangetrieben. Dementsprechend wurde die Isolation mit Gräben die
Standarttechnik bei den Halbleiternbauteilgenerationen von unter
250 nm. Grabenisolationstechniken minimieren die Größe der verbrauchten
Substratoberflächenbereiche
wegen den, in Bezug zur Substratoberflächenebene, senkrecht orientierten
Strukturen. Die seitliche Ausdehnung der vertikalen Strukturen der Gräben können in
zukünftigen
Bauteilgenerationen auf 200 nm oder sogar weniger geschrumpft werden.
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Mit der Einführung von vertikalen Strukturen, wurden
jedoch neue Nachteile, die die Isolation der Halbleiterbauteile
betreffen sichtbar. Die Gräben
werden typischerweise in einem Plasmaätzprozess gebildet. Die Plasmaätzung erzeugt
Gitterversetzungen in der Kristallstruktur und scharfkantige obere
Ecken an den Seitenwänden
bzw. Rändern
der anliegenden aktiven Gebiete des Halbleiterbauteils. Gitterversetzungen
und insbesondere scharfkantige Ecken sind dafür bekannt Leckströme in Feldeffekttransistoren, insbesondere
in Kurzkanalbauteilen, zu erzeugen. Die Kanteneffekte sind in Kurzkanalbauteilen
bedeutender, weil die Kanalbereiche dieser Bauteile in der Breitenrichtung,
d. h. in der Richtung senkrecht zur Kanallängenrichtung, verkürzt sind,
während
die Kanteneffekte unverändert
bleiben. Um die Kanteneffekte zu reduzieren, wird gewöhnlich ein
thermisches Oxidationsverfahren eingesetzt um ein thermisches Liner-Oxid
zu bilden, gleichzeitig die obere Kante des Isolationsgraben mit
einer runden Form zu versehen und die Gitterversetzungen an den
Seitenwänden
der anliegenden aktiven Gebiete zu reparieren, um die damit einhergehenden
Leckströme
zu unterdrücken.
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Ein weiteres Problem beim Grabenisolationsprozess
ist die Bildung von Divots, d. h. Vertiefungen im Feldoxid, die
an die aktiven Gebiete der Halbleiterbauteile angrenzen. Divots
können
auch Leckströme
verursachen und können
außerdem
die Bauteilstabilität
und die Integrität
der Gateisolationsschicht vermindern. Um die Bildung von Divots
zu vermeiden oder zu vermindern kann die Dicke des thermischen Lineroxides
verringert werden. Eine Verringerung der Lineroxiddicke führt jedoch
zusätliche unerwünschte mechanische
Spannungen in das Halbleiterbauteil ein, insbesondere in Halbleiter
auf Isolator (SOI) Bauteilen. Die eingeführten Spannungen können jedoch
in einer Verschlechterung der Leistung des Bauteils resultieren.
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Um den Grabenisolationsprozess, entsprechend
einem typischen Ablauf nach dem Stand der Technik, detailliert zu
erläutern
wird der Prozessfluss des Bildens einer flachen Grabenisolation
in einem SOI-Feldeffekttransistor mit Bezug zu den 1a–1h beschrieben,
die schematische Querschnittsansichten in der Breitenrichtung, der
Richtung senkrecht zur Kanallängenrichtung
des teilweise gebildeten Feldeffekttransistor, darstellen.
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1a,
stellt schematisch eine SOI-Struktur 1 dar, die ein Substrat 10 umfasst
mit einer verborgenen Oxidschicht (BOx) 20, einer Siliziumschicht
(Si) 30, die darauf gebildet ist, einer Hilfsoxidschicht 40, die
im Laufe des Prozesses wieder entfernt wird, und einer Siliziumnitridschicht
(Si3N4) 50,
die auf der Siliziumschicht 30 gebildet ist.
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Ein typischer Prozessfluss zum Bilden
der SOI-Struktur 1 beinhaltet bekannte Oxidations- und Abscheidprozesse,
deren Beschreibung daher weggelassen wird.
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1b stellt
schematisch die SOI-Struktur 1 dar, mit einem Siliziumnitridgebiet 51,
einem Hilfsoxidgebiet 41 und einem aktiven Siliziumgebiet 31, das
ein aktives Gebiet bildet, in dem ein Transistorelement gebildet
werden kann, und einen Graben 61 der die anliegenden aktiven
Siliziumgebiete 31 teilt.
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Das Bilden des Grabens 61 kann
einen Isolationslithographieprozess (der Fotolack ist nicht gezeigt)
und einen anschließenden
anisotropen Grabenätzprozess
einschließen,
in dem die Hilfsoxidschicht 40 als eine Ätzstoppschicht
beim Strukturieren der Siliziumsitridschicht 50 verwendet
wird . Ein weiterer anisotroper Plasmaätzprozess wird verwendet, um
die Siliziumschicht 30 zu ätzen, in dem die Prozessparameter
gesteuert werden, um die gewünschte
Steigung der Seitenwände
im Bereich von 70–85° zu erhalten.
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1c stellt
schematisch die SOI-Struktur 1 nach Beendigung einer thermischen
Oxidation dar, die verwendet wird um ein Lineroxid 43 an
den Seitenwänden 32 des
Grabens 61 zu formen. Jeweils ist ein Lineroxid dargestellt,
ein dünnes
Lineroxid 43 (linke Figur) und ein dickes Lineroxid 43 (rechte
Figur) das zusammen mit dem Hilfsoxidgebiet 41 das thermische
Oxid 42 bildet.
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Die Dicke des thermischen Lineroxides 43 wird
durch die Dauer, die Temperatur und die Sauerstoffkonzentration
in der Umgebung des Oxidationsprozesses bestimmt. Die Dicke des
Lineroxides 43 beeinflusst stark die elektrischen und mechanischen Eigenschaften
des zu bildenden Halbleiterbauteils. Ein dünnes thermisches Lineroxid 43 neigt
dazu im nachfolgenden chemisch mechanischen Polierprozess (CMP)
und dem anschließenden Ätzprozess
die Bildung von Divots 85, aufgrund der Spannungen in der
Silizium/Siliziumdioxid-Grenzschicht an den Seitenwänden 32 des
Grabens 61, zu fördern.
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Andererseits führen dicke thermische Lineroxide 43 (rechte
Seite) zusätzliche
mechanische Spannungen in die Halbleiterstruktur ein, verursacht durch
einen ersten "bird's beak" 41a (vogelschnabelförmiger Siliziumoxidbereich),
der im Hilfsoxidgebiet 41 und einen zweiten "bird's beak" 42a,
der in der Silizium 31/verborgenes Oxid 20 -Grenzschicht,
bedingt durch Sauerstoffdiffusion während des thermischen Oxidationsprozesses,
gebildet wird. Der zweite "bird's beak" 42a führt zu einem
Verbiegungseffekt in dem aktiven Siliziumgebiet 31.
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1 d
stellt schematisch die SOI-Struktur 1 mit einer darauf
abgeschiedenen Siliziumoxidschicht 80 dar, die mit bekannten
Abscheidtechniken wie einem chemischen Dampfabscheidprozess gebildet wird.
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Die abgeschiedene Siliziumoxidschicht
80 neigt dazu in einem Grenzschichtbereich der an das thermische
Lineroxid angrenzt eine höhere Ätzrate aufzuweisen,
wobei dies zu einer vermehrten Bildung von Divots 85 (siehe 1 g) in den nachfolgenden CMP- und Ätzprozessen
führt.
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1 e
stellt schematisch die SOI-Struktur 1 nach einem CMP-Prozess
dar, der zum Entfernen des überschüssigen Materials
der Siliziumoxidschicht 80 und zum Planarisieren der Oberfläche der SOI-Struktur 1 dient.
Während
des CMP-Prozesses dient
die Siliziumnitridschicht 51 als eine Stoppschicht und
wird teilweise entfernt um ein dickenreduziertes Siliziumnitridgebiet 52 zu
bilden. Die Gräben 61 sind
mit dem zurückbleibenden
Siliziumoxid, das mit 81 bezeichnet ist, bis zu einem Niveau, das
geringfügig
niedriger als die Oberfläche
des dickenreduzierten Siliziumnitridgebietes 52 ist, aufgefüllt, weil die
Abtragsraten des Siliziumoxides 81 und des Siliziumnitridgebietes 52 unterschiedlich
sind. Nach dem CMP-Prozess wird die Dichte des Siliziumoxids, das
die Gräben 61 füllt, in
einem Wärmebehandlungsprozess
erhöht.
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1f stellt
schematisch die SOI-Struktur 1 nach dem Strippen des verbliebenen
Siliziumnitridgebietes 52 dar. Das Siliziumnitridgebiet 52 wird durch Ätzen selektiv
zum Siliziumdioxid 81 gestrippt, wobei Divots 85 erzeugt
werden, die das thermische Lineroxid 43 und das thermische
Hilfsoxidgebiet 41 der thermischen Oxidschicht 42 von
einander trennen, wie es in der linken Figur gezeigt ist. Das dicke thermische
Lineroxid 43 (rechte Seite) ist im wesentlichen nicht von
einer Divotbildung betroffen. Es wird angenommen, dass die Divots 85 durch
eine Reduzierung der Ätzselektivität zwischen
dem Siliziumnitridgebiet 52 und dem Siliziumoxid 81 verursacht
werden, die durch eine Ätzratenerhöhung im
Lineroxid 43 bedingt ist, die durch mechanische Spannungen in
der Silizium/Siliziumoxid-Grenzschicht
verursacht wird.
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1g stellt
schematisch die SOI-Struktur 1 nach dem Strippen des Hilfsoxidgebietes 41 dar. Während dem Ätzen des
Hilfsoxidgebietes 41 vergrößern sich die in der linken
Figur gezeigten Divots 85 weiter. Im dicken Lineroxid 43 (rechte
Seite) werden im Wesentlichen keine Divots beim Strippingprozess
erzeugt.
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1h stellt
schematisch die SOI-Struktur 1 nach dem Aufwachsen einer
Gateisolationsschicht 46 und einer Gate-Polysiliziumschicht 90 dar.
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In der Ausführungsform, die in der linken
Figur gezeigt ist, zeigt die Oberfläche der SOI-Struktur 1 vor
dem Abscheiden des Gate-Polysiliziums die Divots 85, die
an den Seitenwänden 32 der
aktiven Siliziumgebiete 31 erzeugt wurden. Nach dem ganzflächigen Abscheiden
der Gate-Polysiliziumschicht 90 sind die Divots 85 mit
Polysilizium gefüllt,
sodass die Gate-Polysiliziumschicht 90 teilweise das aktive
Siliziumgebiet 31 umschließt. Diese Polygateumschließung resultiert
in einem erhöhten
Sperrschichtleckstrom und einer reduzierten Integrität der Gateisolationsschicht.
Insbesondere die damit verbundene Reduzierung der Schwellenspannung
und das Auftreten einer Erhöhung
des Drain-Sourcestromes in Kurzkanalbauteilen unterhalb der Schwellenspannung
sind große
Nachteile beim üblichen
Grabenisolationsprozess.
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Obwohl in der SOI-Struktur 1,
veranschaulicht in der rechten Figur, im wesentlichen keine Divots 85 gebildet
wurden, führen
die "bird's beaks" 41 a, 42a zu einer Bauteilsverschlechterung.
In Halbleiter auf Isolator (SOI) Bauteilen hat sich herausgestellt,
dass die Erzeugung von "bird's beaks" 41a, 42a unerwünschte mechanische
Spannungen vermehrt, die in einer Verschlechterung der Bautelsleistung oder
sogar in einem Bauteilausfall resultieren kann. Außerdem,
verursachen zusätliche
Spannungen, die in das SOI-Bauteil eingeführt werden eine Verbiegung
des Siliziums und können
sogar zu einer Ablösung
des aktiven Siliziumgebietes 31 führen.
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In Hinsicht auf die oben erwähnten Nachteile der
herkömmlich
gebildeten Grabenisolation, ist es erwünscht ein Verfahren zum Bilden
einer Grabenisolierung mit reduzierter Spannungs- und/oder Divotbildung
bereitzustellen.
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Übersicht über die
Erfindung
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Gemäß der vorliegenden Erfindung,
wird ein Verfahren bereitgestellt, in dem das thermische Lineroxid
in einem Grabenisolationsprozess durch Abscheiden einer zusätzlichen
Polysiliziumschicht gebildet wird, die nachfolgend während eines Oxidationsprozesses
zumindest teilweise in ein thermisches Lineroxid umgewandelt wird.
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Gemäß einer anschaulichen Ausführungsform
der vorliegenden Erfindung, umfasst ein Verfahren zum Bilden einer
Grabenisolation in einem Halbleiterbauteil das Bereitstellen eines
Halbleitersubstrates und das Bilden eines Grabens in dem Halbleitersubstrat,
um ein aktives Gebiet zu definieren. Außerdem umfasst das Verfahren
das Abscheiden einer Halbleiterschicht zumindest in dem Graben und
das zumindest teilweise Umwandeln der Halbleiterschicht in dem Graben
in ein Oxid. Zusätzlich
umfasst das Verfahren das Füllen
des Grabens mit einer isolierenden Material.
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Gemäß einer anderen anschaulichen
Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer
Grabenisolation in einem Halbleiterbauteil das Bereitstellen eines
Substrates, mit einer auf einer Oberfläche gebildeten Isolationsschicht
und einer über
der Isolationsschicht gebildeten Siliziumschicht. Das Verfahren
umfasst ferner das Bilden eines Grabens, der Seitenwände aufweist,
in der Siliziumschicht und das Abscheiden einer Polysiliziumschicht
um zumindest die Seitenwände
des Grabens zu bedecken. Außerdem
umfasst das Verfahren das zumindest teilweise Umwandeln der Polysiliziumschicht
in Siliziumdioxid und das Füllen
des Grabens mit einem isolierenden Material.
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Kurze Beschreibung
der Zeichnungen
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Weitere Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen aus der folgenden detaillierten Beschreibung in Zusammenhang
mit den begleitenden Zeichnungen deutlicher hervor; in denen:
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1a–1 h
schematisch eine Querschnittsansicht einer SOI-Struktur, in der
Breitenrichtung von teilweise gezeigten Feldeffekttransistoren,
darstellen, die einen typischen Prozessfluss eines Isolationsprozesses
mit flachem Graben gemäß dem Stand
der Technik, veranschaulichen; und
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2a–2g schematisch
Querschnittsansichten einer SOI Struktur, in der Breitenrichtung
von teilweise gezeigten Feldeffekttransistoren, darstellen, die
einen Isolationsprozesses mit flachem Graben gemäß einer anschaulichen Ausführungsform
der vorliegenden Erfindung erläutern.
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Zu erwähnen ist, dass die in den Figuren
gezeigten Abmessungen nicht maßstabsgetreu
sind.
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Detaillierte
Beschreibung der Erfindung
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Obwohl die vorliegende Erfindung
mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, ist es selbstverständlich,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
zu beschränken, sondern
die beschriebenen anschaulichen Ausführungsformen stellen vielmehr
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Gemäß der vorliegenden Erfindung
wird ein Verfahren zum Bilden einer Grabenisolationsstruktur für Halbleiterbauteile
mit verbesserten Eigenschaften bereitgestellt. Das Verfahren kann
die Nachteile, die sich aus dem Kompromiss zwischen Spannungsreduktion
und den mit der Polygateumschließung verbundenen Effekten ergeben,
reduzieren oder sogar vollständig überwinden.
Das Verfahren ermöglicht die
Bildung einer dicken thermischen Oxidschicht durch das zusätzliche
Abscheiden einer Polysiliziumschicht auf der Substratoberfläche vor
der thermischen Oxidation, ohne zusätzliche Spannungen in das Halbleiterbauteil
einzuführen.
Die Polysiliziumschicht wird typischerweise ganzflächig abgeschieden
mit einem chemischen Dampfabscheidverfahren, z. B. in einem Niederdruck-Dampfabscheidverfahren
(LPCVD). Vor dem Abscheidprozess kann ein Reinigungsprozess durchgeführt werden,
um zurückgebliebene
Verunreinigungen vom vorhergegangenen Ätzprozess zu entfernen. Ein
erster Oxidationsprozess kann vor dem Abscheiden der Polysiliziumschicht
durchgeführt
werden, um die Gitterschäden, die
durch das Plasmaätzen
verursacht wurden zu reparieren und um die erforderliche Abrundung
der Ecken zu erreichen. In einem getrennten Oxidationsprozess wird
die Polysiliziumschicht zumindest teilweise in Siliziumdioxid umgewandelt.
In Hinblick auf das thermische Budget jedoch wird die Oxidation
der Polysiliziumschicht und des aktiven Siliziumgebietes, um die
erforderliche Abrundung der Ecken zu erreichen, bevorzugt in einem
einzigen Oxidationsprozess durchgeführt, der zu einer vollständig umgewandelten
Polysiliziumschicht und zu einer oxidierten Kante des aktiven Siliziumgebietes
führt,
um die gewünschten
elektrischen und mechanischen Eigenschaften des Halbleiterbauteiles
zu erhalten.
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Deshalb ermöglicht das Verfahren die Bildung
eines dicken thermischen Lineroxides ohne übermäßige Mengen des Siliziums an
den Kanten der aktiven Gebiete zu verbrauchen. Bedingt durch den
reduzierten Verlust von Silizium in der seitlichen Abmessung des
aktiven Gebietes können
maximale Transistorbetriebsströme
erreicht werden. Das Bilden des dicken thermischen Lineroxides durch
das Oxidieren der zusätzlich
abgeschiedenen Polysiliziumschicht reduziert auch die Spannungen,
die in das Halbleiterbauteil, das in und auf dem aktiven Gebiet gebildet
sein kann, eingeführt
werden, da weniger Sauerstoff zu der Grenzschicht zwischen der Siliziumnitridschicht
und der aktiven Siliziumschicht diffundiert, und dies zu entsprechend
verminderten mechanischen Spannungen führt. Andrerseits verhindert
das dicke thermische Lineroxid einen übermäßigen Verlust des Feldoxides
in der Nähe
der oberen Ecke des Isolationsgrabens während des nachfolgenden isotropen Ätzprozesses
und des nachfolgenden Reinigungsprozess. Deshalb wird die Gateumschließung effektiv
reduziert und die Bauteilstabilität und die Integrität der Gateisolationsschicht
verbessert.
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Mit Bezug zu den 2a–2g werden
nun anschauliche Ausführungsformen
gemäß der vorliegenden
Erfindung beschrieben. In 2a–2g werden
die gleichen Referenzzeichen wie in 1 verwendet um ähnliche
oder gleiche Komponenten und Teile zu bezeichnen.
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2a–2g stellen,
wie die 1a–1h,
schematisch Querschnitsansichten in der Breitenrichtung, senkrecht
zu der Kanallängenrichtung,
eines teilweise gebildeten SOI-Feldeffekttransistors dar.
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Die Ausführungsform, die in 2a–2g erläutert wird
bezieht sich auf einen Grabenisolationsprozess, der auf einem SOI-Substrat
mit einer abgeschiedenen Halbleiterschicht durchgeführt wird.
Die Halbleiterschicht kann ein geeignetes Halbleitermaterial umfassen,
z. B. Polysilizium oder Germanium. In der Ausführungsform, die in Bezug zu
den 2a–2g beschrieben
ist wird eine Polysiliziumschicht 60 verwendet. Außerdem ist
das verwendete Substrat nicht auf ein SOI-Substrat beschränkt und ein
anderes Substrat, z. B. ein Silizium- oder ein Germaniumsubstrat kann verwendet
werden.
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Die anschaulichen Ausführungsformen
gemäß der vorliegenden
Erfindung verwenden anfangs die gleichen Schritte wie sie in Bezug
zu den 1 a und 1 b beschrieben wurden.
Die Isolationsprozess-Lithographie und die Siliziumgrabenätzung wird auf
die gleiche Weise und auf der selben Substratstruktur durchgeführt. Deshalb
stellen 2a–2g nur
den Teil des Prozessflusses des Isolationsprozesses mit einem flachen
Graben dar, der sich von dem in 1c–1h erläuterten
Prozessfluss unterscheidet.
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2a stellt
schematisch die SOI-Struktur 1 nach dem Ätzen des
Grabens und dem Abscheiden der Polysiliziumschicht 60 dar.
Die SOI-Struktur 1 umfasst das Substrat 10 mit
der verborgenen Oxidschicht 20 darauf und die gemusterten
Schichten, die über
der Oxidschicht 20 gebildet sind und das aktive Siliziumgebiet 31,
das Hilfsoxidgebiet 41 und das Siliziumnitridgebiet 51 einschließen. Der
Graben 61 wird durch die Seitenwände 32 von zwei benachbarten
aktiven Siliziumgebieten und der obenliegenden Oberfläche der
verborgenen Oxidschicht 20 definiert. Die ganzflächig abgeschiedene
Polysiliziumschicht 60 bildet sich auf den Siliziumnitridgebieten 51 und im
Graben 61.
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Die Polysiliziumschicht 60 wird
in einem chemischen Dampfabscheidprozess (CVD), z. B. in einem Nierdruck-Dampfabscheidprozess
(LPCVD) oder in einem anderen geeigneten Abscheidprozess, der in
der Lage ist das Polysilizium in dem Graben 61, insbesondere
an den Seitenwänden 32 in
der erforderlichen Dicke und Qualität abzuscheiden. Vor dem Abscheidprozess
kann ein Reinigungsprozess durchgeführt werden, um die Rückstände des
Plasmaätzprozesses,
der zum Bilden des Grabens ausgeführt wurde, zu entfernen. In
einer anschaulichen Ausführungsform
kann die Polysiliziumschicht 60 eine Dicke aufweisen, die
im Bereich von ungefähr 10–80 nm liegt.
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2b stellt
schematisch die SOI-Struktur 1 mit der Polysiliziumschicht 60 dar,
die zumindest teilweise in eine Siliziumoxidschicht 70 umgewandelt
ist. Obwohl die Zeichnungen zeigen, dass die ganze Polysiliziumschicht 60 in
eine Siliziumoxidschicht 70 umgewandelt worden ist, kann
die vorliegende Erfindung in Situationen eingesetzt werden, in denen
nur ein Teil der Polysiliziumschicht 60 in Siliziumdioxid umgewandelt
wird. Deshalb soll die vorliegende Erfindung, wenn in den anhängenden
Ansprüchen nichts
anderes angegeben ist, nicht als eingeschränkt auf die Umwandlung des
Polysiliziums in Siliziumdioxid in der ganzen Dicke der Schicht
betrachtet werden.
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Zum Umwandeln der Polysiliziumschicht 60 in
eine Siliziumoxidschicht wird die Polysiliziumschicht 60 bei
niedrigen Temperaturen im Bereich von 800–1050°C und bevorzugt im Temperaturbereich
von 850–950°C einer oxidierenden
Umgebung ausgesetzt. Die Umwandlung und die erforderliche Abrundung
der Ecken kann in einem einzigen Prozess oder in zwei getrennten
Prozessen erreicht werden.
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2c stellt
schematisch die SOI-Struktur 1 mit einer zusätzlich abgeschiedenen
Siliziumoxidschicht 80 dar. Die Siliziumoxidschicht 80 wird
in einem chemischen Dampfabscheidprozess, z. B. in einem chemischen
Dampfsabscheidprozess mit einem Plasma hoher Dichte (HDPCVD) oder
in einem chemischen Dampfsabscheidprozess bei Unterdruck (SACVD)
abgeschieden. Andere geeignete Abscheidprozesse, die in der Lage
sind das Siliziumoxid 80 in der erforderlichen Dicke und
der erforderlichen Gleichförmigkeit
der Materialeigenschaften, insbesondere mit der erforderlichen Gleichförmigkeit
der Ätzraten
abzuscheiden, können
eingesetzt werden. In einer anderen Ausführungsform kann das Material andere
dielektrische Materialien, wie Siliziumnitrid, Siliziumoxynitrid
und dergleichen umfassen.
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2d stellt
schematisch die SOI-Struktur 1 nach der Durchführung des
chemisch mechanischen Polierprozess (CMP) dar, wie er in Bezug zu 1f beschrieben wurde.
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2e stellt
schematisch die SOI-Struktur 1 nach dem Prozess zum Strippen
des Siliziumnitridgebietes 52 dar. Die Verwendung eines
dicken thermischen Lineroxides 70, 72, das aus
der Polysiliziumschicht 60 an den Seitenwänden 32 des
Grabens 61 erzeugt wurde verhindert oder reduziert zumindest
die Bildung von Divots 85 an den aktiven Siliziumgebieten 31.
Es wird angenommen, dass die reduzierten Spannungen in der Silizium 31/Siliziumoxid
70, 72 -Grenzschicht die Ätzrate
an dieser Grenzschicht reduziert und damit das Bilden von Divots
zumindest reduziert oder sogar völlig
verhindert wird, wie in 2e gezeigt.
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2f stellt
schematisch die SOI-Struktur 1 nach dem Strippen des Hilfsoxidgebietes 41 dar,
wie in Bezug zu 1 h beschrieben. Die
Bildung von Divots 85 wird auch beim Strippen des Hilfsoxides 41 verhindert
oder zumindest reduziert. Gleichzeitig wird die Verbiegung des aktiven
Siliziumgebietes zumindest reduziert oder sogar verhindert. Deshalb
weist die SOI-Struktur 1 in der erläuterten Ausführungsform
die in Bezug zu 1 c beschriebenen
Vorteile des dicken und des dünnen
Lineroxides auf, ohne die jeweiligen Nachteile, insbesondere die
Divotbildung und das Verbiegen des Siliziums, zu zeigen.
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2g stellt
schematisch die SOI-Struktur 1 mit einer abgeschiedenen
und gemusterten Polysiliziumschicht 91 dar. Bedingt durch
die im Wesentlichen vermiedene Verbiegung des Siliziums und vermiedene
Bildung von Divots kann die Gateumschließung im Wesentlichen verhindert
werden und deshalb zeigen die Bauteile, die gemäß dieser Ausführungsform
hergestellt sind, eine bessere Bauteilstabilität und Zuverlässigkeit.
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Weitere Modifikationen und Variationen
der vorliegenden Erfindung werden für den Fachmann angesichts dieser
Beschreibung offenkundig. Folglich ist die Beschreibung als lediglich
illustrativ aufzufassen und dient dem Zwecke, dem Fachmann die allgemeine
Art und Weise des Ausführens
der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind
die hierin gezeigten und beschriebenen Formen der Erfindung als
die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten. Es ist ferner zu bemerken, dass die oben beschriebenen
Ausführungsformen
in geeigneter Weise kombiniert werden können.