DE68927852T2 - Verfahren zur Herstellung von Gräben mit abgerundeter Unterseite in einem Siliziumsubstrat zur Herstellung von Isolationen für Grabenstrukturen - Google Patents
Verfahren zur Herstellung von Gräben mit abgerundeter Unterseite in einem Siliziumsubstrat zur Herstellung von Isolationen für GrabenstrukturenInfo
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Description
- Die vorliegende Erfindung bezieht sich auf Herstellungstechniken für integrierte Schaltungen und insbesondere auf eine Technik zum Erzeugen von Grabenisolationsstrukturen, die in einem Halbleitersubstrat eingebettet sind.
- Im Vergleich zu kundenspezifischen Isolationsstrukturen, die durch thermisches Aufwachsen einer dicken Feldoxidschicht über Siliciumbereichen hergestellt wird, die durch eine Siliciumnitrid-Maske definiert sind, bieten Grabenisolationsstrukturen (allgemein als BOX-Strukturen bekannt; ein Akronym für vergrabenes Oxid) möglicherweise große Vorteile hinsichtlich einer größeren Kompaktheit und der Nutzung von im wesentlichen "kalten" Prozessen zu ihrer Herstellung. Die eingebettete Grabenisolationsstruktur wird grundsätzlich hergestellt durch vorangehendes Ausheben des Halbleitersubstrats (monokristallines Silicium) und Füllen des Grabens mit einem dielektrischen Material (im allgemeinen ein bei niedriger Temperatur chemisch abgeschiedenes Siliciumoxid), das vorteilhafterweise mittels irgendeiner bekannten Technik eingeebnet werden kann.
- Selbstverständlich können die Wände des auf dem Halbleitersubstrat ausgebildeten Grabens zur Erzeugung der BOX- Isolationsstruktur kundenspezifisch mit einem Dotierungsmittel dotiert werden, um den Dotierungspegel des Halbleitermaterials neben dem eingebetteten dielektrischen Material zu erhöhen.
- Die Kompaktheitsanforderung verlangt sehr strenge Abmessungstoleranzen, wobei das Ausheben von Gräben zwischen benachbarten aktiven Flächen auf der Vorderseite der Halbleitervorrichtung problematisch ist. Die Verwendung einer inhärenten anisotropen RIE-Technik für den Graben erzeugt, obwohl sie eine genaue Abmessungskontrolle der mittels einer photoresistenten Maske durchgeführten Ätzung ermöglicht, einen Graben mit übermäßig steilen, im wesentlichen vertikalen Wänden, die ohne Verwendung spezieller Implantierungstechniken schwer zu dotieren sind. Außerdem können die sehr spitzen unteren Ecken des geätzten Grabens gefährliche Diskontinuitätseffekte in dem innerhalb des Halbleitersubstrats induzierten elektrischen Feld verursachen.
- Um diese Nachteile zu beseitigen, wurde die Verwendung eines herkömmlichen isotropen Plasmaätzens durch eine photoresistente Maske vorgeschlagen, um den Unterschnitteffekt des isotropen Ätzens zu nutzen und ein Ätzprofil mit gerundetem Boden und geneigten Seitenwänden zu erhalten, das nach dem Entfernen der restlichen photoresistenten Maske leichter zu dotieren ist. Jenseits eines bestimmten Kompaktheitsniveaus der integrierten Strukturen ist dieses letztere Verfahren nicht brauchbar. Um den Verlust der seitlichen Abmessungskontrolle aufgrund des Unterschneidens zu kompensieren, das gleich der Ätztiefe sein kann, wäre die Verwendung von Masken erforderlich, die Öffnungsbreiten unterhalb der Auflösungsgrenze vieler derzeit verwendeter photolithographischer Geräte besitzen. Zum Beispiel sollten in einem Fall eines 4-MBit- Bausteins mit einer 2,2 µm-Teilung (aktive Fläche: 0,8 um; Isolation: 1,2 µm) für einen seitlichen Unterschnitt von 0,5 µm an jeder Seite mittels der photoresistenten Maske Öffnungen von 0,4 µm photolithographisch definiert werden.
- Das Dokument US-H-204 offenbart ein Verfahren zum Ausbilden von Isolationsgräben, das eine Vordotierung des Bereichs des Halbleiters umfaßt, in dem der Isolationsgraben auszubilden ist. Die für die Implantierung des Substrats verwendete Öffnung ist durch Wegätzen einer abgelagerten TEOS-Schicht verengt, wobei der Isolationsgraben selbstausrichtend auf die TEOS-Abstandshalter in einer Mittelposition der im voraus implantierten Region anisotropisch geätzt wird. Eine abschließende Implantierung des Bodens des Grabens wird durchgeführt, bevor der Graben und die definierte Öffnung mit einem Dielektrikum gefüllt werden.
- Das Dokument EP-A-0 078 725 offenbart ein Verfahren zur Ausbildung einer Feldisolationsstruktur, das ein isotropes Ätzen durch eine Öffnung verwendet, die von einer photoresistenten Maske durch einen Stapel einer Oxidschicht und einer Nitridschicht definiert wird. Die überhängenden Abschnitte der photoresistenten Maske und des Stapels werden als Maske für die Implantierung des Bodens des Grabens verwendet, der in das Siliciumsubstrat geschnitten ist, während eine Implantierung der unterschnittenen schrägen Seitenwände des Grabens verhindert wird.
- Das Dokument EP-A-0 098 775-A3 offenbart ein Verfahren zur Ausbildung einer eingebetteten Feldisolationsstruktur, wobei ein Kanalanschlag verwirklicht wird, indem ein einzelner Implantierungsschritt des Bodens und der schrägen Seitenwände eines durch Ätzen erzeugten Grabens durchgeführt wird. Der Graben wird durch Ätzen durch eine Maske erzeugt, die während des Ätzens erodiert wird.
- Es ist eine Hauptaufgabe der vorliegenden Erfindung, ein Verfahren zu schaffen, wie es in den beigefügten Ansprüchen definiert ist, um eine eingebettete Grabenisolationsstruktur auszubilden, die frei von den Beschränkungen und Nachteilen der bekannten Verfahren ist, während es die Verwendung von Materialien und Geräten eines herkömmlichen Typs erlaubt.
- Die Fig. 1 bis 8 zeigen schematisch die Folge der Schritte, die das Verfahren der vorliegenden Erfindung kennzeichnen.
- Der Prozeß der Erfindung ist z. B. auf einen üblichen monokristallinen Silicium-Wafer 1 des p-Typs anwendbar, der herkömmlicherweise oberflächlich oxidiert worden ist, um eine dünne Schicht 2 aus Oxid mit einer Dicke im Bereich zwischen 20 und 25 nm (200 und 250 Å) auszubilden (PAD-Oxid), auf der eine Schicht aus Siliciumnitrid 3 (oder einem anderen Material, das gegenüber der Sauerstoffdiffusion undurchlässig ist) mit einer Dicke im Bereich zwischen ungefähr 150 und 200 nm (1500 und ungefähr 2000 Å) abgeschieden worden ist, wobei auf deren Oberfläche eine weitere Schicht aus Oxid 4 mit einer Dicke im Bereich zwischen ungefähr 250 und 450 nm (2500 und ungefähr 4500 Å), im allgemeinen ein Siliciumoxid, das durch eine Technik der chemischen Aufdampfung abgeschieden wird, ausgebildet ist, wie in Fig. 1 gezeigt ist.
- Die Flächen, in denen die Isolationsstruktur ausgebildet werden soll, werden in ihren wirklichen Abmessungen auf der Vorderseite der Vorrichtung photolithographisch definiert, indem Standardprozeduren des Photoresistauftrags, der Belichtung, des Entwickelns und des anschließenden Ätzens dieser Schichten durch die Photoresistmaske in einem RIE-Reaktor verwendet werden, bis die Oberfläche des darunterliegenden Halbleitersubstrats 1 in den unmaskierten Bereichen freiliegt und der restliche maskierende Photoresist im wesentlichen entfernt ist.
- In Fig. 2 ist der Querschnitt der Vorrichtung zu diesem Zeitpunkt dargestellt, wobei die im wesentlichen vertikalen Ätzwände durch den RIE-Prozeß mittels der ONO-(Oxid- Nitrid-Oxid)-Mehrfachschicht erzeugt werden, welche von den drei vorangehend auf dem Silicium abgeschiedenen Schichten 2, 3 und 4 gebildet wird.
- Mittels eines chemischen Aufdampfens, das vorzugsweise in einem Niedertemperaturofen durchgeführt wird, wird eine weitere Schicht 5 aus Siliciumoxid mit einer Dicke vorzugsweise im Bereich von 500 bis 700 nm (5000 und ungefähr 7000 Å) gleichmäßig abgeschieden. Es kann ein Tetra- Ethyl-Ortho-Silikat aus Vorläuferverbindung verwendet werden, um auf dem Siliciumoxid im wesentlichen eine glasartige Schicht 5 auszubilden, so daß ein Querschnitt erhalten wird, wie er in Fig. 3 gezeigt ist.
- Zu diesem Zeitpunkt wird ein (streng anisotropisches) "Deckschicht"-Ätzen in einem RIE-Reaktor der gleichmäßig abgeschiedenen Oxidschicht 5 durchgeführt, bis die Oberfläche des darunterliegenden Halbleitersiliciumsubstrats freiliegt, wobei die Freilegung wie in Fig. 4 gezeigt in einem zentralen Bereich stattfindet, der sich bezüglich der im wesentlichen größeren Fläche von selbst ausrichtet, die ursprünglich mittels der Photoresistmaske definiert worden ist. Diese Verarbeitung liefert einen abgeschrägten Rest 5' des Oxids über den vertikalen Ätzwänden der ONO-Mehrfachschicht, die durch das erste anisotropische Ätzen in einem RIE-Reaktor durch die Photoresistmaske erzeugt worden sind. Durch Nutzen des abgeschrägten Rests 5' der konform abgeschiedenen und anschließend geätzten Oxidschicht als "Abstandhalter", um den Punkt des Ätzbeginns von den definierten Kanten des Isolationsbereichs weiter abzusetzen, wird ein selektives und essentielles isotropisches Ätzen des Halbleiters (Silicium) durchgeführt, vorzugsweise unter Verwendung eines CF&sub4; + O&sub2;-Plasmas in einer "Fallstrom"-Ätzvorrichtung (z. B. eine Bransom-Vorrichtung des Typs L3200). Das Ätzen des Halbleitersiliciumsubstrats 1 wird mit einer ausreichenden Tiefe von vorzugsweise ungefähr 500 ± 25 nm (5000 ± 250 Å) durchgeführt, um somit einen Graben mit einem gewünschten abgerundeten Boden zu erzeugen, dessen relativer Unterschnitt unterhalb der Basis des abgeschrägten Rests 5' des Siliciumoxids auf eine im wesentlichen isotrope Weise ausraubt, bis er im wesentlichen mit der unteren Kante der Seitenwände übereinstimmt, die durch das vorangegangene Ätzen erzeugt worden sind, um den Isolationsbereich durch die Schichten des Oxids 4, des Nitrids 3 und des PAD-Oxids 2 zu definieren, wie in Fig. 5 dargestellt ist.
- Anschließend wird ein Oxidätzen durchgeführt, um die abgeschrägten Reste 5' sowie die Oxidschicht 4 vollständig zu entfernen, bis die Schicht des Nitrids 3 freiliegt, wie in Fig. 6 gezeigt ist.
- Durch Verwenden der Nitridschicht 3 als Maske wird somit die Implantierung eines Dotierungsmittels (z. B. Bor) zum Erhöhen des Dotierungsniveaus des Siliciums unmittelbar neben dem Isolationsgraben gemäß einer herkömmlichen Technik erheblich vereinfacht. Nachdem das Dotierungselement in das Silicium implantiert worden ist (was mit den Querschnitten in den Fig. 7 und 8 dargestellt ist), wird die Oberfläche des im Halbleitersubstrat 1 ausgebildeten Grabens vorzugsweise oxidiert, um eine thermische Oxidschicht 6 mit einer Dicke im Bereich zwischen ungefähr 80 und 120 nm (800 und 1200 Å) aufwachsen zu lassen.
- Wie in Fig. 7 schematisch gezeigt ist, bewirkt das Aufwachsen der dünnen thermischen Oxidschicht 6 neben der Erleichterung des anschließenden Auffüllens des Grabens mit einem dielektrischen Material ferner eine vorteilhafte Abrundung der Kanten des Grabens durch eine Verbindung der wachsenden Oxidschicht mit der dünnen PAD-Oxidschicht 2, die bereits unterhalb der Nitridschicht 3 vorhanden ist.
- Nachdem die Nitridschicht 3 entfernt worden ist, wird der Isolationsgraben mit einem dielektrischen Material gefüllt, vorzugsweise mit einem dielektrischen Oxid, das durch chemisches Aufdampfen abgeschieden wird, welches bei einer relativ niedrigen Temperatur durchgeführt wird, wobei eine Vorläuferverbindung wie z. B. Tetra-Ethyl- Ortho-Silikat verwendet wird. Nachdem ein kundenspezifischer Einebnungsschritt durchgeführt worden ist, der eventuell beendet wird, indem auch die ursprünglich ausgebildete dünne Schicht 2 des PAD-Oxids entfernt wird, ist der Querschnitt der so vervollständigten Grabenisolationsstruktur, die im Halbleitersubstrat eingebettet ist, so beschaffen, wie in Fig. 8 gezeigt ist.
Claims (1)
1. Verfahren zur Herstellung einer grabenartigen,
mit einem dielektrischen Material gefüllten
Isolationsstruktur für einen integrierten Halbleiterbaustein auf
einem Halbleitersubstrat (1) eines bestimmten
Leitungstyps zwischen den aktiven Flächen des Bausteins, wobei
das Halbleitersubstrat (1) vorher mit einer
Mehrfachschicht abgedeckt worden ist, die aus einer ersten dünnen
Oxidschicht (2), einer zweiten Schicht (3) aus einem
Material, das gegenüber einer ausgeführten
Sauerstoffdiffusion undurchlässig ist, sowie einer dritten oder oberen
Oxidschicht (4) besteht, wobei der Prozeß die folgende
Sequenz von Schritten enthält:
a) Maskieren aktiver Bereiche auf der
Vorderseite des Bausteins mittels eines Photoresists durch
einen photolithographischen Prozeß;
b) anisotropes Ätzen der drei Schichten (4, 3,
2) mittels eines RIE-Prozesses, bis die Oberfläche des
darunterliegenden Halbleitersubstrats (1) in den
unmaskierten Bereichen freiliegt und der restliche maskierende
Photoresist entfernt ist;
c) gleichmäßiges Abscheiden einer vierten
Oxidschicht (5);
d) anisotropes Ätzen der gleichmäßig
abgeschiedenen vierten Schicht (5) des Oxids mittels eines RIE-
Prozesses, bis die Oberfläche des darunterliegenden
Halbleitersubstrats (1) in einer zentralen,
selbstausrichtenden Fläche des unmaskierten Bereichs freiliegt und
ein abgeschrägter Rest (5') der gleichmäßig
abgeschiedenen vierten Schicht (5) des Oxids auf den vertikalen
Ätzwänden der während des vorangehenden Schritts b)
geätzten drei Schichten übrigbleibt;
e) isotropes Plasmaätzen des Halbleitersubstrats
(1) durch den freiliegenden, zentralen,
selbstausrichtenden Bereich, um einen Graben mit einer gewünschten Tiefe
und einem gewünschten abgerundeten Boden auszubilden,
wobei bewirkt wird, daß ein Unterschnitt unter die Basis
des abgeschrägten Rests (5') sich so weit wie der
Vorsprung der Kante der im Schritt b) erzeugten vertikalen
Wände seitlich erstreckt;
f) Entfernen des restlichen freigelegten Oxids,
das zur dritten Schicht (4) und zur vierten Schicht (5')
gehört;
g) Implantieren eines Dotierungsmittels in die
geätzte Grabenoberfläche, das die gleiche Polarität
aufweist wie das Halbleitersubstrat (1), um das
Dotierungsniveau des Halbleitermaterials neben der geätzten
Grabenoberfläche zu erhöhen, indem die zweite Schicht (3)
eines Materials als Maske verwendet wird, das gegenüber
der Sauerstoffdiffusion undurchlässig ist;
h) thermisches Aufwachsen einer dünnen
Oxidschicht (6) auf der geätzten und implantierten Oberfläche
des im Halbleitersubstrat ausgebildeten Grabens unter
Verwendung der zweiten Schicht (3) eines Materials als
Maske, das gegenüber Sauerstoffdiffusion undurchlässig
ist;
i) Entfernen der zweiten Schicht (3) des
diffusionsundurchlässigen Materials;
j) Abscheiden eines dielektrischen Materials
(7), bis der im Halbleitersubstrat ausgebildete Graben
vollständig gefüllt ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT8883689A IT1225636B (it) | 1988-12-15 | 1988-12-15 | Metodo di scavo con profilo di fondo arrotondato per strutture di isolamento incassate nel silicio |
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---|---|
DE68927852D1 DE68927852D1 (de) | 1997-04-17 |
DE68927852T2 true DE68927852T2 (de) | 1997-06-19 |
Family
ID=11323815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE68927852T Expired - Fee Related DE68927852T2 (de) | 1988-12-15 | 1989-12-06 | Verfahren zur Herstellung von Gräben mit abgerundeter Unterseite in einem Siliziumsubstrat zur Herstellung von Isolationen für Grabenstrukturen |
Country Status (5)
Country | Link |
---|---|
US (1) | US5068202A (de) |
EP (1) | EP0375632B1 (de) |
JP (1) | JPH02214140A (de) |
DE (1) | DE68927852T2 (de) |
IT (1) | IT1225636B (de) |
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---|---|---|---|---|
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- 1988-12-15 IT IT8883689A patent/IT1225636B/it active
-
1989
- 1989-12-06 DE DE68927852T patent/DE68927852T2/de not_active Expired - Fee Related
- 1989-12-06 EP EP89830540A patent/EP0375632B1/de not_active Expired - Lifetime
- 1989-12-12 US US07/448,883 patent/US5068202A/en not_active Expired - Lifetime
- 1989-12-15 JP JP1327044A patent/JPH02214140A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE68927852D1 (de) | 1997-04-17 |
EP0375632B1 (de) | 1997-03-12 |
JPH02214140A (ja) | 1990-08-27 |
IT1225636B (it) | 1990-11-22 |
EP0375632A2 (de) | 1990-06-27 |
IT8883689A0 (it) | 1988-12-15 |
EP0375632A3 (de) | 1993-04-21 |
US5068202A (en) | 1991-11-26 |
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---|---|---|---|
8364 | No opposition during term of opposition | ||
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