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CN2684375Y - 芯片封装结构 - Google Patents

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许志行
张文远
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Abstract

本实用新型公开一种芯片封装结构,其主要由一承载器、一芯片、至少一无源元件、至少一第一引线以及一封胶所构成。其特征在于,无源元件跨置于承载器的一电源接点以及一接地接点之间,而第一引线的两端可直接连接至芯片的一焊接垫以及无源元件的一焊接端上,因此第一引线的长度可有效地缩短,而信号行经第一引线的传输路径缩短,将使芯片的电气性能提高,且增加邻近引线的布线空间。此外,该结构还可包括至少一第二引线,第二引线的一端可横跨于无源元件的上方而焊接在承载器最外围的一接点上。

Description

芯片封装结构
技术领域
本实用新型涉及一种芯片封装结构,且特别是有关于一种具有无源元件的引线键合型态的芯片封装结构。
背景技术
由于半导体技术的发展,在市场需求提高下,使得半导体产业不断地开发出更精密、更快速的电子元件,以目前半导体封装的技术而言,比如芯片构装的技术、芯片载体(chip carrier)的制作以及无源元件(passive component)的组装等,均在半导体产业中占有不可或缺的地位。
就芯片构装的技术而言,每一颗由晶片(wafer)切割所形成的裸芯片(die),例如以引线键合(wire bonding)或倒装芯片焊接(flip chip bonding)等方式,配置于一承载器(carrier)的表面,其中承载器例如为引线架(leadframe)或基板(substrate),而芯片具有多个焊接垫,且芯片的焊接垫得以经由承载器的传输线路及接点而电连接至外部的电子装置。此外,利用引线键合的芯片,其焊接垫与基板的接点电连接之后,再形成一封胶材料将芯片、引线包覆,用来保护芯片以及引线,如此即完成一芯片封装结构。
请参考图1A及图1B,其中图1A显示现有一种引线键合型态的芯片封装结构的局部剖面图,而图1B显示现有一种引线键合型态的芯片封装结构的俯视示意图。芯片封装结构100主要由一承载器110、一芯片120、多条引线134、136、138以及一封胶(未显示)所构成。承载器110的表面具有一芯片焊接区112,而芯片120的背面122贴附在芯片焊接区112上,且芯片120的有源表面124具有多个焊接垫126,其分别对应于承载器110的表面上的接点,其中接点由内而外的顺序例如为接地接点114、电源接点116以及信号接点118等。此外,每一引线134、136、138的两端分别连接至芯片120的焊接垫126之一及其所对应的接地接点114、电源接点116以及信号接点118上。
值得注意的是,为了有效提高芯片封装结构100的电气特性,通常是利用表面安装技术(Surface Mount Technology,SMT)将小型无源元件130贴附在承载器110的表面,用来减少信号在切换时所产生的噪声串音干扰(crosstalk),并维持信号传输品质。其中,无源元件130例如为电感元件(inductor)或电容元件(capacitor),而无源元件130跨置于承载器110的电源接点116以及接地接点114之间,且无源元件130的两焊接端132a、132b分别连接至电源接点116以及接地接点114。
然而,当芯片120与承载器110之间进行引线键合工艺时,对应连接芯片120的焊接垫126以及承载器110的电源接点116的引线136,必须先跨过无源元件130的上方,之后再焊接至电源接点116的表面上。由于引线136必须先拉长弧线,才能跨过无源元件130的上方,所以相对导致引线136本身的长度增长,而信号行经引线136的传输路径增长,将使芯片120的电气性能降低,且影响邻近引线的布设空间。
实用新型内容
因此,本实用新型的目的在于提供一种芯片封装结构,用来缩短引线的长度,并增加引线的布线空间。
本实用新型的又一目的在于提供一种引线键合封装结构,用来缩短引线的长度,并增加引线的布线空间。
为达本实用新型的上述目的,本实用新型提供一种芯片封装结构,至少包括一承载器,此承载器具有一表面、一电源接点以及一接地接点,且表面具有一芯片焊接区,而电源接点以及接地接点均配置于表面,且电源接点以及接地接点位于芯片焊接区之外的区域。此外,芯片配置于承载器的表面,而芯片具有一有源表面以及对应的一背面,且芯片以背面贴附至芯片焊接区,且芯片还具有多个焊接垫,其配置于有源表面。另外,至少一无源元件跨置于承载器的电源接点以及接地接点之间,无源元件具有至少两焊接端,其分别电连接至电源接点以及接地接点。再者,至少一第一引线的两端分别连接至芯片的这些焊接垫之一以及这些焊接端之一。再者,一封胶将芯片、无源元件以及第一引线加以包覆。
上述本实用新型的芯片封装结构,其中引线的一端可直接连接至无源元件的焊接端上,因此引线的长度将可有效地缩短,而信号行经引线的传输路径缩短,将使芯片的电气性能提高,且增加邻近引线的布线空间。
为达本实用新型的上述目的,本实用新型还提供一种引线键合封装结构,适于将一芯片电连接至一承载器,其特征在于该承载器的表面具有一芯片焊接区,而芯片具有一有源表面以及对应的一背面,且芯片以该背面而贴附至芯片焊接区上,该引线键合封装结构至少包括:一电源接点,配置在承载器的表面;一接地接点,配置在承载器的表面;一信号接点,配置在承载器的表面,其中电源接点以及接地接点位于芯片焊接区之外的同一侧,且信号接点位于电源接点以及接地接点的较远离芯片焊接区的外侧;一无源元件,跨置于承载器的电源接点以及接地接点之间,且无源元件具有至少两焊接端,其分别电连接至电源接点以及接地接点;多个焊接垫,配置于芯片的有源表面;一第一引线,电连接该些焊接垫之一以及该些焊接端之一;以及一第二引线,电连接该些焊接垫的另一以及信号接点,且第二引线横跨于无源元件的上方。上述本实用新型的引线键合封装结构,其中引线的一端可直接连接至无源元件的焊接端上,因此引线的长度将可有效地缩短,而信号行经引线的传输路径缩短,将使芯片的电气性能提高,且增加邻近引线的布线空间。
为让本实用新型的上述和其它目的、特征、和优点能更明显易懂,下文特举一优选实施例,并配合附图,作详细说明如下。
附图说明
图1A显示现有一种引线键合型态的芯片封装结构的局部剖面图;
图1B显示现有一种引线键合型态的芯片封装结构的俯视示意图;
图2A显示本实用新型一优选实施例的一种引线键合型态的芯片封装结构的局部剖面图;
图2B显示本实用新型一优选实施例的一种引线键合型态的芯片封装结构的俯视示意图。
附图标记说明
100    芯片封装结构            110    承载器
112    芯片焊接区              114    接地接点
116    电源接点                118    信号接点
120    芯片                    122    背面
124    有源表面                126    焊接垫
130     无源元件              132a    焊接端
132b    焊接端                134     引线
136     引线                  138     引线
200     芯片封装结构          210     承载器
212     芯片焊接区            214     接地接点
216     电源接点              218     信号接点
220     芯片                  222     背面
224     有源表面              226a    焊接垫
226b    焊接垫                226c    焊接垫
230     无源元件              232a    焊接端
232b    焊接端                234     第一引线
236     第一引线              238     第二引线
240     焊罩层                242     金属层
具体实施方式
请参考图2A及2B,其中图2A显示本实用新型一优选实施例的一种引线键合型态的芯片封装结构的局部剖面图,而图2B显示本实用新型一优选实施例的一种引线键合型态的芯片封装结构的俯视示意图。芯片封装结构200主要由一承载器210、一芯片220、一无源元件230、多个第一引线234、236、至少一第二引线238以及一封胶(未显示)所构成,其中承载器210例如为一基板,其表面具有一芯片焊接区212,而芯片220的背面222贴附在芯片焊接区212上,且芯片220的有源表面224具有多个焊接垫226,其分别对应于承载器210上的接点,这些接点例如为接地接点214、电源接点216以及信号接点218等。在本实施例中,如图2B所示,其中电源接点216以及接地接点214例如位于芯片焊接区212之外的同一侧,且两者例如分别由环绕于芯片焊接区212的外围的一电源环(未显示)以及一接地环(未显示)的局部线段所形成,而电源环的部分表面以及接地环的部分表面暴露于图案化的一焊罩层240的开口中,以做为连接第一引线234、236或无源元件230之用的电源接点216或接地接点214。
请参考图2A及2B,信号接点218位于电源接点216以及接地接点214的同一侧,而信号接点218相对远离芯片焊接区212且位于电源接点216以及接地接点214的外侧。此外,信号接点218以及芯片焊接区212同样可暴露于图案化的焊罩层240的开口中。
另外,请参考图2A,无源元件230跨置于电源接点216以及接地接点214之间,且无源元件230具有至少两焊接端232a、232b,其利用表面安装技术(SMT)而分别焊接在电源接点216以及接地接点214的表面,用来有效抑制第一引线234、236以及第二引线238之间所产生的交互电感性耦合。其中,无源元件230例如为小型电感元件或电容元件,且无源元件230的焊接端232a、232b表面还具有一金属层242,此金属层242例如以电镀的方式所形成,且金属层242的材料可为镍、金或其它合金,用来增加后续引线键合工艺时第一引线234、236与焊接端232a、232b之间的焊接性。
值得注意的是,为了缩短引线234、236的长度,本实施例直接将至少一第一引线236的一端焊接在无源元件230的焊接端232a上,其中第一引线236的两端可对应连接至芯片220的一焊接垫226a以及无源元件220的远离芯片220的焊接端232a,而另一第一引线234的两端可对应连接至芯片220的另一焊接垫226b以及无源元件230的邻近芯片220的焊接端232b上或接地接点214上(未图示)。由于外层的第一引线236不须拉长弧线以跨过无源元件230的上方,而是直接焊接在无源元件230的焊接端232a上,因此外层的第一引线236的长度将可有效地缩短,而信号行经第一引线236的传输路径缩短,将使芯片220的电气性能提高,且增加邻近引线的布设空间。此外,第二引线238的两端可对应连接芯片220的又一焊接垫226c以及承载器210最外围的信号接点218,且第二引线238还可横跨于无源元件230的上方,而不会接触到无源元件230的任一焊接端232a、232b。
由上述的说明可知,本实用新型的芯片封装结构先跨置至少一无源元件于承载器的电源接点以及接地接点之间,且无源元件的两焊接端分别电连接电源接点以及接地接点,接着对应连接一第一引线至芯片的一焊接垫以及无源元件的一焊接端上,接着再对应连接一第二引线至芯片的另一焊接垫以及信号接点,之后可再形成一封胶将芯片、无源元件以及第一、第二引线包覆,用来保护芯片以及第一、第二引线,如此即可完成一芯片封装结构。
综上所述,本实用新型的芯片封装结构具有下列优点:
(1)引线的一端可直接连接至无源元件的一焊接端上,因此引线的长度将可有效地缩短,而信号行经引线的传输路径缩短,将使芯片的电气性能提高,并增加邻近引线的布线空间。
(2)引线的一端可横跨于无源元件的上方而焊接在承载器最外围的接点上,且不会接触到无源元件的任一焊接端。
虽然本实用新型已结合一优选实施例披露如上,然其并非用来限定本实用新型,本领域内的技术人员,在不脱离本实用新型的精神和范围内,当可作少许的更动与润饰,因此本实用新型的保护范围以权利要求所界定的为准。

Claims (9)

1.一种芯片封装结构,至少包括:
一承载器,具有一表面、一电源接点以及一接地接点,且该表面具有一芯片焊接区,而该电源接点以及该接地接点均配置于该表面,且该电源接点以及该接地接点位于该芯片焊接区之外的同一侧;
一芯片,配置于该承载器的该表面,而该芯片具有一有源表面以及对应的一背面,且该芯片以该背面贴附至该芯片焊接区,且该芯片还具有多个焊接垫,其配置于该有源表面;
至少一无源元件,跨置于该承载器的该电源接点以及该接地接点之间,该无源元件具有至少两焊接端,其分别电连接至该电源接点以及该接地接点;
至少一第一引线,电连接该芯片的该些焊接垫之一以及该些焊接端之一;以及
一封胶,包覆该芯片、该无源元件以及该第一引线。
2.如权利要求1所述的芯片封装结构,其特征在于该承载器还具有一信号接点,而该信号接点位于该电源接点以及该接地接点的较远离该芯片焊接区的外侧。
3.如权利要求2所述的芯片封装结构,还包括至少一第二引线,其两端分别连接至该芯片的该些焊接垫的另一以及该信号接点,且该第二引线横跨于该无源元件的上方。
4.如权利要求3所述的芯片封装结构,其特征在于该封胶还覆盖于该第二引线。
5.如权利要求1所述的芯片封装结构,其特征在于该些焊接端的表面具有一金属层,而该金属层的材料选自于由镍、金及该等合金所组成群组的一种材料。
6.如权利要求1所述的芯片封装结构,其特征在于该无源元件为电感元件以及电容元件其中之一。
7.一种引线键合封装结构,适于将一芯片电连接至一承载器,其特征在于该承载器的表面具有一芯片焊接区,而该芯片具有一有源表面以及对应的一背面,且该芯片以该背面而贴附至该芯片焊接区上,该引线键合封装结构至少包括:
一电源接点,配置在该承载器的表面;
一接地接点,配置在该承载器的表面;
一信号接点,配置在该承载器的表面,其中该电源接点以及该接地接点位于该芯片焊接区之外的同一侧,且该信号接点位于该电源接点以及该接地接点的较远离该芯片焊接区的外侧;
一无源元件,跨置于该承载器的该电源接点以及该接地接点之间,且该无源元件具有至少两焊接端,其分别电连接至该电源接点以及该接地接点;
多个焊接垫,配置于该芯片的该有源表面;
一第一引线,电连接该些焊接垫之一以及该些焊接端之一;以及
一第二引线,电连接该些焊接垫的另一以及该信号接点,且该第二引线横跨于该无源元件的上方。
8.如权利要求7所述的引线键合封装结构,其特征在于该些焊接端的表面具有一金属层,而该金属层的材料选自于由镍、金及该等合金所组成群组的一种材料。
9.如权利要求7所述的引线键合封装结构,其特征在于该无源元件为电感元件以及电容元件其中之一。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386165A (zh) * 2011-10-28 2012-03-21 三星半导体(中国)研究开发有限公司 芯片封装件及其制造方法
CN106158837A (zh) * 2015-04-23 2016-11-23 朋程科技股份有限公司 电压调节装置
WO2020097767A1 (zh) * 2018-11-12 2020-05-22 北京比特大陆科技有限公司 电路板及超算设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386165A (zh) * 2011-10-28 2012-03-21 三星半导体(中国)研究开发有限公司 芯片封装件及其制造方法
CN106158837A (zh) * 2015-04-23 2016-11-23 朋程科技股份有限公司 电压调节装置
CN106158837B (zh) * 2015-04-23 2019-01-11 朋程科技股份有限公司 电压调节装置
WO2020097767A1 (zh) * 2018-11-12 2020-05-22 北京比特大陆科技有限公司 电路板及超算设备

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