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CN1779951A - 半导体器件及其制造方法 - Google Patents

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CN1779951A
CN1779951A CNA200510117027XA CN200510117027A CN1779951A CN 1779951 A CN1779951 A CN 1779951A CN A200510117027X A CNA200510117027X A CN A200510117027XA CN 200510117027 A CN200510117027 A CN 200510117027A CN 1779951 A CN1779951 A CN 1779951A
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CN
China
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semiconductor chip
wiring board
insulating film
semiconductor device
solder resist
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CNA200510117027XA
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English (en)
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岛贯好彦
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Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
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Abstract

在布线板的上表面上方形成第一阻焊剂部分和第二阻焊剂部分。经由置入其间的粘合剂，将半导体芯片粘合到该第一阻焊剂部分上。经由键合线，将半导体芯片的电极分别电连接到通过第二阻焊剂部分的开口露出的连接端子。在布线板的上表面上方形成包封树脂，使得覆盖半导体芯片和键合线。该第一阻焊剂部分的平面尺度小于半导体芯片的平面尺度，并且将包封树脂也填充在半导体芯片的背表面的外围部分之下。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2004年10月29日提交的日本专利申请No.2004-315998的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件及其制造技术，并且特别地涉及一种其中将至少一个半导体芯片安装在布线板上方的半导体器件，以及一种在应用到半导体器件制造技术中时有效的技术。
背景技术
将半导体芯片安装在布线板上方，将该半导体芯片的电极和该布线板的连接端子分别通过键合线(bonding wire)彼此电连接，用树脂将该半导体芯片和该键合线密封，并将焊料球分别连接到该布线板的背表面，由此制造出半导体封装形式的半导体器件。这种CSP(芯片尺寸封装)形式的半导体器件，是略大于芯片尺寸或半导体芯片级的小尺寸半导体封装。
日本未审专利公开No.2003-92374(专利文献1)描述了这样一种技术，其中一种半导体器件具有布线板、半导体芯片、导线和包封体或密封体，该布线板包括主表面、形成在主表面上方的绝缘膜以及从绝缘膜露出且形成在主表面上方的电极；该半导体芯片经由置入其间的粘合剂固定到设置在布线板的主表面上方的绝缘膜上；该导线分别将形成在布线板的主表面上方的电极与半导体芯片的电极相连接；该包封体或密封体覆盖半导体芯片、布线板的主表面和电极，在这样的半导体器件中，通过去除在其深度的整个区域上方的绝缘膜，在半导体芯片和电极之间形成沟槽，并且使得粘合剂(绝缘树脂)的流出部分没有留在各沟槽内，流到各沟槽之外以及到达电极。
发明内容
根据本发明人的研究，最新发现了以下内容。
当如CSP形式的半导体器件中那样，使得半导体封装小尺寸化时，半导体芯片的端部与布线板的每一个电极之间的距离变短，以至于其间相接触。当在将半导体芯片通过粘合剂固定到布线板的情况下，粘合剂流出到布线板的电极上时，就易于发生键合线与电极的连接失败，由此将会引起布线板的电极和键合线之间电连接的可靠性变差。
在其深度的整个区域上方去除形成在布线板的主表面上方的绝缘膜，以由此在半导体芯片和电极之间形成凹槽或沟槽，这样一种技术能够使粘合剂(绝缘树脂)的流出部分凝固，使得该流出部分不留在各沟槽内，流到各沟槽之外并到达电极。因此，可以限制由于粘合剂的流出而引起的失败发生。
然而，在将半导体芯片通过置入其间的粘合剂固定到形成在布线板主表面上方的绝缘膜上的技术中，将半导体芯片的背表面处的整个表面经由置入其间的粘合剂粘合到形成在布线板主表面上的绝缘膜上。与半导体芯片和包封树脂之间的粘附性相比，粘合剂和其对应的包封树脂之间的粘附性较差。因此，当所涂覆的粘合剂从半导体芯片的外围部分突出或关于其侧表面变湿时，粘合剂与包封树脂之间的接合面积增加，因而使包封树脂的粘附性变差。包封树脂的粘附性变差将会降低半导体器件(半导体封装)的可靠性和生产产量。
当用来固定半导体芯片的粘合剂到达其相对于半导体芯片的外围部分突出的位置时，难以将布线板的电极布置得更接近于半导体芯片的外围部分，因而使得不可能实现半导体器件的进一步小型化。
本发明的一个目的在于提供一种能够提高半导体器件的可靠性的技术。
本发明的另一个目的在于提供一种能够实现半导体封装的小型化的技术。
从本说明书和附图的描述，本发明的以上和其他目的以及新颖特征将变得显而易见。
对本申请中公开的发明的代表性发明的概述将简要说明如下：
本发明提供一种半导体器件，其中在布线板的第一主表面中形成第一绝缘膜部分和设置在该第一绝缘膜部分的外围上的第二绝缘膜部分，半导体芯片的背表面粘合到第一绝缘膜部分上方，包封树脂形成在布线板的第一主表面上方使得覆盖半导体芯片和键合线，并且甚至在半导体芯片的背表面的外围部分之下也充入包封树脂。
另外，本发明提供一种用于制造半导体器件的方法，其中当通过引线键合将半导体芯片的电极和布线板的电极彼此连接时，将键合线的一端连接到它们对应的布线板的电极，并且之后将其另一端连接到它们对应的半导体芯片的电极。
对由本申请中公开的发明的代表性发明所得到的有益效果将简要说明如下：
由于甚至在半导体芯片的背表面的外围部分之下也充入包封树脂，所以可以提高半导体器件的可靠性。
由于半导体芯片和包封树脂之间的接合面积增加，所以可以改善包封树脂的粘附性并且可以提高半导体器件的生产产量。
附图说明
图1是表明本发明的第一实施例的半导体器件的顶视图；
图2是图1所示的半导体器件的底视图；
图3是图1所示的半导体器件的截面图；
图4是图1所示的半导体器件的局部截面图；
图5是图1所示的半导体器件的侧视图；
图6是透过包封树脂看到的图1的半导体器件的平面透视图；
图7是透过包封树脂、半导体芯片和键合线看到的图1的半导体器件的平面透视图；
图8是表明第一比较示例的半导体器件的局部截面图；
图9是表明第二比较示例的半导体器件的局部截面图；
图10是表明第三比较示例的半导体器件的局部截面图；
图11是表明本发明的另一实施例的半导体器件的局部截面图；
图12是图11所示的半导体器件的平面透视图；
图13是制造表明本发明第一实施例的半导体器件的工艺的截面图；
图14是接着图13的制造半导体芯片的工艺的截面图；
图15是接着图14的制造半导体芯片的工艺的截面图；
图16是接着图15的制造半导体芯片的工艺的截面图；
图17是接着图16的制造半导体芯片的工艺的截面图；
图18是接着图17的制造半导体芯片的工艺的截面图；
图19是接着图18的制造半导体芯片的工艺的截面图；
图20是接着图19的制造半导体芯片的工艺的截面图；
图21是说明用于制造布线板的工艺的平面图；
图22是接着图2 1的制造布线板的工艺的平面图；
图23是接着图22的制造布线板的工艺的平面图；
图24是制造表明本发明的第一实施例的半导体器件的工艺的局部截面图；
图25是制造表明本发明的第一实施例的半导体器件的工艺的平面图；
图26是引线键合工艺的说明性视图；
图27是引线键合工艺的说明性视图；
图28是制造表明本发明的第一实施例的半导体器件的工艺的局部截面图；
图29是表明本发明的第一实施例的半导体器件的另一局部截面图；
图30是说明本发明的第二实施例的半导体器件的局部截面图；
图31是引线键合工艺的说明性视图；
图32是引线键合工艺的说明性视图；
图33是引线键合工艺的说明性视图；
图34是表明本发明的第三实施例的半导体器件的局部截面图；
图35是图34所示的半导体器件的平面透视图；
图36是表明本发明的第四实施例的半导体器件的局部截面图；
图37是说明本发明的第五实施例的半导体器件的平面透视图；
图38是表明本发明的另一实施例的半导体器件的平面透视图；
图39是说明本发明的第六实施例的半导体器件的局部截面图；
图40是图39所示的半导体器件的平面透视图；
图41是图39所示的半导体器件的平面透视图；
图42是表明用于制造在图39所示半导体器件的制造中所采用的布线板的工艺的平面图；
图43是接着图42的制造布线板的工艺的平面图；
图44是接着图43的制造布线板的工艺的平面图；
图45是表明本发明的第七实施例的半导体器件的局部截面图；
图46是说明本发明的第八实施例的半导体器件的平面透视图；
图47是图46所示的半导体器件的截面图；
图48是表明本发明的第九实施例的半导体器件的平面透视图；
图49是图48所示的半导体器件的截面图；
图50是图48所示的半导体器件的另一截面图。
具体实施方式
为了方便理解下列实施例，将通过把它们分成多个部分来进行描述。但是，除非另外特别地说明，否则它们彼此并非不相关。其一个部分可以由其他一些或所有部分的修改、细节和补充说明来构成。当在下列实施例中涉及元件数目等(包括块数、数值、数量、范围等)时，除非另外特别地说明以及原则上明确限于特定数目，否则其数目并不限于该特定数目，并且可以大于或小于或等于该特定数目。也不必说，在下列实施例中采用的部件(包括元件或要素步骤等)不总是必需的，除非另外特别地说明以及原则上考虑明确必需。同样地，当在下列实施例中涉及部件等的形状、位置关系等时，它们将包括与其形状等基本上类似或相似的那些部件，除非另外特别地说明以及原则上考虑不明确如此等。这同样也适用于上述数值和范围。
以下，将参照附图详细地描述本发明的优选实施例。顺便提及，在用于描述实施例的所有附图中，对均具有相同功能的构成元件分别给定相同的参考标号，并且省略对其的重复说明。在下列实施例中，除非另外需要，否则原则上将不重复对相同或类似元件的描述。
在用于实施例的附图中，为了易于理解附图，甚至在截面图的情况下，也可能省略某些剖面线(hatching)。为了易于理解附图，甚至在平面图的情况下，也可能提供某些剖面线。
第一优选实施例
参照附图，将说明根据本实施例的半导体器件及其制造工艺。
图1是表明本发明的第一实施例的半导体器件1的顶视图，图2是其底视图，图3是其截面图(整体截面图)，图4是其局部截面图(部分放大的截面图)，图5是其侧视图。沿图1的A-A线所取的截面基本上对应于图3，图3的端部附近区域的放大视图基本对应于图4。图6是透过包封树脂5看到的半导体器件1的平面透视图(顶视图)，图7是透过包封树脂5、半导体芯片2和键合线4看到的半导体器件1的平面透视图(顶视图)，即，半导体器件1中所采用的布线板3的顶视图。顺便提及，在图7中由虚线指示出了半导体芯片2的外部形状。尽管图7是平面图，但为了容易理解，给第一阻焊剂部分14a、第二阻焊剂部分14b和从第二阻焊剂部分14b的孔径部分或开口19露出的连接端子15的每一个都加上了剖面线。
图1至图7中所示的根据本实施例的半导体器件1，等同于其中将半导体芯片2安装(粘合、连接及封装)到布线板3上的半导体器件(半导体封装)。例如，已知的一种CSP(芯片尺寸封装)形式的半导体器件，它是略大于芯片尺寸或半导体芯片2级的小尺寸半导体封装。
根据本实施例的半导体器件1包括半导体芯片2、布线板3、多个键合线4、包封树脂(包封树脂部分、包封部分和包封体或密封体)5和多个焊料球(球电极、突出电极、电极和外部端子)6，该布线板3支撑半导体芯片2或者说在该布线板3上安装半导体芯片2，该多个键合线4电连接置于半导体芯片2的前表面中的多个电极(第二电极、键合焊盘和焊盘电极)和分别与该多个电极相关联的布线板3的多个连接端子(第一电极、键合焊盘和焊盘电极)15，该包封树脂5覆盖半导体芯片2和包括键合线4的布线板3的上表面3a，该多个焊料球6设置在布线板3的下表面3b处，作为面阵列布局的外部端子。
在半导体芯片2中，与其厚度横切的其平面形状是正方形。例如，半导体芯片2对应于通过在半导体衬底的主表面上方形成各种半导体元件或半导体集成电路以及根据需要将半导体衬底的背表面接地之后，通过划片等将由单晶硅构成的半导体衬底(半导体晶片)分离所得到的半导体芯片2的每一个。半导体芯片2具有彼此相对的前表面(在半导体元件形成侧上方的主表面和上表面)2b和背表面(在与半导体元件形成侧的主表面相对侧上方的主表面和下表面)2c。半导体芯片2以其前表面2b朝上的这种方式布置在布线板3的上表面(芯片支撑表面)3a上方。半导体芯片2的背表面2c经由置入其间的粘合剂(管芯粘合材料、粘结剂和胶粘剂)8粘合并固定到布线板3的上表面3a上。例如，可以使用绝缘或导电胶材料等作为粘合剂8。粘合剂8的厚度可以设为例如约20-30μm。多个电极2a形成在半导体芯片2的前表面2b中。该电极2a电连接到它们对应的形成在半导体芯片2内部或其表面层部分的半导体元件或半导体集成电路。
布线板3具有绝缘基体材料层(绝缘板和核心材料)11、导体层(导体图形、导体膜图形和布线层)12和阻焊剂层(绝缘膜和阻焊剂层)14，该导体层12形成在基体材料层11的上表面11a和其下表面11b的每一个表面处，该阻焊剂层14用作绝缘层(绝缘体层和绝缘膜)，形成在基体材料层11的上表面11a和下表面11b上方使得覆盖导体层12。作为另一种形式，布线板3也可以通过其中使多个绝缘层和多个布线层彼此层叠的多层布线板来形成。
构图导体层12，它是用作布线板3的各布线或布线层的导体图形。导体层12由导电材料形成，并且可以由通过例如电镀方法形成的铜薄膜形成。用于连接键合线4的多个连接端子(电极、键合焊盘和焊盘电极)15通过置于基体材料层11的上表面11a上方的导体层12来形成。用于连接焊料球6的多个导电的连接盘(land)(电极、焊盘和端子)16通过置于基体材料层11的下表面11b上方的导体层12来形成。在基体材料层11中定义多个孔径部分或开口(通孔、导孔或穿孔)17。导体层12甚至也形成在各开口17的侧壁上方。置于基体材料层11的上表面11a上方的每一个连接端子15，经由置于基体材料层11的上表面11a上方的导体层12(由导体层12形成的各引出线)、置于开口17的侧壁上方的导体层12和置于基体材料层11的下表面11b上方的导体层12，电连接到其对应的置于基体材料层11的下表面11b上方的连接盘16。因而，半导体芯片2的多个电极2a分别经由多个键合线4电连接到布线板3的多个连接端子15。另外，多个电极2a分别经由布线板3的导体层12电连接到布线板3的多个连接盘16。每一个键合线4都由诸如金丝的金属细线制成。
阻焊剂层14具有这样的作用，它用作用于保护导体层12的绝缘层(绝缘膜)，并且该阻焊剂层14由诸如有机树脂材料的绝缘体材料制成。阻焊剂层14也形成在基体材料层11的上表面11a和下表面11b上方，使得覆盖导体层12。阻焊剂层14掩埋在基体材料层11中所定义的各开口17的内部。由于阻焊剂层14掩埋基体材料层11的开口17，所以它可以防止粘合剂8从开口17泄漏到布线板3的下表面3b侧。阻焊剂层14也可以防止半导体芯片2的背表面2c通过各开口17露出。布线板3的导体层12中的连接端子15和连接盘16从阻焊剂层(其开口)14露出。置于基体材料层11的上表面11a和下表面11b的每一个表面上方的阻焊剂层14的厚度可以设为例如约20-30μm。
多个连接盘16以阵列形式布置在布线板3的下表面3b中。紧邻连接盘16分别形成开口17。焊料球6连接到它们对应的连接盘16。因此，多个焊料球6以阵列形式布置在布线板3的下表面3b中。焊料球6可以用作半导体器件1的外部端子。因而，半导体芯片2的多个电极2a分别经由多个键合线4电连接到布线板3的多个连接端子15。另外，多个电极2a分别经由布线板3的导体层12连接到布线板3的多个连接盘16和连接到该多个连接盘16的多个焊料球6。顺便提及，尽管图2所示的焊料球6的数目与图6和图7所示的连接端子15的数目彼此不一致，但图1至图7典型地表明半导体器件1的结构，并且半导体器件1中焊料球6的数目和连接端子15的数目可以根据需要以各种方式来改变。也可以使半导体器件1中焊料球6的数目和连接端子15的数目彼此相同或彼此不同。未电连接到半导体芯片2的电极2a的焊料球6也可以用于散热(radiation)。
尽管阻焊剂层14形成在布线板3的上表面3a中，但形成在布线板3的上表面3a中的阻焊剂层14具有位于半导体芯片2之下(即，布线板3的上表面3a的中心部分)的第一阻焊剂部分(第一绝缘膜部分)14a，和位于第一阻焊剂部分14a的外围中(其周围)(即，位于布线板3的上表面3a的外围部分中)的第二阻焊剂部分(第二绝缘膜部分)14b。区域(坝区)18存在于第一阻焊剂部分14a和第二阻焊剂部分14b之间，其间没有阻焊剂层14形成，基体材料层11从该区域18露出。因而，第一阻焊剂部分14a和第二阻焊剂部分14b以其间插入的区域18彼此隔开。在区域18中，也露出了置于开口17的侧壁上方的用于在连接端子15和导体层12之间进行连接的引出线(尽管它们也由导体层12形成，但在图6和图7的平面图中未示出)。
半导体芯片2通过置入其间的粘合剂8粘合(安装、连接、固定并放置)到第一阻焊剂部分14a上。第二阻焊剂部分14b具有用于露出连接端子15的孔径部分或开口19。如图6所示，每一个连接端子15都具有基本为矩形形式的图形(导体图形)。定义在第二阻焊剂部分14b中的各开口19形成为与用于连接端子15的导体图形相重叠。因此，第二阻焊剂部分14b叠加在一些(两端)连接端子15上方。因而，可以更可靠地防止各连接端子15的剥离，并进一步提高半导体器件的可靠性。
键合线4连接到它们对应的连接端子15，该连接端子15从第二阻焊剂部分14b的开口19露出。为了便于或确定键合线4到连接端子15的连接，将金镀层(或(在下层侧上的)镍镀层的层叠膜)等形成在从第二阻焊剂部分14b的开口19露出的各连接端子15的上表面(键合线4的连接表面)中。用作封装标识(package index)的孔径部分或开口20a也定义在第二阻焊剂部分14b中。形成在第二阻焊剂部分14b中的用作封装标识的该开口20a，可以用来在半导体器件1的制造工艺中进行定位和识别。
尽管半导体芯片2经由置入其间的粘合剂8粘合(安装、连接、固定并放置)到布线板3的上表面3a上的第一阻焊剂部分14a上，但第一阻焊剂部分14a的平面尺度(区域)小于半导体芯片2的平面尺度(区域)。因此，当安装半导体芯片2时，第一阻焊剂部分14a不在半导体芯片2的背表面2c的外围部分(周缘部分和端部附近区域)2d之下延伸(存在)。因而，半导体芯片2的背表面2c的外围部分2d和其背表面2c的各端部2f置于其中没有阻焊剂层14形成的区域18上方。当把半导体芯片2管芯粘合(接合)到布线板3上时，将粘合剂8置于其尺寸小于半导体芯片2的第一阻焊剂部分14a上方，并将半导体芯片2粘合到其上。因此，粘合剂8不在半导体芯片2的背表面2c的外围部分2d上方延伸(存在)。因而，当把半导体芯片2管芯粘合到布线板3上时，粘合剂8和阻焊剂层14不存在于半导体芯片2的背表面2c的外围部分2d之下。也就是说，由于粘合剂8和阻焊剂层14(第一阻焊剂部分14a)存在于半导体芯片2的背表面2c的半导体芯片2的侧表面2e(端部2f)的内部，所以使得半导体芯片2的背表面2c的外围部分2d为露出状态。因此，在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间定义了间隔(间隙)21。该间隔21的垂直尺寸H1(对应于半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的距离)基本上等同于第一阻焊剂部分14a的厚度T1和粘合剂8的厚度T2之和(H1＝T1+T2)。当形成包封树脂5(模塑工艺)时，甚至将用于形成包封树脂5的材料也充入到半导体芯片2的背表面2c的外围部分2d之下的间隔21中。因而，在半导体芯片2的背表面2c的外围部分2d之下充入了固化的(凝固的)包封树脂5。由于固化的包封树脂5覆盖半导体芯片2的前表面2b、其侧表面2e和其背表面2c的外围部分2d，所以可以增强半导体芯片2和包封树脂5之间的粘附性(粘附强度)，并因此可以提高半导体器件1的可靠性。
包封树脂5由诸如热固性树脂材料的树脂材料等形成，并可以包含填料等。例如可以使用包含填料的环氧树脂来形成包封树脂5。包封树脂5形成在布线板3的上表面3a上方，使得覆盖半导体芯片2和键合线4。包封树脂5密封并保护半导体芯片2和键合线4。
图8是根据第一比较示例的半导体器件101的局部截面图(部分放大的截面图)，图9是根据第二比较示例的半导体器件201的局部截面图(部分放大的截面图)，图10是根据第三比较示例的半导体器件301的局部截面图(部分放大的截面图)。在这些图中分别示出了对应于本实施例的图4的区域。
图8所示的根据第一比较示例的半导体器件101不同于本实施例。阻焊剂层114形成在除了连接端子15之上外的布线板103的整个上表面103a上方。阻焊剂层114甚至在半导体芯片2的背表面2c的外围部分2d之下延伸。因此，根据第一比较示例的半导体器件101具有这样的可能性，即当把半导体芯片2管芯粘合到布线板103上时，由胶材料等构成的粘合剂8将散布到半导体芯片2的背表面2c的端部之外，并且粘合剂8将在阻焊剂层114的上表面上方流动以至于散布到连接端子15上方。当粘合剂8散布(流出)到连接端子15上方时，会使各键合线4到其对应的连接端子15的连接变得容易发生失败，从而键合线4和连接端子15之间的电连接的可靠性将变差。尽管也考虑了使半导体芯片2的端部和布线板103的每一个连接端子15之间的距离较长，以防止粘合剂8流出到连接端子15，但这将导致半导体器件的尺寸增大(其面积增加)。
在图9所示的根据比较示例的半导体器件201中，阻焊剂层214形成在布线板203的上表面203a中，包括第一阻焊剂部分214a和第二阻焊剂部分214b。区域(坝区)218存在于第一阻焊剂部分214a和第二阻焊剂部分214b之间，其中没有阻焊剂层214形成，布线板203的基体材料层11从该区域218露出。然而，该第二比较示例与本实施例的不同之处在于，第一阻焊剂部分214的平面尺度(面积)大于半导体芯片2的平面尺度(面积)，并且第一阻焊剂部分214a在半导体芯片2的整个背表面2c之下延伸(存在)。在根据第二比较示例的半导体器件201中，当把半导体芯片2管芯粘合到布线板203上时，在第一阻焊剂部分214a和第二阻焊剂部分214b之间不存在阻焊剂层214，并且其间设置区域(坝区)218，从该区域218露出基体材料层11。因此，可以防止由胶材料构成的粘合剂8散布到区域218之外的第二阻焊剂部分214b上方。因而可以防止粘合剂8散布到连接端子15上方，并提高键合线4和连接端子15之间的电连接的可靠性。
然而，在图9所示的根据第二比较示例的半导体器件201中，第一阻焊剂部分214a的平面尺度(面积)大于半导体芯片2的平面尺度(面积)，并且半导体芯片2的整个背表面2c经由置入其间的粘合剂8粘附到第一阻焊剂部分214a。包封树脂5和粘合剂8之间的粘附性(粘附强度)低于半导体芯片2和包封树脂5之间的粘附性(粘附强度)。因此根据第二比较示例的半导体器件201具有这样的可能性，即由于包封树脂5将覆盖半导体芯片2的前表面2b和侧表面2e，而不会覆盖半导体芯片2的背表面2c，并且半导体芯片2和包封树脂5之间的接合面积小于第一实施例(的半导体器件1)，所以半导体芯片2和包封树脂5之间的粘附性(粘附强度)将相对地变得低于第一实施例(的半导体器件1)。此外，当用于固定半导体芯片2的粘合剂8到达这样的位置，其中它从半导体芯片2的外围部分突出时，难以将置于布线板203上方的连接端子15布置得更接近于半导体芯片2的外围部分。因此，与第一实施例(的半导体器件1)相比，不能实现半导体器件201的尺寸减小。
在图10所示的根据第三比较示例的半导体器件301中，与根据第二比较示例的半导体器件201相比，减少了粘合剂8的涂敷面积及其涂敷量。因而，当把半导体芯片2经由置入其间的粘合剂8粘合到布线板203的上表面203a的第一阻焊剂部分214a上时，粘合剂8不在半导体芯片2的背表面2c的外围部分2d之下延伸(存在)，并且可以在半导体芯片2的背表面2c的外围部分2d和布线板203的上表面203a之间定义间隔(间隙)221。因而，当形成包封树脂5时，甚至可以将用于形成包封树脂5的材料也充入到间隔221中。因此固化的包封树脂5覆盖半导体芯片2的前表面2b、其各侧表面2e及其背表面2c的外围部分2d，以由此使得可以增强半导体芯片2和包封树脂5之间的粘附性(粘附强度)。
然而，在图10所示的根据第三比较示例的半导体器件301中，通过调整粘合剂8的涂敷面积及其涂敷量，在半导体芯片2的背表面2c的外围部分2d和布线板203的上表面203a之间定义间隔221。因此，有可能粘合剂8的涂敷量太少，以致降低了半导体芯片2和布线板203之间的接合强度，或有可能粘合剂8的涂敷量太多，以致在半导体芯片2的背表面2c的外围部分2d和布线板203的上表面203a之间不能形成间隔221。因此，管芯粘合工艺不容易管理并且每个产品的差异增加。也考虑了通过使用平面尺度小于半导体芯片2的管芯粘合膜作为粘合剂8，来在半导体芯片2的背表面2c的外围部分2d和布线板203的上表面203a之间形成间隔221。然而，管芯粘合膜会比胶粘合剂更昂贵，并因而将增加半导体器件的制造成本。
与第一实施例不同，在图10所示的根据第三比较示例的半导体器件301中，第一阻焊剂部分214a在半导体芯片2的背表面2c的外围部分2d之下延伸。因此，当把半导体芯片2管芯粘合到布线板203上时，在半导体芯片2的背表面2c的外围部分2d和布线板203的上表面203a之间定义的间隔221的垂直尺寸或大小H2变低(小)。间隔221的垂直尺寸H2基本上等同于粘合剂8的厚度T2(H2＝T2)。当粘合剂8的厚度例如在约20-30μm的范围时，间隔221的垂直尺寸H2也达到约20-30μm。由于在半导体芯片2的背表面2c的外围部分2d之下的间隔221的垂直尺寸H2较小，所以在形成包封树脂5时，包含在用于形成包封树脂5的材料中的填料等很难进入到半导体芯片2的背表面2c的外围部分2d之下的间隔221中，并且使得充入间隔221中的包封树脂5的组分比和在其他区域中的包封树脂5的组分比不一致，由此会引起固化的包封树脂5和半导体芯片2之间的粘附性(粘附强度)将变差。
相反，在本实施例中，第一阻焊剂部分(第一绝缘膜部分)14a和第二阻焊剂部分(第二绝缘膜部分)14b形成在布线板3的上表面3a上方，该第一阻焊剂部分14a经由置入其间的粘合剂8将半导体芯片2粘合到上表面3a上，该第二阻焊剂部分14b设置在第一阻焊剂部分14a周围(在其外围上)并且从开口19露出连接端子15。在第一阻焊剂部分14a和第二阻焊剂部分14b之间存在区域(坝区)18，其间没有阻焊剂层14形成，基体材料层11从该区域18露出。因此，由于当把半导体芯片2管芯粘合到布线板3上时，在第一阻焊剂部分14a和第二阻焊剂部分14b之间不存在阻焊剂层14，并且其间设置区域(坝区)18，基体材料层11从该区域18露出，所以可以防止粘合剂8散布到区域18之外的第二阻焊剂部分14b上方。因而可以防止粘合剂8散布到连接端子15上方，并且可以提高键合线4和连接端子15之间的电连接的可靠性。即使使用流动性相对高的胶粘合剂(粘合材料)作为粘合剂8，在第一阻焊剂部分14a和第二阻焊剂部分14b之间设置没有阻焊剂层14的区域(坝区)18，也使得可以防止由胶材料制成的粘合剂8散布到连接端子15上方。因此，可以使用成本比管芯粘合膜相对较低的胶粘合剂作为粘合剂8，并且因而有利于降低半导体器件的制造成本。由于可以将布线板3的连接端子15布置得更接近于半导体芯片2的外围部分，所以能够实现半导体器件尺寸的进一步减小。
此外，尽管在本实施例中将半导体芯片2经由置入其间的粘合剂8安装并固定到第一阻焊剂部分14a上，但第一阻焊剂部分14a的平面尺度或尺寸(面积)小于半导体芯片2的平面尺度或尺寸(面积)。因此，当把半导体芯片2经由置入其间的粘合剂8粘合到布线板3的上表面3a的第一阻焊剂部分14a上时，第一阻焊剂部分14a和粘合剂8不在半导体芯片2的背表面2c的外围部分2d之下延伸(存在)，并且在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间定义间隔21。因此，当形成包封树脂5时，甚至将用于形成包封树脂5的材料也充入到间隔21中，并且固化的包封树脂5覆盖半导体芯片2的前表面2b、其各侧表面2e和半导体芯片2的背表面2c的外围部分2d。因此，由于半导体芯片2和包封树脂5之间的接合面积增加，所以可使得半导体芯片2和包封树脂5之间的粘附性(粘附强度)强，并因而可以提高半导体器件1的可靠性。如本实施例中那样，包封树脂5甚至迂回侵入(round-intrude)到半导体芯片2的背表面2c侧，并且在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间充满(充入)包封树脂5。因此，借助于包封树脂5，通过利用半导体芯片2的前表面2b和背表面2c两个表面(及其侧表面2e)，可以牢固地密封半导体芯片2。此外，可以增强半导体芯片2和包封树脂5之间的粘附性，并且可以更精确地防止半导体芯片2和包封树脂5之间发生剥离等。
此外，在本实施例中，通过第一阻焊剂部分14a的厚度T1，可以使定义在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21的垂直尺寸H1大于根据第三比较示例的半导体器件301的间隔221的垂直尺寸H2(H1＞H2)。例如，如果粘合剂8的厚度T2在约20-30μm的范围，并且第一阻焊剂部分14a的厚度T1在约20-30μm的范围，那么间隔21的垂直尺寸H1可以设为约40-60μm。因而，由于在本实施例中可以使半导体芯片2的背表面2c的外围部分2d之下的间隔21的垂直尺寸H1相对较大，所以包含在用于形成包封树脂5的材料中的填料等容易进入到半导体芯片2的背表面2c的外围部分2d之下的间隔21中，并且使得充入到间隔21的包封树脂5的组分比和在其他区域中的包封树脂5的组分比一致。因而，可以进一步改善固化的包封树脂5和半导体芯片2之间的粘附性(粘附强度)，并且可以提高半导体器件1的可靠性。
在本实施例中，在第二阻焊剂部分14b的内围部分(与第一阻焊剂部分14a相对的第二阻焊剂部分14b的内围部分，以及与半导体芯片2的四侧相对的第二阻焊剂部分14b的内围部分)的角落(四个角和角部分)处，在半导体器件1的外围方向(即，在远离半导体芯片2的方向)中缩回或收缩第二阻焊剂部分14b的图形。也就是说，在第二阻焊剂部分14b的内围部分的角落(四个角)处设置阻焊剂收缩部分20b，从该部分20b露出基体材料层11，而没有形成阻焊剂。
利用第二阻焊剂部分14b的角落(四个角)处第二阻焊剂部分14b的图形的收缩(即，阻焊剂收缩部分20b的设置)，在传递模塑工艺等中形成包封树脂5时，空气易于从半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21选出。因而，可以提高用于形成包封树脂5的材料的流动性，并可以进一步改善包封树脂充入到间隔21中的充入特性。因此可以进一步改善半导体芯片2和包封树脂5之间的粘附性(粘附强度)，并进一步提高半导体器件1的可靠性。
图11是根据另一实施例的半导体器件1a的局部截面图，图12是其平面透视图(顶视图)。图11对应于图4。图12与图7相关联，并示出了透过包封树脂5、半导体芯片2和键合线4看到的半导体器件1a的平面透视图(顶视图)，即，在半导体器件1a中采用的布线板3的顶视图。顺便提及，在图12中，由虚线指示出半导体芯片2的外部形状。尽管图12是平面图，但为了易于理解，给第一阻焊剂部分14a、第二阻焊剂部分14b和从第二阻焊剂部分14b的孔径部分或开口19露出的连接端子15的每一个都加上了剖面线。
在半导体器件1中，半导体芯片2的背表面2c的各端部2f(半导体芯片2的各侧表面2e)置于区域(坝区)18上方，从该区域18露出基体材料层11，其中没有阻焊剂层14形成，而在图11和图12中所示的半导体器件1a中，半导体芯片2的背表面2c的各端部2f(半导体芯片2的各侧表面2e)置于第二阻焊剂部分14b上方。半导体器件1a的其他配置基本上类似于上述半导体器件1。
半导体器件1a也能够得到基本类似于半导体器件1的有益效果，并且将包括在本发明的半导体器件中。然而，在如半导体器件1中那样，半导体芯片2的背表面2c的各端部2f(半导体芯片2的侧表面2e)置于区域18上方的情况下，与半导体器件1a中半导体芯片2的背表面2c的端部2f(半导体芯片2的侧表面2e)置于第二阻焊剂部分14b上方的情况相比，在把半导体芯片2管芯粘合到布线板3的上表面3a上时，可以使定义在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21更宽。此外，由于在形成包封树脂5时，填料等变得容易进入到半导体芯片2的背表面2c的外围部分2d之下的间隔21中，所以使得充满间隔21的包封树脂5的组分比和在其他区域中的包封树脂5的组分比一致。因此，半导体器件1更有利于提高包封树脂5和半导体芯片2之间的粘附性(粘附强度)，并且更有利于提高其可靠性。另一方面，通过如在半导体器件1a中那样，使第二阻焊剂部分14b在半导体芯片2的背表面2c的端部2f(半导体芯片2的侧表面2e)之下延伸，可以使连接端子15更接近于半导体芯片2侧。因此，半导体器件1a更有利于其尺寸的减小(其面积的减小)。
接下来将参考附图说明用于制造根据本实施例的半导体器件的方法。图13至图20分别是制造根据本实施例的半导体器件的工艺的截面图。图21至图23分别是典型地表明用于制造布线板31的工艺的一个示例的平面图(顶视图)，该布线板31用在根据本实施例的半导体器件1的制造中。图24是制造根据本实施例的半导体器件的工艺的局部截面图，该图24对应于与图14相同的工艺步骤(管芯粘合工艺)。图25是制造根据本实施例的半导体器件的工艺的平面图(顶视图)，该图25对应于与图15相同的工艺步骤。图26和图27分别是引线键合工艺的说明性视图(局部截面图)。图28是制造根据本实施例的半导体器件的工艺的局部截面图，该图28对应于与图16相同的工艺步骤(模塑工艺)。图21至图28中还示出了用于在稍后要描述的切割工艺中切割布线板31的划片区域(划片线)39。
顺便提及，本实施例将说明其中利用多腔布线板(布线板母体)31制造单独的半导体器件1的情况，其中多个布线板3形成为以阵列形式连接。布线板31是布线板3的母体，在稍后将描述的切割工艺中，切割布线板31，以便于分离成半导体器件区域(衬底区域和单元衬底区域)32。如此切割的部分分别对应于半导体器件1的布线板3。布线板31具有这样的配置，其中半导体器件区域(衬底区域和单元衬底区域)32均对应于从其中形成一个半导体器件1的区域，该半导体器件区域32以矩阵形式布置成多个块(piece)。
首先制备布线板31。例如，可以按下列方式制造布线板31。
通过非电解电镀方法，在用作核心材料的绝缘基体材料层11的上表面11a和下表面上方形成非电解铜镀层。通过刻蚀等构图该非电解铜镀层。然后，通过电解电镀方法在非电解铜镀层上方形成电解铜镀层，以使铜层的厚度变厚。由非电解铜镀层和电解铜镀层的层叠膜(铜层)可以形成导体层12。图21示出了这样的状态，其中由非电解铜镀层和电解铜镀层的层叠膜(导体层12)，在基体材料层11的上表面上方形成用于通孔的导体图形33和连接端子15(的导体图形)。通过引出线(未示出)，分别将连接端子15和导体图形33电连接，该引出线均由形成在基体材料层11的上表面11a上方的非电解铜镀层和电解铜镀层的层叠膜(导体层12)构成。尽管在图中未示出，但在基体材料层11的下表面处，通过非电解铜镀层和电解铜镀层的层叠膜还形成连接盘16。由于使用电解电镀方法，所以在基体材料层11的上表面11a中还形成电镀线(供电线)34。经由电镀线34供给预定电位(功率)，并由此可以在非电解铜镀层上方形成电解铜镀层。
接下来，如图22所示，在基体材料层11中定义孔径部分或开口(通孔、导孔或穿孔)17。该开口形成在用于通孔的导体图形33内部。
接下来，通过非电解电镀方法在开口17的每个侧壁上方形成非电解铜镀层。在基体材料层11的开口17的每个侧壁上方形成的非电解铜镀层产生导体层12。然后，如图23所示，通过使用印刷方法等，将阻焊剂层14形成在基体材料层11的上表面11a和下表面上方，使得掩埋开口17的内部。从而，在基体材料层11的上表面11a中形成第一阻焊剂部分14a和第二阻焊剂部分14b。在基体材料层11的上表面11a处，连接端子15从它们对应的阻焊剂层14(第二阻焊剂部分14b)的开口露出。在基体材料层11的下表面处，连接盘16从它们对应的阻焊剂层14的开口露出。接下来，通过电解电镀方法，依次将镍镀层和金镀层形成在置于基体材料层11的上表面11a和下表面上方的铜镀层的露出部分(即，连接端子15和连接盘16)上方。之后，根据需要将基体材料层11进行外部处理(切割)，以使得形成布线板31。在稍后将描述的切割布线板31的工艺中，分割以此方式制备的布线板31，以提供用作布线板3的多个半导体器件区域(衬底区域和单元衬底区域)32。布线板31包括形成在布线板31的上表面31a的相应半导体器件区域32中的第一阻焊剂部分14a和形成在第一阻焊剂部分14a的外围处的第二阻焊剂部分14b。
如图14和图24所示，经由粘合剂8，将半导体芯片2粘合(管芯粘合并芯片安装)到以上述方式制备的布线板31的上表面31a的相应半导体器件区域32上。在该管芯粘合工艺中，例如，将热固性粘合剂8涂敷到布线板31的上表面31a的相应半导体器件区域32的第一阻焊剂部分14a上，以在第一阻焊剂部分14a上方形成芯片固定粘合剂层。然后将半导体芯片2分别置于粘合剂8上方，并且通过加热等使粘合剂8固化，以经由置入其间的粘合剂8，将半导体芯片2的背表面2c与它们对应的第一阻焊剂部分14a相粘合。由于在如上所述的各半导体芯片2的管芯粘合工艺中，经由置入其间的粘合剂8，将每个半导体芯片2粘合到其平面尺度(面积)小于半导体芯片2的第一阻焊剂部分14a上，所以阻焊剂层14(第一阻焊剂部分14a和第二阻焊剂部分14b)和粘合剂8不在半导体芯片2的背表面2c的外围部分2d之下延伸(存在)。因此，当把半导体芯片2粘合到布线板31的每一个相应半导体器件区域32上时，在半导体芯片2的背表面2c的外围部分2d和其对应的各布线板3的上表面3a之间定义间隔21。该间隔21的垂直尺寸H1基本上等同于第一阻焊剂部分14a的厚度T1和粘合剂8的厚度T2之和(H1＝T1+T2)。可以使间隔21的垂直尺寸H1相对大些。例如，假设粘合剂8的厚度T2在约20-30μm的范围，并且第一阻焊剂部分14a的厚度T1在约20-30μm的范围，则间隔21的垂直尺寸H1可以设为约40-60μm。
接下来，如图15和图25所示，执行引线键合工艺，以经由键合线4电连接半导体芯片2的相应电极2a和它们对应的形成在布线板31中的连接端子15。也就是说，置于布线板31的背表面31a的相应半导体器件区域32上方的多个连接端子15，经由多个键合线4分别与粘合到半导体器件区域32上的半导体芯片2的多个电极2a电连接。例如，利用引线键合设备，将键合线4的一端连接到它们对应的半导体芯片2的电极2a(第一键合)，并且之后将键合线4的另一端连接到它们对应的布线板31的连接端子15(第二键合)。
在本引线键合工艺中，将均由金(Au)制成的钉头凸块(凸块电极和凸块)35形成在它们对应的布线板31的连接端子15处，如作为另一形式或实施例的图26的局部截面图中所示。之后，如图27所示，将键合线4的一端连接到它们对应的半导体芯片2的电极2a，并且之后也可以将键合线4的另一端连接到它们对应的形成在布线板31的连接端子15上方的钉头凸块35。即使例如通过在相对接近于半导体芯片2的位置处形成连接端子15或使用厚度相对厚的半导体芯片2，键合线4与连接端子15形成的角度变尖(例如，接近于垂直角)，并且关于键合线4的折弯应力变大，也将钉头凸块35形成在它们对应的连接端子15上方，并且将键合线4分别连接到钉头凸块35，由此可以提高键合线4和连接端子15(钉头凸块35)之间的连接强度，并且可以抑制或防止键合线4从连接端子15(钉头凸块35)剥离。因此，可以使每一个连接端子15和半导体芯片2之间的距离较小，并且可以减小半导体器件1的平面尺度。也能够实现使用厚度相对厚的各半导体芯片2，并因而可以扩大各半导体芯片2的选择范围。
如图16和图28所示，在引线键合工艺之后，执行基于模塑工艺(即，传递模塑工艺)的树脂包封，以形成包封树脂5a(密封或包封部分)。用该包封树脂5a密封半导体芯片2和键合线4。在该模塑工艺中，执行批量包封，以利用包封树脂5a共同地密封布线板31的上表面31a的多个半导体器件区域32。也就是说，将包封树脂5a形成在布线板31的上表面31a的多个半导体器件区域32上方，使得覆盖半导体芯片2和键合线4。因此，形成包封树脂5a使得覆盖布线板31的上表面31a的多个半导体器件区域32。该包封树脂5a包括诸如热固性树脂材料的树脂材料，并且还可以包含填料等。例如，可以使用包含填料的环氧树脂等形成包封树脂5a。
在该模塑工艺中，甚至将用于形成包封树脂5a的材料也充入到各半导体芯片2的背表面2c的外围部分2d之下的间隔21中。由于在本实施例中，各半导体芯片2的背表面2c的外围部分2d之下的间隔21的垂直尺寸H1相对较大，所以在模塑工艺中，包含在用于形成包封树脂5a的材料中的填料等容易侵入到半导体芯片2的背表面2c的外围部分2d之下的间隔21中，并且充满(充入)间隔21的包封树脂5a的组分比和在其他区域中的包封树脂5a的组分比一致。因此，可以提高固化的包封树脂5a和各半导体芯片2之间的粘附性(粘附强度)。
接下来，如图17所示，将焊料球6连接(粘结)到它们对应的在布线板31的下表面31b处的连接盘16上。例如，向上翻转布线板31的下表面31b，将多个焊料球6分别布置在布线板31的上表面31b处的多个连接盘16上方，并借助于焊剂等暂时固定。然后，在其上对熔融的焊料实行回流处理(焊料回流处理和热处理)，由此可以将布线板31的下表面31b处的焊料球6和连接盘16彼此粘结。之后，根据需要执行清洗工艺步骤，从而也可以去除粘附到焊料球6表面的焊剂等。从而以此方式，将用作半导体器件1的外部端子的焊料球6粘结到连接盘16上。顺便提及，尽管本实施例说明了其中将焊料球6粘结为半导体器件1的外部端子的情况，但本发明不限于此。例如，将焊料涂敷到连接盘上，从而也可以通过印刷方法等形成半导体芯片1的外部端子(凸块电极)来代替焊料球6。尽管将半导体器件1描述为BGA(球栅阵列)配置的半导体器件，但本发明并不限于此。焊料球6的形成可以省略，并且也可以将半导体器件1形成为LGA(平面栅格阵列)配置的半导体器件。作为用于半导体器件1的外部端子(这里是焊料球6)的材料，可以使用不含含铅焊料和铅的无铅焊料。半导体器件1的外部端子(凸块电极)也可以通过电镀(例如，镀金或镀钯等)形成。
接下来，如图18所示，进行标记以将诸如产品号等的记号施加到包封树脂5a的表面。同时，例如，可以制作激光记号，以借助于激光36执行标记，也可以制作油墨记号，以借助于油墨执行标记。图17所示的焊料球6的连接工艺和图18的标记工艺的顺序可以互换，图17所示的焊料球6的连接工艺也可以在执行了图18的标记工艺之后进行。
接下来，如图19所示，将包封树脂5a的上表面施加到封装固定带37上。通过划片刀38等，沿划片区域(划片线)39切割(划片)形成在其上的布线板31和包封树脂5a，以将相应的半导体器件区域(CSP区域)分离地切割成单独(分离)的半导体器件1(CSP)。也就是说，将布线板31和包封树脂5a切割并分离成相应的半导体器件区域32。通过以此方式执行切割/分离，可以制造出如图1至图7所示的这种半导体器件1。被切割并分离(分割)成相应半导体器件区域32的布线板31对应于布线板3，并且被切割并分离(分割)成相应半导体器件区域32的包封树脂5a对应于包封树脂5。
图29是按上述方式制造的半导体器件1的端部附近区域的另一个局部截面图(部分放大的截面图)。示出了不同于图4的区域的截面图。由于如上所述使用电解电镀方法形成布线板3(布线板31)的导体层12，所以每一个电镀线34都存在于构成布线板3的基体材料层11的上表面11a的周缘部分处(在基体材料层11的上表面11a的端部和连接端子15之间)。在本实施例中，电镀线34从其之上覆盖有阻焊剂层14(第二阻焊剂部分14b)，以便避免电镀线34和包封树脂5之间相接触。
其中与本实施例不同，阻焊剂层14不形成在电镀线34上方，当把金镀层形成在连接端子15上方时，甚至也将金镀层形成在电镀线34上方。当形成包封树脂5(包封树脂5a)时，使得在其上表面处形成有金镀层的各电镀线34和包封树脂5彼此直接接触。由于在这种情况下，包封树脂5和电解金镀层之间的粘附性小于阻焊剂层14和包封树脂5之间的粘附性，所以电镀线34和包封树脂5之间的粘附性变差。由于在分离之后，粘附性小的边界面(在电镀线34和包封树脂5之间的边界面)在各半导体器件的侧表面处露出，所以带来湿气吸收破坏，诸如潮气(湿气)从边界面侵入。由于粘附性性变差引起的包封树脂5的剥离以及由于湿气引起的键合线4的生锈和氧化都会由于湿气吸收而产生，由此引起半导体器件的可靠性将会变差。
在本实施例中，当使用电解电镀方法形成布线板3(布线板31)的导体层12时，从电镀线34之上用阻焊剂层14(第二阻焊剂部分14b)覆盖电镀线34，使得避免电镀线34和包封树脂5之间的接触。此外，防止在半导体器件的侧表面处形成粘附性小的边界面。因此可以抑制来自半导体器件的侧表面的湿气吸收破坏，并提高半导体器件的可靠性。
第二优选实施例
图30是制造表明本发明第二实施例的半导体器件1b的工艺的局部截面图。其中示出了基本上对应于第一实施例的图4的区域。图31和图32分别是在本实施例中所采用的引线键合工艺的说明性视图(局部截面图)。
由于制造根据本实施例的半导体器件1b的工艺，除了引线键合工艺之外，其他基本上类似于第一实施例，所以将省略其描述。下面将描述制造根据本实施例的半导体器件1b的工艺中的引线键合工艺。
在第一实施例中，将键合线4的一端预先连接(第一键合)到它们对应的半导体芯片2的电极2a，并且之后将其另一端连接(第二键合)到它们对应的布线板31的连接端子15。然而，在本实施例中，首先将键合线4的一端连接(第一键合)到它们对应的布线板31的连接端子15，并且之后将其另一端连接(第二键合)到它们对应的半导体芯片2的电极2a。
也就是说，如图31所示，在对其施加超声的同时，首先将由用于形成键合线4的引线键合设备的毛细管41把持住的由金(Au)制成的每一个键合线4的前端或尖端按向布线板31的每一个连接端子15的表面并连接到该表面。然后，如图32所示，将毛细管41上拉并在水平方向上移动。在对其施加超声的同时，通过彼此摩擦将键合线4连接到半导体芯片2的电极2a的前表面，之后，切割键合线4。因而，经由键合线4，布线板31的连接端子15可以分别与半导体芯片2的电极2a彼此电连接。图30所示的半导体器件1b可以通过以此方式执行引线键合来制造。
图33不同于本实施例，该图33是局部截面图，示出了这样的方式，即其中将键合线4的一端首先连接(第一键合)到它们对应的半导体芯片2的电极2a并且之后将其另一端连接(第二键合)到它们对应的布线板31的连接端子15。当如图33所示，将键合线4的一端首先连接到半导体芯片2的电极2a时，当把毛细管41移动到连接端子15上以执行第二键合时，将键合线4定位在毛细管41和半导体芯片2之间。因此，当使得布线板31的连接端子15过分靠近半导体芯片2时，有可能会使得键合线4与半导体芯片2相接触。
相反，在如图31和图32所示的本实施例中，首先将键合线4的一端连接(第一键合)到它们对应的布线板31的连接端子15，并且之后将其另一端连接(第二键合)到它们对应的半导体芯片2的电极2a。也就是说，在执行到布线板31的连接端子15的第一键合之后，上拉毛细管41并在水平方向上移动该毛细管41，由此可以执行到半导体芯片2的电极2a的第二键合。因此，当把毛细管41移动到对应的半导体芯片2的电极2a上以执行第二键合时，键合线4就没有置于毛细管41和半导体芯片2之间。因此，即使使布线板31的连接端子15接近于半导体芯片2，也可以防止键合线4与半导体芯片2相接触。因而可以提高半导体器件的可靠性。由于可以使布线板31的连接端子15接近于半导体芯片2，所以可以减小半导体器件的尺寸(面积减小)。
在引线键合工艺中，与第二键合相比，第一键合使得可以减小连接所必需的各电极面积。在本实施例中，通过首先将每一个键合线4的一端连接(第一键合)到对应的布线板31的连接端子15，可以减小各连接端子15的面积。因此可以减小用于露出第二阻焊剂部分14b的连接端子15的开口19。也就是说，在对其施加超声的同时，将由毛细管41把持住的键合线4的前端或尖端按向其对应的布线板31的连接端子15的表面并连接(第一键合)到该表面，并且之后上拉毛细管41。因此可以减小连接端子15并减小用于露出第二阻焊剂部分14b的连接端子15的开口19。例如，连接端子15的长度(各连接端子15延伸方向上的长度)L1，即，用于露出第二阻焊剂部分14b的各连接端子15的开口19的长度L1，可以优选设为120μm或更小(L1≤120μm)，更优选设为100μm或更小(L1≤100μm)。因而可以减小半导体器件的尺寸(面积)。
如图31和图32的局部截面图所示，将由金(Au)构成的钉头凸块(凸块电极和凸块)42形成在它们对应的半导体芯片2的电极2a上方。在第二键合中，可以更优选地将键合线4连接到它们对应的置于半导体芯片2的电极2a上方的钉头凸块42。因而，可以增强键合线4和半导体芯片2的电极2a之间的连接强度。还可以减小在到半导体芯片2的电极2a的第二键合中施加到半导体芯片2的应力。
此外，由于可以使每一个键合线4和半导体芯片2(半导体芯片的表面侧上的端部2f)之间的距离较长，所以与其中如图33所示那样执行引线键合的情况相比，可以提高包封树脂5流到半导体芯片2的背表面2c侧的流动性。
第三优选实施例
图34是表明本发明第三实施例的半导体器件1c的局部截面图，图35是其平面透视图(顶视图)。图34对应于表明第一实施例的图4。图35对应于表明第一实施例的图7。图35中示出了透过包封树脂5、半导体芯片2和键合线4看到的半导体器件1c的平面透视图(顶视图)，即，在半导体芯片1c中采用的布线板3的顶视图。顺便提及，在图35中由虚线指示出半导体芯片2的外部形状。尽管图35是平面图，但为了易于理解，给第一阻焊剂部分14a、第二阻焊剂部分14b、第三阻焊剂部分14c和从第二阻焊剂部分14b的孔径部分或开口19露出的连接端子15中的每一个都加上了剖面线。
由于在配置方面，除了布线板3的上表面3a中形成的阻焊剂层14之外，根据本实施例的半导体器件1c基本上类似于根据第一实施例的半导体器件1，所以将省略其说明。将对在半导体器件1c中采用的布线板3的上表面3a中形成的阻焊剂层14进行描述。
尽管在第一实施例中，布线板3的上表面3a的阻焊剂层14由置于半导体芯片2之下的第一阻焊剂部分14a和置于布线板3的上表面3a的外围部分上方的第二阻焊剂部分14b构成，但在本实施例的半导体器件1c中，布线板3的上表面3a的阻焊剂层14包括置于半导体芯片2之下的第一阻焊剂部分14a、位于布线板3的上表面3a的外围部分上方的第二阻焊剂部分14b、和形成在第一阻焊剂部分14a和第二阻焊剂部分14b之间以便环绕第一阻焊剂部分14a的第三阻焊剂部分14c，如图34和图35所示。在第一阻焊剂部分14a和第三阻焊剂部分14c之间存在区域(坝区)18a，其间没有阻焊剂层14形成，基体材料层11(以及由导体层12构成的引出线)从该区域18a露出。在第三阻焊剂部分14c和第二阻焊剂部分14b之间存在区域(坝区)18b，其间没有阻焊剂层14形成，基体材料层11(以及由导体层12构成的引出线)从该区域18b露出。经由置入其间的粘合剂8，将半导体芯片2粘合(安装、连接、固定并放置)到该第一阻焊剂部分14a上。第二阻焊剂部分14b具有用于露出连接端子15的孔径部分或开口19。以类似于第一实施例的方式，使第一阻焊剂部分14a的平面尺度(面积)小于半导体芯片2的平面尺度(面积)。因此，当安装半导体芯片2时，第一阻焊剂部分14a不在半导体芯片2的背表面2c的外围部分2d之下延伸(存在)。
因而，在本实施例中，在布线板3的上表面3a上方形成了第一阻焊剂部分14a、设置在第一阻焊剂部分14a周围(外围上)的第三阻焊剂部分14c、和设置在第三阻焊剂部分14c周围(其外围上)并从开口19露出连接端子15的第二阻焊剂部分14b，该第一阻焊剂部分14a经由置入其间的粘合剂8将半导体芯片2粘合到上表面3a上。在第一阻焊剂部分14a和第三阻焊剂部分14c之间以及在第三阻焊剂部分14c和第二阻焊剂部分14b之间存在区域(坝区)18a和18b，其间没有阻焊剂层14形成，基体材料层11从该区域18a和18b露出。因此，由于当把半导体芯片2管芯粘合到布线板3上时，阻焊剂层14不存在于第一阻焊剂部分14a和第三阻焊剂部分14c之间，并且其间设置了区域(坝区)18a，从该区域18a露出基体材料层11，所以可以防止由胶材料等构成的粘合剂8散布到区域18a之外的第三阻焊剂部分14c上方。此外，即使由胶材料等形成的粘合剂8散布到区域18a之外的第三阻焊剂部分14c上方，阻焊剂层14也不存在于第三阻焊剂部分14c和第二阻焊剂部分14b之间，并且其间设置区域(坝区)18b，从该区域18b露出基体材料层11。因此可以防止由胶材料等形成的粘合剂8散布到区域18b之外的第二阻焊剂部分14b上方。因而可以更可靠地防止粘合剂8散布到连接端子15上方，并且更精确地提高键合线4和连接端子15之间电连接的可靠性。即使使用流动性相对高的胶粘合剂(粘合材料)作为粘合剂8，也可以防止由胶材料制成的粘合剂8散布到连接端子15上方。因此，可以使用成本比管芯粘合膜相对低的胶粘合剂作为粘合剂8。从而，有利于降低半导体器件的制造成本。
第四优选实施例
图36是表明本发明第四实施例的半导体器件1d的局部截面图，该图对应于第一实施例的图4。
在第一实施例中，半导体器件1中采用的布线板3的上表面3a的第一阻焊剂部分14a的厚度和其第二阻焊剂部分14b的厚度基本上彼此相同。在表明本实施例的半导体器件1d中，布线板3的上表面3a的第一阻焊剂部分14a的厚度T1比第二阻焊剂部分14b的厚度T3厚(T1＞T3)。由于其他配置基本类似于第一实施例，所以这里将省略其说明。
在如图36所示的本实施例中，使第一阻焊剂部分14a的厚度T1比设置在第一阻焊剂部分14a周围(外围上)的第二阻焊剂部分14b的厚度T3厚(T1＞T3)，该第一阻焊剂部分14a的平面尺寸或大小小于半导体芯片2的平面尺寸或大小，并且该第一阻焊剂部分14a经由置入其间的粘合剂8将半导体芯片2粘合在其上。例如，可以按下列方式制备(制造)这种布线板3。当在基体材料层11的上表面11a中形成阻焊剂层14时，将阻焊剂层涂敷两次(涂敷多次并印刷多次)。从而，通过由对应于第一层的阻焊剂来形成第二阻焊剂部分14b，使该第二阻焊剂部分14b相对较薄，并且通过由对应于第一层和第二层的阻焊剂层(的层叠膜)来形成第一阻焊剂部分14a，使该第一阻焊剂部分14a相对较厚。
由于使第一阻焊剂部分14a的厚度T1比第二阻焊剂部分14b的厚度T3厚(T1＞T3)，所以与其中第一阻焊剂部分14a的厚度T1和第二阻焊剂部分14b的厚度T3彼此相同(T1＝T3)的情况相比，可以使定义在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21的垂直尺寸H1更大。因此，当形成包封树脂5时，用于形成包封树脂5的材料中包含的填料等易于进入到在半导体芯片2的背表面2c的外围部分2d之下的间隔21。因而，可以使充入间隔21的包封树脂5的组分比和在其他区域中的包封树脂5的组分比一致。从而，可以进一步改善固化的包封树脂5和半导体芯片2之间的粘附性(粘附强度)，并且可以进一步提高半导体器件1d的可靠性。
第五优选实施例
图37是表明本发明第五实施例的半导体器件的平面透视图(顶视图)，图38是本发明另一实施例的平面透视图(顶视图)。它们对应于第一实施例的图7。因而，在图37和图38的每一个中示出了透过包封树脂5、半导体芯片2和键合线4看到的半导体器件的平面透视图(顶视图)，即，在本实施例的半导体器件中采用的布线板3的顶视图。在图37和图38中分别由虚线指示出半导体芯片2的形状。虽然图37和图38是平面图，但为了容易理解，给第一阻焊剂部分14a、第二阻焊剂部分14b、和从第二阻焊剂部分14b的孔径部分或开口19露出的连接端子15中的每一个都加上了剖面线。
由于在配置方面，除了形成在布线板3的上表面3a中的第二阻焊剂部分14b的图形形状之外，根据本实施例的半导体器件基本类似于根据第一实施例的半导体器件1，所以这里将省略其说明。将对在根据本实施例的半导体器件中采用的布线板3的上表面3a中形成的第二阻焊剂部分14b的图形形状进行描述。
在本实施例中，在内围部分处(与第一阻焊剂部分14a相对的第二阻焊剂部分14b的四侧和与半导体芯片2的四侧相对的第二阻焊剂部分14b的四侧)形成梳齿状(凹凸)图形。也就是说，第二阻焊剂部分14b具有第一部分61和多个第二部分62，该第一部分61形成在布线板3的上表面3a的外围部分上方并且具有用于露出连接端子15的开口19，该多个第二部分62连接到第一部分61并且从第一部分61向靠近第一阻焊剂部分14a(半导体芯片2)的方向延伸。包含梳齿状图形的整个第二阻焊剂部分14b的厚度基本一致。
由于第二阻焊剂部分14b由第一部分61和多个第二部分62形成，在第二阻焊剂部分14b的内围的四侧处设置梳齿状图形(阻焊剂图形)，所以在按照传递模塑工艺等形成包封树脂5时，空气容易从定义在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21选出。因而，改善了用于形成包封树脂5的材料的流动性，并且可以进一步改进包封树脂充入间隔21的充入特性。因此可以进一步改善半导体芯片2和包封树脂5之间的粘附性(粘附强度)，并进一步提高半导体器件的可靠性。
如果如图37所示，第二阻焊剂部分14b的第二部分62不延伸到半导体芯片2之下，那么当把半导体芯片2管芯粘合到布线板3的上表面3a上时，可以使定义在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21更宽。当形成包封树脂5时，还可以使填料等容易侵入到半导体芯片2的背表面2c的外围部分2d之下的间隔21中。从而，可以使充满间隔21的包封树脂5的组分比和在其它区域中的包封树脂5的组分比一致。如图38所示，第二阻焊剂部分14b的第二部分62可以延伸到半导体芯片2之下。在这种情况下，可以使连接端子15更接近于半导体芯片2侧。这有利于减小半导体器件的尺寸(面积)。
第六优选实施例
图39是说明本发明第六实施例的半导体器件1e的端部附近区域的局部截面图(部分放大的截面图)，并且该图39对应于第一实施例的图4。图40是透过包封树脂5看到的半导体器件1e的平面透视图(顶视图)，并且该图40对应于第一实施例的图6。图41是透过包封树脂5、半导体芯片2和键合线4所看到的半导体器件1e的平面透视图(顶视图)，即，该图41是半导体器件1e中采用的布线板3的顶视图，并且对应于第一实施例的图7。图42至图44分别是典型性地说明用于制造在制造本实施例中的半导体器件1e中采用的布线板31的工艺的一个示例的平面图(顶视图)，并且该图42至图44对应于第一实施例的图21至图23。顺便提及，在图41中由虚线指示出半导体芯片2的外部形状。尽管图41是平面图，但为了易于理解，给第一阻焊剂部分14a、第二阻焊剂部分14b和从第二阻焊剂部分14b露出的连接端子15的每一个都加上了剖面线。
虽然在第一实施例中，主要使用电解电镀方法形成用于半导体器件1的布线板3的上表面3a和下表面3b的导体层12，但在本实施例中，使用非电解电镀方法而没有使用电解电镀方法，形成用于半导体器件1e的布线板3的上表面3a及其下表面3b的导体层12。虽然在第一实施例中，将第二阻焊剂部分14b形成在半导体器件1中所采用的布线板3的上表面3a的外围端部上方，但在根据本实施例的半导体器件1e中，如图39至图41所示，没有将第二阻焊剂部分14b(阻焊剂层14)形成在布线板3的上表面3a的连接端子15外围侧上的区域中，并且在布线板3的上表面3a的外围端部处，布线板3的基体材料层11牢固地粘附(接触)到包封树脂5。其他配置基本类似于第一实施例，并因此将省略其说明。
首先将对在制造根据本实施例的半导体器件1e中采用的布线板31的制造工艺进行说明。例如，可以按以下方式制造布线板31。
通过非电解电镀方法，在用作核心材料的基体材料层11的上表面11a和下表面上方形成非电解铜镀层。通过刻蚀等构图该非电解铜镀层。虽然在第一实施例中，在该非电解铜镀层上方形成电解铜镀层，但在本实施例中，将非电解铜镀层形成得较厚并且没有电解铜镀层形成。借助于该非电解铜镀层(铜层)可以形成用于布线板31(布线板3)的导体层12。图42表示了这样的状态，其中通过非电解铜镀层(导体层12)，在基体材料层11的上表面中形成用于通孔的导体图形33和连接端子15(的导体图形)。借助于引出线(未示出)，分别将连接端子15和导体图形33彼此电连接，该引线或引出线均由形成在基体材料层11的上表面11a中的非电解铜镀层(导体层12)形成。尽管在图中未示出，但在基体材料层11的下表面中，借助于非电解铜镀层(导体层12)还形成连接盘16。由于在本实施例中没有使用电解电镀方法，所以在基体材料层11的上表面11a中不形成如第一实施例中所述的那种电镀线(供电线)34。
接下来，如图43中所示，在基体材料层11中定义孔径部分或开口(通孔、导孔或穿孔)17。开口17形成在用于通孔的导体图形33内部。
接下来，通过非电解电镀方法将非电解铜镀层形成在开口17的每个侧壁上方。通过形成在基体材料层11的开口17的每个侧壁上方的非电解铜镀层，形成置于开口17的侧壁上方的导体层12。然后，如图44中所示，通过使用印刷方法等，将阻焊剂层14形成在基体材料层11的上表面11a和下表面上方，使得掩埋开口17的内部。从而在基体材料层11的上表面11a中，形成第一阻焊剂部分14a和第二阻焊剂部分14b。在基体材料层11的上表面11a处，将连接端子15从它们对应的阻焊剂层14的开口19a露出。在基体材料层11的下表面处，将连接盘16从它们对应的阻焊剂层14的开口露出。将用于露出连接端子15的开口19a形成在第二阻焊剂部分14b中，并形成划片区域39，使得穿过第二阻焊剂部分14b的开口19a的中心。接下来，通过非电解电镀方法，依次将非电解镍镀层、非电解钯镀层和金镀层形成在置于基体材料层11的上表面11a和下表面上方的非电解铜镀层的露出部分(即，连接端子15和连接盘16)上方。之后，根据需要将基体材料层11进行外部处理(切割)，以使得形成布线板31。
使用以此方式制造的布线板31，可以制造根据本实施例的半导体器件1e。然而，由于其制造工艺基本类似于第一实施例，所以这里省略其描述。
在上述的本实施例中，使用了非电解电镀方法而没有使用电解电镀方法，来形成用于布线板3(布线板31)的导体层12。也就是说，使用了非电解电镀方法而没有使用电解电镀方法，来形成用于布线板3的连接端子15和连接盘16。由于没有使用电解电镀方法形成导体层12，所以在布线板3的上表面3a(布线板31的上表面31a)中，没有形成如第一实施例中所述的那种电镀线(供电线)34。如上所述，在本实施例中，由于将划片区域39设置成穿过用于露出连接端子15的开口19a的中心，所以没有第二焊料抗蚀剂部分14b形成在布线板3的上表面3a的连接端子15外围侧上的区域中。也就是说，在布线板3的上表面3a处，第二阻焊剂部分14b(阻焊剂层14)没有从连接端子15延伸到布线板3的端部。因此，在布线板3的上表面3a的外围端部处露出布线板3的基体材料层11，并且露出的基体材料层11可以紧密地粘附到包封树脂5。由于在本实施例中，没有电镀线存在于布线板3的上表面3a的外围端部处，并且基体材料层11和包封树脂5紧密地彼此粘附，所以在半导体器件的侧表面处不形成低粘附性的边界面，从而可以提高半导体器件的可靠性。
由于未将第二阻焊剂部分14b形成在布线板3的上表面3a的连接端子15外围侧上的区域中，所以在执行到连接端子15的引线键合时，可以防止毛细管(对应于毛细管41)接触第二阻焊剂部分14b。因此，稳定了到连接端子15的引线键合，并可以进一步提高连接端子15和键合线4之间电连接的可靠性。还可以减小各连接端子15的面积。这有利于缩小半导体器件(减小其面积)。这种将多个键合线4连接到一个连接端子15的多键合(plural bonding)(例如，双键合和三键合)也能变得容易。
第七优选实施例
图45是表明本发明的第七实施例的半导体器件1f的局部截面图，并且该图45对应于第六实施例的图39。
在根据第六实施例的半导体器件1e中，使用非电解电镀方法而没有使用电解电镀方法，来形成在半导体器件1e中采用的布线板3的上表面3a和下表面3b的每一个的导体层12。然而，在根据本发明的半导体器件1f中，按与根据第一实施例的半导体器件1类似的方式，主要使用电解电镀方法(或电解电镀方法与非电解电镀方法的结合)形成在半导体器件1中采用的布线板3的上表面3a和下表面3b的每一个的导体层12。然而，与根据第一实施例的半导体器件1不同，在根据本实施例的半导体器件1f中，将电镀线34(供电线)形成在基体材料层11的下表面11b上方，而没有将其形成在基体材料层11的上表面11a上方。在其他配置和制造工艺中，根据本实施例的半导体器件1f基本类似于半导体器件1e。因而，透过包封树脂5所看到的半导体器件1f的平面透视图(顶视图)类似于第六实施例的图40。透过包封树脂5、半导体芯片2和键合线4所看到的半导体器件1f的平面透视图(顶视图)，即，在半导体器件1f中采用的布线板3的顶视图，类似于第六实施例的图41。也就是说，根据本实施例的半导体器件1f也具有类似于根据第六实施例的半导体器件1e的阻焊剂层14(第一阻焊剂部分14a和第二阻焊剂部分14b)的图形形状。因此，在根据本实施例的半导体器件1f中，以类似于根据第六实施例的半导体器件1e的方式，也未将第二阻焊剂部分14b(阻焊剂层14)形成在布线板3的上表面3a的连接端子15外围侧上的区域中，并且在布线板3的上表面3a的外围端部处，布线板3的基体材料层11紧密地粘附(接触)到包封树脂5。
在本实施例中，以类似于第六实施例的方式，也未将第二阻焊剂部分14b形成在布线板3的上表面3a的连接端子15外围侧上的区域中。因此，当执行到连接端子15的引线键合时，可以防止毛细管(对应于以上提及的毛细管41)接触第二阻焊剂部分14b。因此，可以稳定到连接端子15的引线键合，并进一步提高连接端子15和键合线4之间电连接的可靠性。此外，还可以减小各连接端子15的面积。这有利于缩小半导体器件(减小其面积)。这种将多个键合线4连接到一个连接端子15的多键合(例如，双键合和三键合)也变得容易。
在本实施例中，布线板3的上表面3a和下表面3b的每一个的导体层12主要通过电解电镀方法形成，而电解电镀时使用的电镀线(供电线)34形成在基体材料层11的下表面11b上方，而没有形成在基体材料层11的上表面11a上方。因此，在布线板3的上表面3a(布线板31的上表面31a)处没有电镀线(供电线)34形成。在本实施例中，如第六实施例中那样，也将划片区域39设置成穿过用于露出连接端子15的开口19a的中心。因此，在布线板3的上表面3a的连接端子15外围侧上的区域中没有形成第二阻焊剂部分14b(阻焊剂层14)。也就是说，在半导体器件1f的布线板3的上表面3a处，第二阻焊剂部分14b(阻焊剂层14)没有从连接端子15延伸到布线板3的端部。因此，在布线板3的上表面3a的外围端部处露出布线板3的基体材料层11，并且可以使露出的基体材料层11紧密地粘附到包封树脂5。由于在本实施例中，在布线板3的上表面3a的外围端部处，没有电镀线存在并且基体材料层11和包封树脂5彼此紧密地粘附，所以在半导体器件的侧表面中不形成低粘附性的边界面，并且可以提高半导体器件的可靠性。
第八优选实施例
图46是说明本发明的第八实施例的半导体器件1g的平面透视图(顶视图)，图47是其截面图。图46对应于第一实施例的图6。在图46中，示出了透过包封树脂5所看到的半导体器件1g的平面透视图(顶视图)。图47对应于第一实施例的图3。沿图46的B-B线所取的横截面图基本对应于图47。
尽管在表明第一实施例的半导体器件1中，将一个半导体芯片2安装在了布线板3上方，但在根据本实施例的半导体器件1g中，将多个半导体芯片2安装在布线板3上方。此处将对其中安装两个半导体芯片2的示例进行描述。本发明并不限于此。半导体器件1g可以利用将两个或更多的半导体芯片2安装在布线板3上方来制造。
在本实施例中，在布线板3的上表面3a处形成第一阻焊剂部分14a和第二阻焊剂部分14b，该第一阻焊剂部分14a经由置入其间的粘合剂8使半导体芯片2粘合到布线板3的上表面3a上，该第二阻焊剂部分14b设置在第一阻焊剂部分14a周围(在外围上)，并且该第二阻焊剂部分14b使连接端子15通过它们对应的开口19露出。另一方面，将与安装在布线板3上方的半导体芯片2数目相同的第一阻焊剂部分14a形成在布线板3的上表面3a中。当如图46和图47中所示将两个半导体芯片2安装在布线板3上方时，例如，在布线板3的上表面3a中形成两个第一阻焊剂部分14a，并经由置入其间的粘合剂8将半导体芯片2粘合到它们对应的第一阻焊剂部分14a上。经由多个键合线4，分别将多个半导体芯片2的多个电极2a电连接到布线板3的多个连接端子15。其他配置基本类似于第一实施例。
在本实施例中，每一个第一阻焊剂部分14a与第二阻焊剂部分14b之间也存在区域(坝区)18，其间没有阻焊剂层14形成，从该区域18露出基体材料层11，该第一阻焊剂部分14a粘合了半导体芯片2。因此，当将半导体芯片2管芯粘合到布线板3上时，可以防止由胶材料等构成粘合剂8散布到区域18之外的第二阻焊剂部分14上方。从而可以防止粘合剂8散布到连接端子15，并且提高键合线4和连接端子15之间电连接的可靠性。
同样在本实施例中，也经由置入其间的粘合剂8将相应半导体芯片2粘合到平面尺度(面积)比半导体芯片2小的第一阻焊剂部分14a上。因此，当把相应半导体芯片2管芯粘合到布线板3的上表面3a上时，第一阻焊剂部分14a和粘合剂8不在半导体芯片2的背表面2c的外围部分2d之下延伸(存在)，并且在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间分别定义了间隔21。因此，当形成包封树脂5时，用于形成包封树脂5的材料也充入到分别定义在半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21中。此外，固化的包封树脂5覆盖了半导体芯片2的前表面2b和侧表面2e，及其背表面2c的外围部分2d。因此，可以提高在每一个半导体芯片2和包封树脂5之间的粘附(粘附强度)，并提高半导体器件1g的可靠性。当形成包封树脂5时，包含在用于形成包封树脂5的材料中的填料等易于侵入定义在各半导体芯片2的背表面2c的外围部分2d之下的间隔21中，并且使得充入各间隔21的包封树脂5的组分比和在其他区域中的包封树脂5的组分比一致。因此，可以进一步改善固化的包封树脂5和每一个半导体芯片2之间的粘附(粘附强度)，并进一步提高半导体器件1g的可靠性。
第九优选实施例
图48是表明本发明的第九实施例的半导体器件1h的平面透视图(顶视图)，图49和图50是其截面图。图48对应于第一实施例的图6。在图48中，示出了透过包封树脂5所看到的半导体器件1h的平面透视图(顶视图)。图49和图50是彼此不同的截面。
在根据第一实施例的半导体器件1中，将一个半导体芯片2安装在布线板3上方，而在根据本实施例的半导体器件1h中，将多个半导体芯片2层叠并安装在布线板3上方。此处将对其中将两个半导体芯片2彼此层叠并安装在布线板3上方的示例进行描述。本发明并不限于此。半导体器件1h可以通过彼此层叠两个或更多的半导体芯片2并将它们安装在布线板3上方来制造。
在本实施例中，如图48至图50中所示，经由置入其间的粘合剂8，将一个半导体芯片2安装(粘合)到布线板3的上表面3a的第一阻焊剂部分14a上。此外，经由置入其间的粘合剂71，将另一个半导体芯片2，即半导体芯片70，安装(粘合)到半导体芯片2的前表面2b上。也就是说，将半导体芯片2和半导体芯片70层叠在布线板3的上表面3a上方。在上层侧上的半导体芯片70的平面尺度(面积)小于在下层侧上的半导体芯片2的平面尺度(面积)。经由多个键合线4，将在下层侧上的半导体芯片2的多个电极2a分别电连接到布线板3的多个连接端子15。经由多个键合线4，将在上层侧上的半导体芯片70的多个电极70a分别电连接到半导体芯片2的多个电极2a和/或布线板3的多个连接端子15。其他配置基本类似于第一实施例。
在本实施例中，在第一阻焊剂部分14a与第二阻焊剂部分14b之间也存在区域(坝区)18，其间没有阻焊剂层14形成，从该区域18露出基体材料层11，该第一阻焊剂部分14a粘合了在下层侧上的半导体芯片2。因此，当把半导体芯片2管芯粘合到布线板3上时，可以防止由胶材料等形成的粘合剂8散布到区域18之外的第二阻焊剂部分14b上方。因此，可以防止粘合剂8散布到连接端子15上方，并可以提高键合线4与连接端子15之间电连接的可靠性。
同样在本实施例中，也经由置入其间的粘合剂8将在下层侧上的半导体芯片2粘合到平面尺度(面积)比半导体芯片2小的第一阻焊剂部分14a上。因此，当把在下层侧上的半导体芯片2管芯粘合到布线板3的上表面3a上时，第一阻焊剂部分14a和粘合剂8不在下层侧上的半导体芯片2的背表面2c的外围部分2d之下延伸(存在)，并且在下层侧上的半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间定义间隔21。因此，当形成包封树脂5时，用于形成包封树脂5的材料也充入定义在下层侧上的半导体芯片2的背表面2c的外围部分2d和布线板3的上表面3a之间的间隔21中。此外，固化的包封树脂5覆盖了在下层侧上的半导体芯片2的前表面2b和侧表面2e、其背表面2c的外围部分2d及在上层侧上的半导体芯片70的表面和侧表面。因此，可以提高半导体芯片2和半导体芯片70的每一个与包封树脂5之间的粘附(粘附强度)，并提高半导体器件1h的可靠性。当形成包封树脂5时，包含在用于形成包封树脂5的材料中的填料等易于侵入定义在下层侧上的半导体芯片2的背表面2c的外围部分2d之下的间隔21中，并且使得充入间隔21的包封树脂5的组分比和在其他区域中的包封树脂5的组分比一致。因此，可以进一步改善在固化的包封树脂5和每一个半导体芯片2之间的粘附(粘附强度)，并进一步提高半导体器件1h的可靠性。
在本实施例中，通过将多个半导体芯片2层叠，即，在本实施例中将另一个半导体芯片70层叠在半导体芯片2上方，能够实现半导体器件小型化(减小其面积)。
虽然以上基于优选实施例，已经对由本发明人所做的发明进行了具体描述，但本发明并不限于以上提及的实施例。毫无疑问，在不脱离本发明主旨的范围内，可以对本发明进行各种改变。
本发明可以应用于其中将半导体芯片安装在布线板上方的各种半导体封装形式的半导体器件。但是，如果将本发明应用于像CSP(芯片尺寸封装)的小尺寸半导体封装形式的半导体器件，则可以得到更大的效果。
在第一至第九实施例中的每一个实施例中，在布线板3的上表面3a的阻焊剂层14的第一阻焊剂部分14a和第二阻焊剂部分14b之间设置区域(坝区)18，其间没有阻焊剂层14形成，基体材料层11从该区域18露出。然而，也可以设置定义在阻焊剂层14中的凹部(沟槽部分)，来代替从其中露出基体材料层11的区域(坝区)18。也就是说，还可以允许阻焊剂层14也保留(存在)于区域18中，该区域18比第一阻焊剂部分14a和第二阻焊剂部分14b都薄。这种情况也包括在本发明中。因此，即使当使得阻焊剂层14也薄薄地保留在区域18中，并且根据凹度和凸度在布线板3的上表面3a的阻焊剂层14中设置第一阻焊剂部分14a(凸部)、第二阻焊剂部分14b(凸部)和凹部(在对应于区域18的位置处的凹部)时，也可以获得基本上类似于第一至第九实施例的有益效果。然而，当如第一至第九实施例中的每一个实施例那样，将基体材料层11在定义在第一阻焊剂部分14a与第二阻焊剂部分14b之间的区域18中露出时，与其中使阻焊剂层14薄薄地保留在区域18中的情况相比，可以使形成在第一阻焊剂部分14a与第二阻焊剂部分14b之间的凹部(沟槽部分)的深度加深。因此，当将半导体芯片2管芯粘合到布线板3上时，可以更可靠地防止粘合剂8散布到第二阻焊剂部分14b和连接端子15上方。因此，提高键合线4和连接端子15之间电连接的可靠性的效果明显。
本发明可以应用于其中将至少一个半导体芯片安装到布线板上方的半导体器件及其制造技术中。

Claims (26)

1.一种半导体器件，包括：
布线板，其具有第一主表面、形成在所述第一主表面上方的多个第一电极和形成在所述第一主表面上方的绝缘膜；
半导体芯片，其具有彼此相对的前表面和背表面，所述前表面形成有多个第二电极，所述背表面粘合到所述布线板的所述第一主表面；
多个键合线，将所述布线板的所述多个第一电极分别与所述半导体芯片的所述多个第二电极电连接；和
包封树脂，其形成在所述布线板的所述第一主表面上方，使得覆盖所述半导体芯片和所述多个键合线，
其中所述绝缘膜包括第一绝缘膜部分和形成在所述第一绝缘膜部分的外围中的第二绝缘膜部分，在所述第一绝缘膜部分上方粘合有所述半导体芯片的所述背表面，并且
其中所述包封树脂填充在所述半导体芯片的所述背表面的外围部分之下。
2.根据权利要求1所述的半导体器件，其中所述第一绝缘膜部分不在所述半导体芯片的所述背表面的所述外围部分之下延伸。
3.根据权利要求2所述的半导体器件，其中所述第一绝缘膜部分的平面尺度平面尺度小于所述半导体芯片的平面尺度。
4.根据权利要求2所述的半导体器件，其中所述第一绝缘膜部分的厚度比所述第二绝缘膜部分的厚度厚。
5.根据权利要求1所述的半导体器件，其中所述半导体芯片的所述背表面经由置入其间的粘合剂粘合到所述第一绝缘膜部分上方。
6.根据权利要求5所述的半导体器件，其中所述粘合剂不延伸到所述半导体芯片的所述背表面的所述外围部分。
7.根据权利要求1所述的半导体器件，其中所述半导体芯片的端部置于在所述第一绝缘膜部分和所述第二绝缘膜部分之间限定的区域之上。
8.根据权利要求1所述的半导体器件，其中所述半导体芯片的所述端部置于所述第二绝缘膜部分之上。
9.根据权利要求1所述的半导体器件，其中，所述键合线分别连接到形成在所述布线板的所述第一电极上方的凸块。
10.根据权利要求1所述的半导体器件，其中所述键合线首先分别连接到所述布线板的所述第一电极，并且之后分别连接到所述半导体芯片的所述第二电极。
11.根据权利要求1所述的半导体器件，其中所述第一电极从所述第二绝缘膜部分的开口露出。
12.根据权利要求11所述的半导体器件，其中所述第一电极中的一些电极与所述第二绝缘膜部分重叠。
13.根据权利要求1所述的半导体器件，其中所述绝缘膜还包括形成在所述第一绝缘膜部分和所述第二绝缘膜部分之间的第三绝缘膜部分。
14.根据权利要求1所述的半导体器件，其中在所述第二绝缘膜部分的各内围角落处，所述第二绝缘膜部分的图形在远离所述半导体芯片的方向上收缩。
15.根据权利要求1所述的半导体器件，其中所述第二绝缘膜部分在其内围处具有梳齿状图形。
16.根据权利要求1所述的半导体器件，其中在所述布线板的所述第一主表面处，从所述第一电极到所述布线板的所述端部没有形成所述第二绝缘膜部分。
17.根据权利要求16所述的半导体器件，其中使用非电解电镀方法而没有使用电解电镀方法，来形成所述布线板的所述多个第一电极。
18.根据权利要求1所述的半导体器件，还包括：
另一个半导体芯片，其安装在所述半导体芯片的所述第一主表面上方；和
多个其他键合线，分别将所述另一个半导体芯片的多个第三电极和所述多个第一电极或所述多个第二电极电连接。
19.根据权利要求1所述的半导体器件，
其中设置粘合到所述布线板的所述第一主表面的多个所述半导体芯片，
其中在所述布线板的所述第一主表面中形成多个所述第一绝缘膜部分，并且
其中将所述多个半导体芯片的所述背表面分别粘合到所述多个第一绝缘膜部分。
20.一种用于制造半导体器件的方法，包括以下步骤：
(a)将半导体芯片安装到布线板的第一主表面上方；以及
(b)经由多个键合线，将设置在所述布线板的所述第一主表面上方的多个第一电极分别与所述半导体芯片的多个第二电极电连接；
其中在所述步骤(b)中，将所述键合线的一端分别连接到所述布线板的所述第一电极，并且之后将其另一端分别连接到所述半导体芯片的所述第二电极。
21.根据权利要求20所述的方法，其中在所述半导体芯片的所述第二电极处形成凸块，并且在所述步骤(b)中，将所述键合线的另一端分别连接到在所述半导体芯片的所述第二电极处形成的所述凸块。
22.根据权利要求20所述的方法，在所述步骤(b)之后还包括：
(c)在所述布线板的所述第一主表面上方形成包封树脂，使得覆盖所述半导体芯片和所述多个键合线，
其中所述布线板具有绝缘膜，该绝缘膜形成在所述布线板的所述第一主表面上方，并且该绝缘膜具有第一绝缘膜部分和形成在所述第一绝缘膜部分的外围中的第二绝缘膜部分，
其中在所述步骤(a)中，将所述半导体芯片的背表面粘合到所述第一绝缘膜部分上方，并且
其中在所述步骤(c)中，将用于形成所述包封树脂的材料填充在所述半导体芯片的所述背表面的外围部分之下。
23.根据权利要求22所述的方法，
其中使所述第一绝缘膜部分的平面尺度小于所述半导体芯片的平面尺度，并且
其中当在所述步骤(a)中将所述半导体芯片的所述背表面粘合到所述第一绝缘膜部分上方时，所述第一绝缘膜部分不在所述半导体芯片的所述背表面的所述外围部分之下延伸。
24.根据权利要求23所述的方法，其中在所述步骤(a)中，将所述半导体芯片的所述背表面经由粘合剂粘合到所述第一绝缘膜部分上方。
25.一种用于制造半导体器件的方法，包括以下步骤：
(a)将半导体芯片安装到布线板的第一主表面上方；
(b)经由多个键合线，将设置在所述布线板的所述第一主表面上方的多个第一电极分别与所述半导体芯片的多个第二电极电连接；以及
(c)在所述布线板的所述第一主表面上方形成包封树脂，使得覆盖所述半导体芯片和所述多个键合线，
其中所述布线板具有绝缘膜，该绝缘膜形成在所述布线板的所述第一主表面上方，并且该绝缘膜具有第一绝缘膜部分和形成在所述第一绝缘膜部分的外围中的第二绝缘膜部分，
其中在所述步骤(a)中，将所述半导体芯片的背表面粘合到所述第一绝缘膜部分上方，并且
其中在所述步骤(c)中，将用于形成所述包封树脂的材料填充在所述半导体芯片的所述背表面的外围部分之下。
26.一种用于制造半导体器件的方法，包括以下步骤：
(a)将半导体芯片安装到具有多个单元衬底区域的布线板的第一主表面的多个单元衬底区域上方；
(b)经由多个键合线，将设置在所述布线板的所述第一主表面的所述单元衬底区域上方的多个第一电极分别与所述半导体芯片的多个第二电极电连接；
(c)在所述布线板的所述第一主表面的所述多个单元衬底区域上方形成包封树脂，使得覆盖所述半导体芯片和所述多个键合线；以及
(d)将所述布线板和所述包封树脂分割成相应的单元衬底区域，
其中所述布线板在所述第一主表面处，具有形成在所述布线板的所述第一主表面的每一个所述单元衬底区域上方的第一绝缘膜部分和形成在所述第一绝缘膜部分的外围中的第二绝缘膜部分，
其中在所述步骤(a)中，将每一个所述半导体芯片的背表面粘合到形成在所述布线板的所述第一主表面的每一个所述单元衬底区域上方的所述第一绝缘膜部分上方，并且
其中在所述步骤(c)中，将用于形成所述包封树脂的材料填充在每一个所述半导体芯片的所述背表面的外围部分之下。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7955903B2 (en) 2006-12-27 2011-06-07 Canon Kabushiki Kaisha Method of suppressing overflowing of an encapsulation resin in a semiconductor module
CN102365736A (zh) * 2009-03-30 2012-02-29 凸版印刷株式会社 半导体元件用基板的制造方法及半导体器件
CN109650323A (zh) * 2018-12-24 2019-04-19 烟台艾睿光电科技有限公司 一种焊料隔离结构以及电子器件
CN110911378A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 半导体装置及半导体装置的制造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
JP2007335581A (ja) 2006-06-14 2007-12-27 Renesas Technology Corp 半導体装置の製造方法
DE602006021413D1 (de) * 2006-07-14 2011-06-01 Stmicroelectronics Ltd Malta Gehäuse für MEMS Bauteile
KR100766503B1 (ko) * 2006-09-20 2007-10-15 삼성전자주식회사 반도체 소자 패키지
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
KR20090041756A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지
JP2009194079A (ja) * 2008-02-13 2009-08-27 Panasonic Corp 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
KR101351188B1 (ko) * 2008-02-29 2014-01-14 삼성테크윈 주식회사 볼 그리드 어레이 패키지용 인쇄회로기판 및 그 제조 방법
JP2010165923A (ja) * 2009-01-16 2010-07-29 Renesas Electronics Corp 半導体装置、及びその製造方法
WO2010112983A1 (en) * 2009-03-31 2010-10-07 Stmicroelectronics (Grenoble 2) Sas Wire-bonded semiconductor package with a coated wire
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
US8536718B2 (en) * 2010-06-24 2013-09-17 Stats Chippac Ltd. Integrated circuit packaging system with trenches and method of manufacture thereof
JP2012084840A (ja) * 2010-09-13 2012-04-26 Renesas Electronics Corp 半導体装置及びその製造方法
JP5585737B2 (ja) * 2011-10-31 2014-09-10 株式会社村田製作所 電子部品、集合基板及び電子部品の製造方法
JP2015220235A (ja) * 2014-05-14 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
EP3345213A4 (en) * 2015-09-04 2019-04-24 Octavo Systems LLC IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS
KR101815754B1 (ko) * 2016-03-10 2018-01-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
JP6776280B2 (ja) * 2018-01-10 2020-10-28 株式会社東芝 無線通信モジュール、プリント基板、および製造方法
US10879160B2 (en) * 2018-02-01 2020-12-29 SK Hynix Inc. Semiconductor package with packaging substrate
CN110112117A (zh) * 2018-02-01 2019-08-09 爱思开海力士有限公司 半导体封装
KR20220009622A (ko) 2020-07-16 2022-01-25 삼성전자주식회사 반도체 패키지
US20230046645A1 (en) * 2021-08-11 2023-02-16 Stmicroelectronics (Malta) Ltd. Integrated circuit package with warpage control using cavity formed in laminated substrate below the integrated circuit die
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4401775A (en) * 1982-06-24 1983-08-30 Rca Corporation Epoxy encapsulating formulation
CA2095609C (en) * 1990-12-21 1996-11-26 William B. Mullen, Iii Leadless pad array chip carrier
JP2931741B2 (ja) * 1993-09-24 1999-08-09 株式会社東芝 半導体装置
JP4140555B2 (ja) * 1994-03-18 2008-08-27 日立化成工業株式会社 半導体パッケージの製造方法
JP3672885B2 (ja) * 1994-08-15 2005-07-20 シチズン時計株式会社 半導体装置
JPH08316360A (ja) * 1995-05-18 1996-11-29 Citizen Watch Co Ltd Ｉｃ実装構造
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JPH09330943A (ja) * 1996-06-13 1997-12-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000058699A (ja) * 1998-08-04 2000-02-25 Sony Corp 半導体装置およびその製造方法
JP2000133742A (ja) * 1998-10-23 2000-05-12 Hitachi Ltd パッケージ基板およびそれを用いた半導体装置ならびにその製造方法
JP3548022B2 (ja) * 1998-12-03 2004-07-28 三洋電機株式会社 半導体装置
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
JP4075306B2 (ja) * 2000-12-19 2008-04-16 日立電線株式会社 配線基板、ｌｇａ型半導体装置、及び配線基板の製造方法
JP2002280414A (ja) * 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6894398B2 (en) * 2001-03-30 2005-05-17 Intel Corporation Insulated bond wire assembly for integrated circuits
JP4587593B2 (ja) * 2001-04-12 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003051511A (ja) * 2001-08-03 2003-02-21 Hitachi Ltd 半導体装置及びその製造方法
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
SG104291A1 (en) * 2001-12-08 2004-06-21 Micron Technology Inc Die package
US6740193B2 (en) * 2001-12-21 2004-05-25 Henkel Corporation Gem-diesters and epoxidized derivatives thereof
JP2003273287A (ja) * 2002-03-15 2003-09-26 Mitsubishi Electric Corp 半導体装置
US20050194698A1 (en) * 2004-03-03 2005-09-08 St Assembly Test Service Ltd. Integrated circuit package with keep-out zone overlapping undercut zone
US7459795B2 (en) * 2004-08-19 2008-12-02 Formfactor, Inc. Method to build a wirebond probe card in a many at a time fashion

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7955903B2 (en) 2006-12-27 2011-06-07 Canon Kabushiki Kaisha Method of suppressing overflowing of an encapsulation resin in a semiconductor module
CN101635264B (zh) * 2006-12-27 2011-06-22 佳能株式会社 制造半导体模块的方法
CN102365736A (zh) * 2009-03-30 2012-02-29 凸版印刷株式会社 半导体元件用基板的制造方法及半导体器件
CN110911378A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 半导体装置及半导体装置的制造方法
CN109650323A (zh) * 2018-12-24 2019-04-19 烟台艾睿光电科技有限公司 一种焊料隔离结构以及电子器件

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