[go: up one dir, main page]

CN102365736A - 半导体元件用基板的制造方法及半导体器件 - Google Patents

半导体元件用基板的制造方法及半导体器件 Download PDF

Info

Publication number
CN102365736A
CN102365736A CN2010800142271A CN201080014227A CN102365736A CN 102365736 A CN102365736 A CN 102365736A CN 2010800142271 A CN2010800142271 A CN 2010800142271A CN 201080014227 A CN201080014227 A CN 201080014227A CN 102365736 A CN102365736 A CN 102365736A
Authority
CN
China
Prior art keywords
mentioned
resin
semiconductor element
substrate
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800142271A
Other languages
English (en)
Inventor
马庭进
塚本健人
户田顺子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Publication of CN102365736A publication Critical patent/CN102365736A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体元件用基板的制造方法，其包括如下处理：在金属板的第一面设置第一感光性树脂层；在上述金属板的与上述第一面不同的第二面上设置第二感光性树脂层；在上述金属板的上述第一面上形成用于形成连接用接线柱的第一蚀刻用掩膜；在上述金属板的上述第二面上形成用于形成布线图案的第二蚀刻用掩膜；从上述第一面侧进行蚀刻直到上述金属板的中途为止，从而形成上述连接用接线柱；向上述第一面的不存在上述连接用接线柱的部分填充预成型用树脂；以使上述第一面的上述连接用接线柱的高度低于周围的上述预成型用树脂的高度的方式对上述第一面的上述连接用接线柱进行加工；对上述第二面进行蚀刻，来形成上述布线图案。

Description

半导体元件用基板的制造方法及半导体器件
技术领域
本发明涉及用于安装半导体元件的半导体元件用基板。尤其涉及在构造上兼具类似于引线框特征的基板的制造方法和使用该基板的半导体器件。
本申请基于2009年3月30日在日本提出申请的特愿2009-081784号主张优先权，在这里引用其内容。
背景技术
在晶片加工中制造的各种存储器、CMOS、CPU等半导体元件具有电连接用端子。该电连接用端子的间距和安装半导体元件的印刷基板侧的连接部的间距，其比例相差数倍到数百倍左右。所以想要连接半导体元件和印刷基板时，使用用于变换间距的被称为内插板(interposer)的中介用基板(半导体元件安装用基板)。
在该内插板的一面安装半导体元件，在另一面或基板的周边外周与印刷基板相连接。内插板在内部或者表面上具有金属引线框，利用引线框来引入电连接路径，以扩大连接印刷基板的外部接线端子的间距。
图2A至图2C是示意性地表示利用了现有技术的内插板的一个例子即QFN(Quad Flat Non-lead，四边扁平无引脚)式引线框的内插板构造的图。
如图2A所示，在由铝或者铜构成的引线框的中央部设置了用于安装半导体部件22的引线框的平坦部分21。在引线框的外周部配置宽间距的引线23。引线23和半导体元件22的电连接用端子之间的连接是利用引线键合(bonding)法来进行的，在引线键合法中使用金丝等金属线24。如图2B所示，最终用预成型用树脂25将整体浇铸成一体。
其中，图2A和图2B中的保持部件27是用于保持引线框的部件，在用预成型用树脂25浇铸完成后将其如图2C所示地除去。但是在图2A至图2C所示的内插板中，由于只能在半导体元件的外周部和引线框的外周部进行电连接，因此在端子数量多的半导体元件中出现不适用的问题。
在半导体元件的端子数量少的情况下，通过在内插板外周部的取出电极26上安装金属管脚的方法来连接印刷基板和内插板。并且，在半导体元件的端子数量多的情况下，已知的方法是BGA(Ball Grid Array，球栅阵列封装)，即将焊锡球以阵列状配置在内插板外周部的外部接线端子上来连接印刷基板和内插板。
在面积小、端子数量多的半导体元件中，只有一层布线层的内插板中很难进行间距的变换。因此经常采用层叠布线层使其多层化的方法。
在面积小、端子数量多的半导体元件的情况下，半导体元件的接线端子多以在半导体元件的底面配置成阵列状的方式形成。因此，经常采用倒装片式键合方式，在该键合方式中，将内插板侧的外部接线端子与半导体元件的接线端子配置成相同的阵列状，并在内插板和印刷基板之间的键合中使用微小的焊锡球。内插板内的布线如下：利用钻头或激光等从上部沿垂直方向进行穿孔，在该孔内进行金属电镀，以在上下层之间进行电导通。
在基于该方式的内插板中，外部接线端子的间距能够微细化到大概150～200μm左右，因此能够增加接线端子的数量。但是会降低键合的可靠性、稳定性，因此不适用于要求高可靠性的车载用半导体元件中。
这样的内插板根据所使用的材料、构造的不同可以分为保持引线框部分的构造为陶瓷的内插板、或者基材为P-BGA(Plastic Ball Grid Array，塑封球栅阵列封装)、CSP(Chip Size Package，芯片尺寸封装)、LGA(Land GridArray，栅格阵列封装)等有机物的内插板等多个类型，根据实际的目的用途使用适当的类型。
不管是上述的哪种内插板，与半导体元件的小型化、多销化或高速化相对应地内插板上的与半导体元件连接部分向微细化及高速信号的适应化方向发展。如果考虑到微细化的进展，最近的内插板的端子部分的间距大概要求在80～100μm。
而且，同时具有导通部兼支撑部件功能的引线框可以通过对薄金属板进行蚀刻加工来形成，但是出于稳定的蚀刻处理和之后的加工工序中处理的需要，金属板优选具有大概120μm左右的厚度。并且为了在引线键合时得到足够高的键合强度，需要某种程度的金属层的厚度和焊接面积。
如果考虑上述的条件，作为引线框用金属板的厚度最低应该在约100～120μm左右。在这种情况下如果从金属板的两侧进行蚀刻加工，则引线的间距为120μm左右、引线宽度为60μm左右的微细化就会成为极限。
而且作为另一个问题，在内插板的制造工艺中需要废弃保持部件，因此出现成本增加的问题。关于这一点利用图2A至图2C进行说明。
引线框粘贴在由聚酰亚胺胶带构成的保持部件27上，利用固定用树脂或固定用胶带28将半导体元件22固定在引线框的平坦部分21上。然后进行引线键合，利用压成型法将多个芯片即半导体元件22用预成型用树脂25进行整体成型。最后实施包装加工，裁断内插板使其成为一个个的单体。
引线框的内表面29成为印刷基板之间的连接面的情况下，在浇铸时不可避免地发生预成型用树脂25在引线框内表面29的接线端子表面上转绕的情况，而不会附着在接线端子上。因此，在内插板的制造工艺中有必要设置保持部件27。但是最终是不需要保持部件27的，所以在进行浇铸加工之后需要取下保持部件27，这关系到成本的增加。
另外，专利文献1中记载有这种现有技术的一个例子。即，在专利文献1中公开了如下构造：利用绝缘树脂来支撑贯通基板的导体柱，导体柱的一部分从树脂突出。
作为能够解决这些问题，且能够提供可形成超细间距的布线即间距极小的布线，还能够进行稳定的引线键合加工且在经济性上也具有优势的半导体元件用基板的方法，在专利文献2中记载了例如具有将预成型用树脂作为布线支撑体的这种构造的半导体元件用基板。
关于专利文献2所述的引线框状半导体元件用基板的制造方法，进行如下说明。在金属板的第一面上形成连接用接线柱形成用抗蚀剂图案，在第二面上形成布线图案形成用抗蚀剂图案，从第一面开始将铜蚀刻到希望的厚度为止，然后在第一面上涂敷预成型用树脂来形成预成型层，之后进行第二面的蚀刻来形成布线，最后剥离两面的抗蚀剂层。
在通过这种方式制造的引线框状的半导体元件用基板，即使将金属的厚度加工到能够进行精密蚀刻的水平，预成型用树脂也能成为支撑体，因而能够进行稳定的蚀刻。并且由于超声波能量的扩散小，因此引线键合性也优秀。而且由于不使用聚酰亚胺胶带等保持部件，因此能够抑制其引起的成本增加。
现有技术文献
专利文献
专利文献1：日本特开平8-340069号公报
专利文献2：日本特开平10-223828号公报
发明内容
发明要解决的问题
但是专利文献2的技术上也存在着构造上的问题。在专利文献2的技术中，所填充的预成型用树脂的厚度必须达到足以给引线框赋予必要的刚性的程度的厚度，且连接用接线柱的底面还必须要完全露出。
作为这样控制厚度来进行涂敷的方法，可举出如下方法：例如利用注射器等从涂覆面底下的一个点或多个点滴加树脂后等待其润湿整个涂覆面。这时预成型用树脂必须保持从连接用接线柱底面露出的状态，因此在预成型用树脂的高度达到连接用接线柱底面之前必须终止预成型用树脂的填充。作为其结果，预成型用树脂的高低低于连接用接线柱。
如果在保持该状态的状态下完成半导体元件用基板，则连接用接线柱会成为从周围的预成型树脂层突出的状态，要在其上搭载焊锡球的情况下，如果搭载位置出现微小偏差，则锡球有可能从连接用接线柱脱落，出现了成品率降低的问题。
本发明是鉴于上述现有技术具有的问题点提出来的，提供半导体元件用基板的制造方法及半导体器件，在制造带有预成型片的引线框状半导体元件用基板的过程中，在搭载焊锡球时锡球不会从焊盘中脱落，能够以高成品率进行焊锡球的搭载。
用于解决问题的手段
本发明第一方式的半导体元件用基板的制造方法，其特征在于，包括如下处理：在金属板的第一面设置第一感光性树脂层；在上述金属板的与上述第一面不同的第二面上设置第二感光性树脂层；根据第一图案，选择性地对上述第一感光性树脂层进行曝光并显影，由此在上述金属板的上述第一面上形成用于形成连接用接线柱的第一蚀刻用掩膜，该第一蚀刻用掩膜由进行过显影的上述第一感光性树脂层构成；根据第二图案，选择性地对上述第二感光性树脂层进行曝光并显影，由此在上述金属板的上述第二面上形成用于形成布线图案的第二蚀刻用掩膜，该第二蚀刻用掩膜由进行过显影的上述第二感光性树脂层构成；在形成了上述第一蚀刻用掩膜及上述第二蚀刻用掩膜掩膜之后，从上述第一面侧进行蚀刻直到上述金属板的中途为止，从而形成上述连接用接线柱；向上述第一面的不存在上述连接用接线柱的部分填充预成型用树脂；以使上述第一面的上述连接用接线柱的高度低于周围的上述预成型用树脂的高度的方式对上述第一面的上述连接用接线柱进行加工；对上述第二面进行蚀刻，来形成上述布线图案。
本发明的第二方式是根据本发明的第一方式所述的半导体元件用基板的制造方法，向上述第一面的不存在上述连接用接线柱的部分填充上述预成型用树脂的处理包括如下处理：利用上述预成型用树脂来对上述第一面整体进行埋没处理；在上述埋没处理之后，在厚度方向上均匀地除去上述预成型用树脂层，使得上述连接用接线柱的底面露出。
本发明的第三方是根据本发明的第一或第二方式中的任一项所述的半导体元件用基板的制造方法，以使上述第一面的上述连接用接线柱的高度低于周围的上述预成型树脂的高度的方式对上述第一面的上述连接用接线柱进行加工的处理，是通过半蚀刻法来进行的。
本发明的第四方式是一种半导体基板，该半导体基板是在根据本发明的第一方式至本发明的第三方式中的任一种所述的半导体元件用基板的制造方法来得到的半导体元件用基板上安装半导体元件，上述半导体元件用基板和上述半导体元件之间通过引线键合来电连接。
发明的效果
根据本发明，在制造带有预成型片的半导体元件用基板时，能够使连接用焊盘的底面的高度低于周围的预成型用树脂的高度。这样一来，连接用焊盘周边的预成型用树脂起到壁的作用，在搭载焊锡球时锡球不会从焊盘脱落，能够以高成品率进行焊锡球的搭载。
附图说明
图1A是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1B是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1C是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1D是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1E是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1F是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1G是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1H是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1I是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1J是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图1K是示意性地表示本发明的引线框状半导体元件用基板的制造工序的说明图。
图2A是示意性地表示现有基板的构造的说明图。
图2B是示意性地表示现有基板的构造的说明图。
图2C是示意性地表示现有基板的构造的说明图。
具体实施方式
以下，作为基于本发明的半导体元件基板的制造方法的一个实施例，例举BGA类型的半导体元件用基板，参照图1A至图1K来进行说明。
实施例
制造的每个单位的BGA的尺寸为10mm见方，在168针的俯视图中具有阵列状的外部连接部。将该BGA多次层叠在基板上，经过以下的制造工序之后进行切割、裁断，来得到一个个BGA类型的引线框状基板。
首先如图1A所示，准备宽度为150mm、厚度为150μm的长带状的铜基板1。接着如图1B所示，利用辊式涂敷机对铜基板1的双面涂敷感光性抗蚀剂层2(东京应化公司(株)制、OFPR4000)，使得感光性抗蚀剂层2的厚度变为5μm，然后在90℃下进行预烤。
然后，经由具有所希望的图案的图案曝光用光掩膜从双面进行图案曝光，其后用1％氢氧化钠溶液进行显影处理后再进行水洗及硬烤，图1C所示，得到了第一抗蚀剂图案3及第二抗蚀剂图案7。
其中，在铜基板1的一面侧(与搭载有半导体元件10的面相反的一侧的面，以下记作第一面侧)上形成第一抗蚀剂图案3，该第一抗蚀剂图案3用于形成连接用接线柱5。在铜基板1的另一个面侧(搭载有半导体元件10的面，以下记作第二面侧)上形成第二抗蚀剂图案7，该第二抗蚀剂图案7用于形成布线图案。
另外，半导体元件10搭载于铜基板1的中央部的引线框上表面。关于本实施例的布线图案，在半导体元件10外周附近的引线框外周的上表面上形成有用于引线键合的焊盘4。利用金细线8连接半导体元件10的外周和焊盘4。在引线框的内表面例如以俯视图中阵列状的方式配置有连接用接线柱5，该连接用接线柱5将来自上部布线的电信号导入到内表面。
并且，需要将焊盘4中的某几个电连接到连接用接线柱5。为此，从基板的外周沿着中心方向例如以放射状形成(未图示)焊盘4中的某几个，使得分别与它们相连接的布线图案6和连接用接线柱5相连接。
然后，利用背板覆盖并保护铜基板的第二面侧之后，利用氯化铁溶液从铜基板的第一面侧开始进行第一次的蚀刻处理，如图1D所示，将第一面侧的从第一抗蚀剂图案3露出的铜基板1部位的厚度变薄至30μm为止。氯化铁溶液的比重为1.38、液体温度为50℃。在进行第一次蚀刻处理时，在形成有连接用接线柱5形成用第一抗蚀剂图案3的部位的铜基板1上没有进行蚀刻处理。因此能够形成贯通铜基板1的内外表面的连接用接线柱5。
其中在第一次蚀刻处理中，将蚀刻处理只进行到中途为止，使得铜基板1的厚度在达到规定厚度的阶段结束蚀刻处理，而不是把进行蚀刻处理部位的铜基板1通过蚀刻处理完全溶解除去。
然后，如图1E所示，对于第一面，利用20％氢氧化钠水溶液剥离抗蚀剂图案3的剥离液的温度设为100℃。
然后，如图1F所示，利用薄膜状的热可塑性树脂(新日铁化学制、NEX-130C)在冲压加工中形成预成型树脂层11。关于薄膜的厚度调整到130μm，使得将树脂填充到比连接用接线柱的底面高出20μm的位置为止。
在进行上述冲压加工时使用真空加压式层压装置。在冲压部的维度为100℃、真空室内的真空度为0.2torr、冲压时间为30秒的条件下，进行预成型用液状树脂的冲压加工。
如上所述，作为预成型用树脂如果使用薄膜状树脂，对使加工变得简便的方面有效。
并且，如果在真空室内进行冲压加工，则能够有效地消除树脂内产生的空隙，还能够抑制树脂内空隙的产生。
然后，在对液状树脂进行冲压加工之后，作为硬烤(post-bake)在180℃下进行了60分钟的加热。
在预成型树脂的硬烤之后，如图1G所示，将覆盖第一面的树脂研磨除去，直到露出连接用接线柱的底面为止。作为装置，利用抛光辊旋转式研磨装置，使用相当于800型的抛光辊。
然后如图1H所示，进行第一面的半蚀刻。作为半蚀刻液使用硫酸和过氧化氢的混合液，作为蚀刻量，计算为使连接用焊盘的高度相比加工前低10μm。
然后用背板覆盖保护第一面，除去第二面的背板之后进行第二面的蚀刻。作为蚀刻液使用氯化铁溶液，液体的比重为1.32，液体温度为50℃。蚀刻的目的在于在第二面上形成布线图案，溶解除去从第二面上的第二抗蚀剂图案7露出的铜。
其后，除去第一面的背板，接下来如图1I所示，进行第二面的第二抗蚀剂图案7的剥离，从而得到了本发明的BGA。
然后，对露出的第一面的金属面，实施基于非电解镍/钯/金镀层形成法的表面处理，来形成镀层12。
在引线框形成镀层12时还能使用电解镀法。但是在电解镀法中还需要形成用于供给电镀电流的电镀电极，对应于形成电镀电极的量，会导致布线区域变窄，布线的引入会变得困难。因此在本实施例中采用不需要供给用电极的非电解镍/钯/金镀层形成法。
即，通过金属面上的酸性脱脂、软蚀刻、酸洗、钯催化剂活性处理、预浸、非电解镀钯、非电解镀金来形成镀层12。镀层的厚度为镍：3μm、钯：0.2μm、金0.03μm。所使用的电镀液为镍：安普雷特(MELPLATE)NI(美录德(Meltex)公司制造)、钯：普罗邦(PAUROBOND)EP(罗门哈斯(Rohm& Hass)公司制造)、金：普罗邦(PAUROBOND)IG(罗门哈斯(Rohm &Hass)公司制造)。
接下来，利用固定用黏合剂或固定用胶带13将半导体元件10粘合并搭载在引线框上，然后利用金细线8对半导体元件10的电连接端子和位于布线图案6的规定部位的引线键合用焊盘4进行引线键合。其后进行浇铸，以覆盖引线框和半导体元件10。接下来，对层叠的半导体基板进行裁断，来得到一个个半导体基板。
最后，如图1K所示，在各个半导体基板的端子部涂敷熔剂后搭载焊锡球16，通过回流处理来形成焊锡凸块，从而得到希望的半导体器件。
本实施例的半导体元件用基板的制造方法及半导体器件中，在制造带有预成型片的半导体元件用基板时，能够加工成使连接用焊盘的底面高度低于周围的预成型用树脂。这样一来，连接用焊盘周边的树脂能够起到壁的作用，在搭载焊锡球时锡球不会从焊盘脱落。其结果是，能够以高成品率进行焊锡球的搭载。
以上举例说明了本发明的适合的实施例，但这仅仅是发明的一个例子，不能局限于此，在不脱离本发明范围的范围内可以增加、删除、置换及其他的变更。即，本发明不由上述的实施例来限定，而是由权利要求书来限定。
产业上的可利用性
根据本发明，在制造带有预成型片的半导体元件用基板时，能够使连接用焊盘的底面的高度低于周围的预成型用树脂。这样一来，连接用焊盘周边的预成型用树脂起到壁的作用，在搭载焊锡球时锡球不会从焊盘脱落，从而能够以高成品率进行焊锡球的搭载。
附图标记的说明
1 铜基板
2 感光性抗蚀剂层
3 第一抗蚀剂图案
4 引线键合用焊盘
5 连接用接线柱
6 布线图案
7 第二抗蚀剂图案
8 金细线
10 半导体元件
11 预成型树脂层
12 镀层
13 固定用黏合剂或者固定用胶带
16 焊锡球
21 引线框的平坦部分
22 半导体元件
23 引线
24 金属线
25 预成型用树脂
26 取出电极
27 保持部件
28 固定用树脂或固定用胶带
29 引线框的内表面

Claims (5)

1.一种半导体元件用基板的制造方法，其特征在于，包括如下处理：
在金属板的第一面设置第一感光性树脂层；
在上述金属板的与上述第一面不同的第二面上设置第二感光性树脂层；
根据第一图案，选择性地对上述第一感光性树脂层进行曝光并显影，由此在上述金属板的上述第一面上形成用于形成连接用接线柱的第一蚀刻用掩膜，该第一蚀刻用掩膜由进行过显影的上述第一感光性树脂层构成；
根据第二图案，选择性地对上述第二感光性树脂层进行曝光并显影，由此在上述金属板的上述第二面上形成用于形成布线图案的第二蚀刻用掩膜，该第二蚀刻用掩膜由进行过显影的上述第二感光性树脂层构成；
在形成了上述第一蚀刻用掩膜及上述第二蚀刻用掩膜掩膜之后，从上述第一面侧进行蚀刻直到上述金属板的中途为止，从而形成上述连接用接线柱；
向上述第一面的不存在上述连接用接线柱的部分填充预成型用树脂；
以使上述第一面的上述连接用接线柱的高度低于周围的上述预成型用树脂的高度的方式对上述第一面的上述连接用接线柱进行加工；
对上述第二面进行蚀刻，来形成上述布线图案。
2.根据权利要求1所述的半导体元件用基板的制造方法，其特征在于，
向上述第一面的不存在上述连接用接线柱的部分填充上述预成型用树脂的处理包括如下处理：
利用上述预成型用树脂来对上述第一面整体进行埋没处理；
在上述埋没处理之后，在厚度方向上均匀地除去上述预成型用树脂层，使得上述连接用接线柱的底面露出。
3.根据权利要求1或2中任一项所述的半导体元件用基板的制造方法，其特征在于，以使上述第一面的上述连接用接线柱的高度低于周围的上述预成型树脂的高度的方式对上述第一面的上述连接用接线柱进行加工的处理，是通过半蚀刻法来进行的。
4.一种半导体元件用基板，其特征在于，
在金属板的第一面上具有连接用接线柱；
在上述金属板的与上述第一面不同的第二面上具有布线图案；
在上述第一面的不存在上述连接用接线柱的部分填充有预成型用树脂，其特征在于，
上述第一面的上述连接用接线柱的高度低于周围的上述预成型用树脂的高度。
5.一种半导体基板，其特征在于，
在权利要求4所述的半导体元件用基板上安装有半导体元件；
上述半导体元件用基板和上述半导体元件之间通过引线键合来电连接。
CN2010800142271A 2009-03-30 2010-03-17 半导体元件用基板的制造方法及半导体器件 Pending CN102365736A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-081784 2009-03-30
JP2009081784A JP2010238693A (ja) 2009-03-30 2009-03-30 半導体素子用基板の製造方法および半導体装置
PCT/JP2010/001897 WO2010116622A1 (ja) 2009-03-30 2010-03-17 半導体素子用基板の製造方法および半導体装置

Publications (1)

Publication Number Publication Date
CN102365736A true CN102365736A (zh) 2012-02-29

Family

ID=42935922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010800142271A Pending CN102365736A (zh) 2009-03-30 2010-03-17 半导体元件用基板的制造方法及半导体器件

Country Status (7)

Country Link
US (1) US8466547B2 (zh)
JP (1) JP2010238693A (zh)
KR (1) KR101609016B1 (zh)
CN (1) CN102365736A (zh)
SG (1) SG175042A1 (zh)
TW (1) TWI404188B (zh)
WO (1) WO2010116622A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280597A (zh) * 2014-07-23 2016-01-27 华天科技（西安）有限公司 一种采用研磨工艺减小引线宽度的封装件及其制作工艺

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244063A (ja) * 2011-05-23 2012-12-10 Richtek Technology Corp 集積回路チップパッケージおよびその製作方法
CN103597915B (zh) * 2011-06-06 2017-05-24 帝斯曼知识产权资产管理有限公司 金属箔图案层叠体、金属箔层叠体、金属箔层叠基板、太阳能电池模块和金属箔图案层叠体的制造方法
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
JP5966275B2 (ja) * 2011-08-10 2016-08-10 三菱マテリアル株式会社 パワーモジュール用基板の製造方法
JP2016009746A (ja) * 2014-06-24 2016-01-18 凸版印刷株式会社 樹脂付リードフレーム基板及びその製造方法
DE102014111930A1 (de) * 2014-08-20 2016-02-25 Rupprecht Gabriel Thermisch gut leitendes, elektrisch isolierendes Gehäuse mit elektronischen Bauelementen und Herstellverfahren
CN104269359A (zh) * 2014-09-05 2015-01-07 江苏长电科技股份有限公司 一种新型四面无引脚封装工艺方法
CN105720036A (zh) * 2014-12-03 2016-06-29 恒劲科技股份有限公司 封装结构及其制法
JP6537144B2 (ja) * 2016-03-16 2019-07-03 大口マテリアル株式会社 多列型リードフレーム及びその製造方法
WO2019098043A1 (ja) * 2017-11-16 2019-05-23 三菱瓦斯化学株式会社 パターニングされた金属箔付き積層体の製造方法及びパターニングされた金属箔付き積層体
US11244881B2 (en) * 2019-09-30 2022-02-08 Texas Instruments Incorporated Package terminal cavities

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340069A (ja) * 1995-06-13 1996-12-24 Hitachi Cable Ltd リードフレーム及びこれを用いた半導体装置
JPH10223828A (ja) * 1997-02-05 1998-08-21 Dainippon Printing Co Ltd リードフレーム部材とその製造方法
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JP2002289749A (ja) * 2001-03-28 2002-10-04 Hitachi Metals Ltd 半導体素子搭載用配線板及びそれを用いた半導体素子搭載パッケージ
CN1625805A (zh) * 2002-02-06 2005-06-08 揖斐电株式会社 半导体芯片安装用基板及其制造方法和半导体模块
CN1779951A (zh) * 2004-10-29 2006-05-31 株式会社瑞萨科技 半导体器件及其制造方法
US20070148941A1 (en) * 2005-12-27 2007-06-28 Tessera, Inc. Microelectronic component with photo-imageable substrate
CN101131979A (zh) * 2006-08-22 2008-02-27 南茂科技股份有限公司 电镀于封胶内的无外引脚半导体封装构造及其制造方法
US7462939B2 (en) * 2005-10-20 2008-12-09 Honeywell International Inc. Interposer for compliant interfacial coupling

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
JPH09321173A (ja) * 1996-05-27 1997-12-12 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及び半導体装置とそれらの製造方法
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
JP3994262B2 (ja) * 1999-10-04 2007-10-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3679687B2 (ja) * 2000-06-08 2005-08-03 三洋電機株式会社 混成集積回路装置
US6414248B1 (en) * 2000-10-04 2002-07-02 Honeywell International Inc. Compliant attachment interface
JP3666591B2 (ja) * 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
JP4045143B2 (ja) * 2002-02-18 2008-02-13 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線膜間接続用部材の製造方法及び多層配線基板の製造方法
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4094982B2 (ja) * 2003-04-15 2008-06-04 ハリマ化成株式会社 はんだ析出方法およびはんだバンプ形成方法
KR20060079754A (ko) * 2003-06-25 2006-07-06 어드밴스드 인터커넥트 테크놀로지스 리미티드 반도체 패키지용 칩 패드가 라우트된 리드 프레임
JP2005191240A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
CN102224586B (zh) * 2008-09-25 2013-12-11 Lg伊诺特有限公司 多行引线框架和半导体封装的结构和制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340069A (ja) * 1995-06-13 1996-12-24 Hitachi Cable Ltd リードフレーム及びこれを用いた半導体装置
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH10223828A (ja) * 1997-02-05 1998-08-21 Dainippon Printing Co Ltd リードフレーム部材とその製造方法
JP2002289749A (ja) * 2001-03-28 2002-10-04 Hitachi Metals Ltd 半導体素子搭載用配線板及びそれを用いた半導体素子搭載パッケージ
CN1625805A (zh) * 2002-02-06 2005-06-08 揖斐电株式会社 半导体芯片安装用基板及其制造方法和半导体模块
CN1779951A (zh) * 2004-10-29 2006-05-31 株式会社瑞萨科技 半导体器件及其制造方法
US7462939B2 (en) * 2005-10-20 2008-12-09 Honeywell International Inc. Interposer for compliant interfacial coupling
US20070148941A1 (en) * 2005-12-27 2007-06-28 Tessera, Inc. Microelectronic component with photo-imageable substrate
CN101131979A (zh) * 2006-08-22 2008-02-27 南茂科技股份有限公司 电镀于封胶内的无外引脚半导体封装构造及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280597A (zh) * 2014-07-23 2016-01-27 华天科技（西安）有限公司 一种采用研磨工艺减小引线宽度的封装件及其制作工艺

Also Published As

Publication number Publication date
US20120018860A1 (en) 2012-01-26
KR20120005446A (ko) 2012-01-16
WO2010116622A1 (ja) 2010-10-14
TW201044533A (en) 2010-12-16
KR101609016B1 (ko) 2016-04-04
US8466547B2 (en) 2013-06-18
TWI404188B (zh) 2013-08-01
JP2010238693A (ja) 2010-10-21
SG175042A1 (en) 2011-11-28

Similar Documents

Publication Publication Date Title
KR101609016B1 (ko) 반도체 소자용 기판의 제조 방법 및 반도체 장치
CN102365737B (zh) 半导体元件用基板的制造方法及半导体器件
CN102165581B (zh) 引线框基板的制造方法
KR20110081813A (ko) 리드 프레임 기판과 그 제조 방법 및 반도체 장치
TW201021186A (en) Lead frame board, method of forming the same, and semiconductor device
TWI413210B (zh) 電子裝置封裝及製造方法
CN102356462B (zh) 半导体元件用基板的制造方法及半导体器件
JP2009147117A (ja) リードフレーム型基板の製造方法及び半導体基板
JP5521301B2 (ja) リードフレーム型基板とその製造方法および半導体装置
KR20130059580A (ko) 반도체 패키지 및 그의 제조방법
TW201203411A (en) Manufacturing method of chip package and chip package manufactured using the same
US20080303150A1 (en) High-Density Fine Line Structure And Method Of Manufacturing The Same
JP2017130522A (ja) 樹脂付リードフレーム基板
JP6589577B2 (ja) 樹脂付リードフレーム基板の製造方法
JP2012134563A (ja) 樹脂封止型半導体装置および半導体装置用回路部材
JP2000349206A (ja) 配線部材とその製造方法、及び半導体装置
JP2014127696A (ja) 半導体素子搭載用プリント配線板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120229