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CN1627522A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN1627522A
CN1627522A CNA200410042472XA CN200410042472A CN1627522A CN 1627522 A CN1627522 A CN 1627522A CN A200410042472X A CNA200410042472X A CN A200410042472XA CN 200410042472 A CN200410042472 A CN 200410042472A CN 1627522 A CN1627522 A CN 1627522A
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interlayer dielectric
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Fujitsu Ltd
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Abstract

本发明公开了一种半导体器件及其制造方法。所述半导体器件包括：半导体衬底；形成在所述半导体衬底之上和上方的电路部分；覆盖所述电路部分的钝化膜；电极焊盘，所述电极焊盘以电极焊盘从所述钝化膜暴露出来的方式被提供在所述电路部分的外部；以及护圈图案，所述护圈图案被提供在所述电极焊盘和所述电路部分之间，以使所述护圈图案基本包围所述电路部分。所述护圈图案从所述半导体衬底的表面延伸到所述钝化膜。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造工艺，更具体地，涉及具有铁电电容器的半导体器件及其制造工艺。
背景技术
人们正在作出巨大的努力来发展铁电随机存取存储器(FeRAM)，其中，铁电随机存取存储器是一种通过利用铁电膜的极化将信息保存在铁电电容器中的半导体存储器器件。铁电存储器是非易失性的，因为即使当向其所供应的电源被关断时，铁电存储器也能保存住信息，因此考虑到实现高密度集成、高速驱动、高持久性和低电能消耗的存储器器件的可能性，铁电存储器吸引了广泛的注意。
对于构成铁电电容器的铁电膜的材料，使用了具有钙钛矿晶体结构的特征是具有10～30μC/cm2的大剩余介电极化的铁电氧化物，例如PZT(Pb(Zr，Ti)O3)、SBT(SrBi2Ta2O9)等。
对于这样的铁电膜，已经知道当水分从外部经由诸如氧化硅膜的对水具有高亲合力的层间绝缘膜渗透进来时，铁电材料的特性将发生劣化。
更具体地，这样渗透到半导体器件中的水在形成层间绝缘膜或金属配线图案时所使用的高温半导体工艺过程中分解成氢和氧，而这样形成的氢原子由于引起与铁电膜中的氧的反应，导致铁电膜中氧缺陷的形成。由此，铁电膜的结晶度降低。铁电存储器的长期使用也导致类似的现象。因此，发生诸如剩余介电极化下降或者介电常数下降之类的铁电电容器性能的劣化。此外，还会出现这样的情况，其中晶体管和其他器件的性能发生劣化。
为了对付这种铁电电容器劣化，已经提出了这样的IC芯片，所述IC芯片使用了防止水渗透进IC芯片的隔水护圈。可以参考日本专利特开2000-277465。
图1A示出了这样的传统IC芯片100的平面图，而图1B示出了图1A的IC芯片100的沿图1A的A-A′所取的横截面图。
参考图1A和图1B，IC芯片100被构造在半导体衬底101上，并且包括其中形成有晶体管102和铁电电容器103的电路部分104。电路部分104覆盖有氧化硅等的形成在半导体衬底101上的层间绝缘膜105，同时在IC芯片100的包围电路部分104的外围部分106上提供有隔水护圈108，使得隔水护圈108从半导体衬底101的表面延伸到钝化膜111。此外，存在这样的没有示出的方案，即在层间绝缘膜由于在从半导体晶片中分割出单个的IC芯片时的划片工艺所暴露的侧壁表面105上提供金属膜护圈。这种隔水护圈108阻止了水分从侧壁表面109渗透，并因此防止了由水渗透到电路部分104中所引起的铁电电容器的劣化。
发明内容
在图1A的平面图中，应该注意，在该现有技术中隔水圈108的内侧形成有电极焊盘110，用于在外部电路和形成在电路部分104中的元件之间发送和接收信号。
电极焊盘110被用于引线键合连接，因此，对应于电极焊盘110中的每一个，在钝化膜111中形成有开口111-1。
应该注意，钝化膜111自身由可以有效阻隔水分的氮化硅膜或者聚酰亚胺膜形成，而在电极焊盘110和钝化膜108之间可能存在微小的间隙。此外，可能存在这样的情况，其中用于钝化膜108的下层的氧化硅膜被暴露于开口111-1的侧壁表面111a。在这些情况的任何一种中，即使提供了前述的隔水护圈108，环境中的水分也可以通过电极焊盘110的间隙或者从下层的暴露表面进入电路部分104。由此，可以导致铁电电容器103的性能的劣化。
此外，图2所示的器件中，在通过相应的键合引线116将电极焊盘110连线到各自的内导线118之后，图1的IC芯片100被接合到基底115上，并用树脂层119覆盖，根据本发明的发明人对该器件所进行的调查，可以确认，当对该器件进行所谓的PTHS(压力、热、湿度、应力)测试时，在电极焊盘110的附近会出现大量的有缺陷的存储器单元，其中在所述PTHS测试中，在将器件保持在高温、高湿度和高压的受力环境中之后，进行读测试。因此，对于具有图1的传统隔水圈108的IC芯片100，特别是在靠近电极焊盘110的部分中，会出现耐湿性差的问题。
此外，考虑到氧化硅膜对于水的高亲合力，用于覆盖铁电电容器103的层间绝缘膜105的氧化硅膜是有缺点的，因为水分容易渗透到膜之中，并且从外部如此渗透进来的水分容易到达半导体衬底表面附件的区域，导致晶体管性能的劣化。
因此，考虑到上述问题作出了本发明，并且本发明具有这样的目的，即提供一种半导体器件以及这样的半导体器件的制造工艺，其中所述半导体器件通过有效地消除由水分渗透所引起的性能劣化而提高了长期可靠性。
本发明的另一个且更具体的目的是提供一种具有铁电电容器的半导体器件，其中由水的渗透所引起的铁电电容器的劣化被有效地抑制了。
根据本发明的一个方面，提供了一种半导体器件，包括：
半导体衬底；形成在所述半导体衬底上的电路部分；覆盖所述电路部分的钝化膜；电极焊盘，所述电极焊盘以从所述钝化膜被暴露出的方式，被提供在所述电路部分的外部；和护圈图案，所述护圈图案被提供在所述电极焊盘和所述电路部分之间，以使所述护圈图案基本包围所述电路部分，所述护圈图案从所述半导体衬底的表面延伸到所述钝化膜。
根据本发明，通过在电极焊盘和电路部分之间形成护圈以基本包围电路部分，可以阻隔从电极焊盘渗透的水分。由此，对于在电路部分中形成的元件，特别是在电路部分中形成的铁电电容器，性能的劣化被成功地避免了。
在另一方面，提供了一种半导体器件，包括：半导体衬底；形成在所述半导体衬底上的铁电电容器，所述铁电电容器包括铁电电容器绝缘膜；覆盖所述铁电电容器的层间绝缘膜；和形成在所述层间绝缘膜上的互连层，其中在所述层间绝缘膜和所述互连层之间提供有阻挡层和绝缘金属氧化物膜，所述阻挡层阻隔从其穿过的水分渗透，所述绝缘金属氧化物膜覆盖所述阻挡层和所述互连层。
根据本发明，通过在覆盖铁电电容器的层间绝缘膜上提供阻挡层并在阻挡层上进一步提供绝缘金属氧化物膜，从外部通过其表面渗入到半导体器件中的水分被完全阻隔了。由此，有效地防止了渗入的水分到达铁电电容器的问题。
根据本发明的另一个方面，提供了一种半导体器件，包括：半导体衬底；形成在所述半导体衬底上的电路部分，所述电路部分包括铁电电容器；覆盖所述电路部分的层间绝缘膜；在所述层间绝缘膜上形成的电极焊盘；和钝化膜，除了形成在所述钝化膜中以暴露所述电极焊盘表面的开口之外，所述钝化膜覆盖整个所述层间绝缘膜，所述钝化膜包括阻隔水分渗透的阻挡层，所述阻挡层覆盖所述开孔的整个内壁表面。
根据本发明，通过覆盖形成在钝化膜中以暴露电极焊盘的开口的整个侧壁表面，防止了通过开口的内壁表面的水分渗透。由此，即使在半导体器件进行PTHS测试并被保持在高温、高湿度和高压的受力环境下的情形中，也有效地防止了由铁电电容器的劣化引起的缺陷的发生。
因此，根据本发明，有效地阻隔了水从半导体器件的表面和侧壁表面的渗透，特别是从电极焊盘或包围电极焊盘的区域的渗透，并且防止了器件性能的劣化，特别是防止了铁电电容器的劣化。由此，实现了具有优异的长期可靠性的半导体器件。
附图说明
图1A是以放大的比例示出了传统IC芯片的外围部分的平面图，而图1B是沿图1A中所示的线A-A′所取的图1A的横截面图；
图2是说明传统的半导体器件的问题的示图；
图3是示出了根据本发明第一实施例的半导体器件的构造的平面图；
图4是以放大的比例示出了图3的半导体器件的一部分的平面图；
图5是图3的半导体器件沿图4的线A-A′的部分以及构成电路部分的部分的横截面图；
图6A～6C是以放大比例示出了半导体器件外围部分中的各个层的平面图；
图7是示出了根据本发明第二实施例的半导体器件的构造的横截面图；
图8是说明氧氮化硅膜的防湿性能的示图；
图9是用于说明氧氮化硅膜的防湿性能的另一个示图；
图10A～10C是用于说明根据本发明第二实施例的半导体器件的制造工艺的示图；
图11A～11C是用于说明根据本发明第二实施例的半导体器件的制造工艺的另外的示图；
图12是用于说明根据本发明第二实施例的半导体器件的制造工艺的另外的示图；
图13是示出了根据第二实施例的修改形式的半导体器件的横截面图；
图14是示出了对于本实施例和比较示例的开关电荷(switchingelectric charge)QSW的图；
图15是示出了对于本发明和比较示例的开关电荷QSW的另一个图；
图16是示出了根据本发明第三实施例的半导体器件的一部分的横截面图；
图17是示出了传统钝化膜的示例的横截面图；
图18A～18C是示出了根据本发明第三实施例的半导体器件的制造工艺的横截面图；
图19A和19B是示出了根据本发明第三实施例的半导体器件的制造工艺的横截面图。
具体实施方式
(第一实施例)
图3是示出了根据本发明第一实施例的半导体器件10的平面图。
参考图3，半导体器件10是铁电随机存取存储器，包括电路部分11、多个电极焊盘12、第一隔水护圈13、第二隔水护圈14、配线图案15等。
电路部分11被形成在将在后面说明的半导体衬底上，并包括晶体管、铁电电容器、互连层等。在另一方面，电极焊盘12被布置在半导体器件10的外围部分16，用于与没有示出的封装体的内导线的引线键合。由此，封装体的端子经由插塞、导电焊盘和半导体器件10内部的互连层被连接到电路部分11。
在此，应该注意，第一隔水护圈13被形成在电路部分11和电极焊盘12之间，使得连续地包围电路部分11。另一方面，第二隔水护圈14沿着半导体器件10的侧壁表面26被布置在电极焊盘12的外部，使得包围电路部分11、第一隔水护圈13和电极焊盘12。
下面将详细说明第一隔水护圈13和第二隔水护圈14。
图4是以放大的比例示出图3的半导体器件的一部分的平面图，而图5示出了沿着线A-A′所取的图4的横截面，以及图3的电路部分11的横截面。在图5中，应该注意，电路部分11的被图示出的横截面仅仅是示出了电路部分11的适当部分，而并不限于对应于图4的线A-A′的区域。
参考图4和图5，半导体器件10通常由其中形成有各种电路元件的电路部分11和外围部分16形成，其中外围部分16在其中包括有围绕电路部分11布置的电极焊盘12、第一隔水护圈13和第二隔水护圈14。
电路部分11由半导体衬底21、形成在半导体衬底21上的晶体管22、铁电电容器24、形成互连层15的互连图案15a～15c、将晶体管22的扩散区连接到互连图案15a的接触插塞18、连接各个层的互连图案15a～15c的过孔插塞19a～19c以及整体表示为层间绝缘膜25的层间绝缘膜25a～25c，其中所述铁电电容器24具有以极化形式将信息保存于其中的铁电电容器绝缘膜23。
在示例中，1T1C(一个晶体管，一个电容器)结构的FeRAM可以被形成在半导体器件10的电路部分11中。因为铁电电容器24与将在后面详细说明的铁电电容器相同，所以暂时省略对其的进一步说明。
在本实施例中，第一至第三层间绝缘膜25a～25c被形成在半导体衬底21上作为层间绝缘膜25，而如前面所提到的，互连层15由第一至第三互连层15a～15c形成。在此后的描述中，应该注意，不带后缀a～c的层间绝缘膜或者互连层的标记被用来表示三个层中的任何或者全部的层。
在此后的描述中，将对外围部分16进行重点说明。
参考图5，电极焊盘12由上、中和下导电焊盘29以及插塞30形成，其中所述插塞30穿过第一至第三层间绝缘膜25，使导电焊盘29相互电连接。上、中和下导电焊盘29中的每一个具有相似的尺寸，并被提供在相应的层间绝缘膜25上。一般来说，导电焊盘29由被上下薄TiN膜夹在中间的铝膜形成。各个层的导电焊盘29与电路部分11的对应的互连层15同时形成。
具体地，应该注意，形成在第一层间绝缘膜25a表面上的导电焊盘29a经由互连图案15a-1被连接到电路部分11。此外，应该注意，形成在第三层间绝缘膜25c表面上的导电焊盘通过形成在钝化膜28中的开口被暴露。导电焊盘29c被用作引线键合焊盘。
此外，应该注意，插塞30b和30c具有矩形或者椭圆形的横截面，并且将前述的上、中和下导电焊盘29a、29b和29c相互连接。由此，插塞30b和30c中的每一个由诸如钨膜、铝膜等之类的导电膜和TiN膜的叠层所形成。插塞30与电路部分11的插塞19同时逐层地形成。由此，可以在单个层间绝缘膜25中提供多个数量的插塞30。或者，也可以在一个层间绝缘膜25中只提供一个插塞30。
应该注意，具有这样的构造的电极焊盘12将向其所供应的外部信号经由键合引线发送到电路部分11，并且还将信号从电路部分11供应给外部电路。应该注意，本发明不限于电极焊盘12的前述特定构造，可以使用具有任何公知构造的电极焊盘。
如前面所指出的，第一隔水护圈13被提供在电路部分11和电极焊盘12之间，并被形成使得包围电路部分11。隔水护圈13由护圈焊盘31、护圈触头32和护圈插塞33形成。
图6A～6C是以放大的比例示出了半导体器件10的外围部分中的各个层的平面图。
参考图6A～6C，应该注意，护圈焊盘31以如图6A～6C中所示的图案被形成在第一到第三层间绝缘膜25中的任何一个的表面上。
从而，如图6A所示，第一层的护圈焊盘31a在导电焊盘29a的更靠近电路部分11的一侧形成了宽度为1.0～5.0μm的导电带，其中优选的是形成护圈焊盘31a，使得护圈焊盘31a依照导电焊盘29a的形状靠近导电焊盘29a而延伸。这样，可以减小含水的层间绝缘膜25的体积，并因此减小可能沿着电极焊盘12的外围流入到电路部分11中的水的可能的量。此外，可以使可用于形成有源元件的电路部分11的有效面积最大化。在图6A的构造中，应该注意，护圈焊盘31a在互连图案15a延伸处的部分是断开的。这样，可以避免互连图案15a上的电信号向护圈焊盘31a的耗散。
另一方面，在第二和第三层间绝缘膜25b和25c中，类似于护圈焊盘31a，层间绝缘膜25b上的护圈焊盘31b和层间绝缘膜25c上的护圈焊盘31c在相对于导电焊盘29b或29c的更靠近电路部分11的一侧以带状形式被形成，但是不存在断开部分。此外，与第一层的护圈焊盘31a的情形相类似，优选的是尽可能靠近相应的导电焊盘29b和29c来分别形成护圈焊盘31b和31c。此外，第三层的护圈焊盘31c用钝化膜28覆盖。
护圈焊盘31a～31c可以由任何材料形成，只要所述材料阻隔水分的渗透，因此，可以使用诸如金属、合金、氮化硅等之类的材料。具体地说，通过使用与导电焊盘相同的材料，护圈焊盘可以与导电焊盘同时形成，减少了半导体器件10的制造步骤的数量。
返回参考图4和图5，应该注意，护圈触头32连接护圈焊盘31a和半导体衬底21的表面，并且除了在护圈焊盘31a被互连图案15a-1断开处的部分之外，形成了连续的、壁状的图案。与电路部分11中的接触插塞18相类似，护圈触头由Ti/TiN膜和钨膜的叠层形成。
此外，护圈插塞33b和33c穿过第二和第三层间绝缘膜25b和25c连续地延伸，以形成类似于护圈触头32的连续的、壁状的图案，其中各护圈插塞33b和33c连接上面和下面的护圈焊盘31a、31b和31c，除了护圈插塞33类似于护圈焊盘31a而在互连图案15a-1的附近被断开。由此，防止了互连图案15a-1的短路。
通过形成宽度小于护圈焊盘31的宽度的护圈插塞33，可以确保护圈插塞33与护圈焊盘31的连接。
如此形成的第一护圈13连续地延伸，使得包围除了对应于互连15a-1(在互连图案15a-1上方和下方的护圈触头32和护圈插塞33b如图5中由虚线所表示)的部分之外的电路部分11，因此，差不多完全阻隔了从侧壁表面26向电路部分11的穿过第一至第三层间绝缘膜25的水分渗透。此外，几乎完全阻隔了通过电极焊盘12和层间绝缘膜25之间的间隙所渗透的水分到达电路部分11。
此外，应该注意，第二隔水护圈14以本实施例的构造被布置在半导体器件10的侧壁表面26和电极焊盘12之间，使得第二隔水护圈经由第一护圈13和电极焊盘12包围电路部分11。与第一护圈13相类似，第二护圈14由护圈焊盘34、护圈触头35和护圈插塞36形成，其中因为材料和尺寸差不多与第一护圈13相同，所以将省略对其的详细描述。
通过设置第二护圈14，阻隔了从半导体器件10的侧壁表面26所渗透的水分穿过第一至第三层间绝缘膜25到达电路部分11。考虑到第一隔水护圈13在形成于第二层间绝缘膜25b中的第一层互连图案15a-1处被断开的事实，第二隔水护圈14的这种隔水效果是特别有利的。应该注意，此第二隔水护圈14并不是非要不可的，并且可以省去。
通过氧化硅的化学气相沉积(CVD)或溅射形成第一至第三层间绝缘膜25。或者，这些层间绝缘膜可以通过使用四乙氧基硅烷(TEOS)作为源材料的CVD工艺来形成。此外，如将参考第二实施例所说明的，可以设置诸如氧氮化硅的阻挡层，其中所述阻挡层阻隔第一至第三层间绝缘膜上的水的渗透。此外，钝化膜28由诸如氮化硅膜或者聚酰亚胺膜之类的非可渗透性层形成。此外，可以使用将参考第三实施例所说明的钝化膜作为钝化膜28。由此，可以更加有效地阻隔水从电极焊盘的渗透。
此外，可以在第一至第三层间绝缘膜25的表面上提供氧化铝层，或者提供氧化铝层以覆盖互连层15。由此，可以有效地阻断从电极焊盘12附近的区域所渗透的水分。
根据本实施例，通过在电路部分和电极焊盘之间形成第一隔水护圈，使得第一隔水护圈包围电路部分，防止了诸如晶体管之类的元件的劣化，特别是铁电电容器的劣化。
此外，应该注意，本发明并不限于铁电存储器器件，而是还可以应用于其他的半导体器件，例如包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)的随机存取存储器器件、包括可擦除可编程只读存储器(EPROM)和快闪存储器的只读存储器器件以及CPU。
(第二实施例)
图7是根据本发明第二实施例的半导体器件50的横截面图。
参考图7，半导体器件50是构造在半导体衬底51上的铁电随机存取存储器，并包括形成在半导体衬底51上的晶体管52、覆盖晶体管52的绝缘膜53a和53b、铁电电容器58，其中所述铁电电容器58被形成在绝缘膜53b中，并包括顺序堆叠的下电极54、铁电电容器绝缘膜55和上电极56。此外，提供有第一层间绝缘膜59，使得覆盖铁电电容器58，并且在第一层间绝缘膜59上形成阻挡层60。
此外，互连层62形成在阻挡层60中，其中互连层62包括经由接触插塞61被连接到晶体管52的扩散区52a的互连图案62a，以及分别经由插塞63a和63b被分别连接到下电极54和上电极的互连图案62b和62c。
此外，阻挡层60的表面和互连图案62a～62c由绝缘金属氧化物层64覆盖。
半导体器件50形成例如1T1C型的铁电随机存取存储器，并且被连接到下电极54的互连图案62b用作板线(plate line)，而上电极56经由互连图案62b连接到晶体管52的扩散区52a。此外，晶体管52包括还用作字线的门电极52-1，并且位线被连接到晶体管52的另一个扩散区，但这没有示出。
构成铁电电容器58的铁电电容器绝缘膜55由诸如PZT、PLZT((Pb，La)(Zr，Ti)O3)、SBT等之类的具有钙钛矿晶体结构的铁电氧化物形成。这样的钙钛矿型铁电氧化物具有大剩余介电极化和大比介电常数的特征，并且就保持特性和疲劳特性而言，使用这样的钙钛矿型铁电氧化物也是有利的。
另一方面，这样的铁电氧化物具有缺点，因为当发生了水分渗透时，由于水的分解所形成的氢原子往往导致形成氧缺陷。由于与这种氧缺陷的形成相关联的结晶度的下降，铁电氧化物的剩余介电极化和比介电常数发生严重的劣化。
此外，应该注意，在图7的半导体器件50中，下电极54和上电极56由诸如Pt、Ir、Ru等之类的铂族金属元素形成，或者由诸如IrO2、RuO2等之类的导电氧化物形成，或者由这些材料的叠层形成。
第一层间绝缘膜59例如由通过溅射工艺或CVD工艺形成的、具有500nm的厚度的氧化硅膜所形成，其中氧化硅膜可以是由P、B或As掺杂的称为PSG膜、BSG膜或者AsSG膜的一种。在此后的描述中，像这样用杂质元素掺杂的氧化硅膜将也被叫做“氧化硅膜”。
应该注意，阻挡层60由通过溅射工艺或者CVD工艺所形成的氧氮化硅膜形成，或者由通过氧氮化工艺从氧化硅膜转变而来的氧氮化硅膜形成。应该注意，氧氮化硅膜具有隔水的功能，因此，被提供在半导体器件50表面上的氧氮化硅的阻挡层60可以有效地阻隔水分从上方穿过阻挡层60渗透到铁电电容器58中。因此，有效地解决了在铁电电容器绝缘膜55中由于氢原子引起的形成氧缺陷的问题，其中所述氢原子是由于水的分解而形成的。
图8是示出了作为隔水阻挡物的氧氮化硅膜的性能的示图。
参考图8，当以预定的速率升高样品A和样品B的温度时，通过DTA(差热分析)-质谱分析，测量从样品A和样品B的表面所释放的水分子。
更具体地，样品A具有这样的构造，其中在硅晶片上形成了含有重量百分比为5％浓度P(磷)的具有500nm厚度的PSG膜，而样品B通过这样的工艺从样品A形成，即通过4分钟的等离子体氧氮化处理并同时使用N2O气体，对样品A的PSG膜的表面处理。这样，样品B在PSG膜的表面上具有含P的氧氮化硅膜。
参考图8，可以看出，在样品A的情形中，在约120℃的温度下检测到了水的释放，并且在约420℃的温度下水的释放变得最大。随着样品温度的进一步升高，水的释放速率逐渐降低。
在其中样品A的表面被如此转变为含P的氧氮化硅膜的样品B的情形中，在120～350℃的温度范围内没有检测到水。这意味着在低于350℃的温度范围中，包含在PSG膜中的水完全被含P的氧氮化硅膜阻隔了。此外，应该注意，在高于350℃直至460℃的温度范围内，水的释放量也很小。因此，结论是氧氮化物膜在460℃或者更低的温度范围内具有足够的隔水性能。
此外，虽然从图8不能直接清楚含P的氧氮化硅膜在20～120℃的温度范围内的隔水阻挡性能，但是从示出了在120～350℃的温度范围内的优异隔水阻挡性能的图8的关系，可以认为含P的氧氮化硅膜在20～120℃的温度范围内也表现出优异的隔水阻挡性能。
因此，通过在形成含P的氧氮化硅膜的阻挡层60的步骤之后，在460℃或更低的温度下实施工艺步骤，可以防止由水分渗透所导致的铁电电容器58的劣化。
图9是用于说明氧氮化硅膜的隔水阻挡性能的另一个示图。
参考图9，样品C具有这样的构造，其中通过等离子体CVD工艺并使用TEOS作为源而在硅晶片上形成了厚度为500nm的氧化硅膜，而样品D具有这样的构造，其中通过CVD工艺在样品C的氧化硅膜上形成了厚度为50nm的氧氮化硅膜。此外，样品E是其中将样品D的氧氮化硅膜的厚度增加到100nm的样品。应该注意，这些氧化硅膜和氧氮化硅膜是将在后面描述的在图11A和11B中的用于制造半导体器件的工艺步骤中所使用的条件下形成的。
参考图9，可以看出，在样品C的情形中，在约120℃的温度下可以检测到水的释放，并且在约350℃的温度下水的释放变得最大。随着温度的进一步升高，释放量逐渐降低，而当超过600℃的温度时，水的释放量开始再次增加。
另一方面，在样品D和样品E的情形中，在30～780℃的整个温度范围内，没有检测到水的释放。这清楚地显示出氧氮化硅膜阻隔了在样品C的情形中已经被检测到的水的释放。考虑到样品D中氧氮化硅膜的50nm的厚度，结论是即使当氧氮化硅以较小的厚度形成时，氧氮化硅膜也表现出优异的隔水阻挡性能。
总之，通过在第一层间绝缘膜59上形成氧氮化硅膜，可以阻隔水分渗透到半导体器件50中，并且可以防止铁电电容器58的劣化。此外，如将在后面所说明的，这样氧氮化硅也可以被用来防止在刻蚀工艺时触头的氧化。
图10A～10C、图11A～11C和图12是用于说明根据本发明的实施例的半导体器件的制造工艺的示图。
参考图10A，通过形成器件隔离区域57、阱52-2等，加上扩散区52a和还起到字线作用的门电极52-1，在半导体衬底51上形成了晶体管52，并且形成绝缘膜53a和53b，使得覆盖半导体衬底51、器件隔离区域57和晶体管52。晶体管52的制造可以通过任何公知的工艺来获得，并且对其的描述将被省略。此外，绝缘膜53b的表面可以通过化学机械抛光(CMP)工艺进行平面化。这样，抑制了在接下来的工艺中所形成的铁电电容器58的下电极54和铁电电容器绝缘膜55中晶体晶界的形成，并且提高了铁电电容器绝缘膜55的结晶度。
接着，在图10B的步骤中，在图10A的结构上相继形成下电极层54a、铁电膜55a和上电极层56a，其中可以通过铂族元素或者它们的合金，或者诸如IrO2、RuO2、SrRuO3之类的导电氧化物等的溅射工艺或者真空蒸发沉积工艺来形成下电极层54a，所述铂族元素例如是Ru、Rh、Pd、Os、Ir、Pt。由此，下电极层54a可以形成为这些铂族元素中的任何一种、合金和导电氧化物的层叠体。一般来说，下电极层54a被形成具有100nm的厚度。
铁电膜55a由通过溅射工艺、有机金属化学气相沉积(MOCVD)工艺、溶胶-凝胶工艺、MOCVD工艺等形成的铁电氧化物膜所形成，所述铁电氧化物膜例如是PZT膜、PLZT膜或者SBT膜。在使用PZT膜或者PLZT膜的情况下，考虑到Pb原子的易逃逸的趋势，事先加入超过理想配比组份的量的Pb。例如，通过RF溅射工艺并使用含过量Pb的溅射靶，可以以厚度为200nm的PZT膜的形式沉积铁电膜55a。此后，将如此沉积的PZT膜在氧气氛中退火，并使用卤素灯退火装置等。
上电极层56a可以由与下电极层54a相同的材料形成。具体地说，例如优选地使用100nm厚的IrO2、RuO2或者SrRuO3。
接着，在图10C的步骤中，上电极层56a被图案化，从而形成铁电电容器58的上电极56，之后图案化铁电膜55a以形成铁电电容器绝缘膜55。此外，将铁电电容器绝缘膜55和上电极56在氧气氛中退火，以恢复在图案化工艺时在铁电电容器绝缘膜55中所形成的损伤。同时，包含在绝缘膜53a和53b中的水由于退火工艺而被蒸发掉。
在图10C的步骤中，通过溅射工艺还形成有电容器保护膜66，使得电容器保护膜66覆盖下电极层54a、铁电电容器绝缘膜55和上电极56的表面和侧壁表面。对于电容器保护膜66，可以使用氧化铝膜、TiO2膜、PZT膜等。
接着，电容器保护膜和下电极层54a被图案化，以形成下电极54。由此，电容器保护膜66防止水或氢渗透到铁电电容器绝缘膜55中。
接着，在图11A的步骤中，通过溅射工艺或者CVD工艺形成厚度为1100nm的氧化硅的第一层间绝缘膜59，使得覆盖图10C的结构，其中通过CMP工艺对层间绝缘膜59的表面进行平面化处理。
例如，形成层间绝缘膜59的氧化硅膜是通过在300～400℃的衬底温度下的等离子体CVD工艺，同时连同He载气一起供应TEOS和氧气作为成膜气体而形成的。在该工艺中，考虑到在形成氧化硅膜的同时形成水，所以优选地加入过量的氧。如此所形成的水被结合到氧化硅膜中。可以将氧气的流速设为在传统的成膜工艺中所使用的氧气流速的两倍。此外，可以使用硅烷或者聚硅烷化合物，例如Si2F6、Si3F8、Si2F3Cl等。
在形成层间绝缘膜59的这种工艺中，可以实施在300～350℃温度下的退火工艺，以使膜59中的水的成份被蒸发掉。这样的退火工艺一般由卤素灯退火装置在氧气氛中进行。
在图11A的步骤中，在第一层间绝缘膜59上形成了没有示出的抗蚀剂图案，并且通过图案化工艺同时利用抗蚀剂图案作为掩模，在层间绝缘膜59中形成接触孔61-1，使得接触孔61-1贯穿第一层间绝缘膜59和绝缘膜53a和53b，并暴露出晶体管52的扩散区52a。
接着，通过溅射工艺，在第一层间绝缘膜59和接触孔61-1的内壁表面上相继形成厚度分别为20nm和50nm的Ti膜和TiN膜，并且利用通过溅射工艺或者CVD工艺所形成的钨(W)膜填充被如此处理过的接触孔61-1。由此，在第一层间绝缘膜59上形成具有100nm厚度的W膜，以使W膜完全填充接触孔。此后，第一层间绝缘膜59上的Ti膜、TiN膜和W膜通过CMP工艺被去除，这样，形成了接触插塞61。
接着，在图11B的步骤中，例如通过溅射工艺或者CVD工艺在图11A的结构上形成具有50～500nm厚度的阻挡层60。如前面所说明的，考虑到作为隔水阻挡物的优异的性能，氧氮化硅膜可以用于阻挡层60，其中氧氮化硅膜可以通过前述两种方法中的任何一种来形成。在本示例中，通过等离子体CVD工艺同时使用硅烷气体和NO2气体作为成膜气体，形成氧氮化硅膜。考虑到在后面所进行的互连层的图案化工艺时在阻挡层60中导致的刻蚀，所以优选地形成具有与通常的厚度相比的更大厚度的阻挡层60。
接着，在图11C的步骤中，利用在阻挡层60上形成的抗蚀剂图案(没有示出)作为掩模，形成穿过阻挡层60、第一层间绝缘膜59和电容器保护膜66的开口63a-1、63b-1和60-1，以使下电极54的一部分、上电极56的一部分和接触插塞61的表面暴露。
在图11C的步骤中，进一步通过溅射工艺形成具有100nm厚度的TiN膜，使得覆盖开口63a-1、63b-1和60-1的内表面，之后进行例如通过具有500nm厚度的铝膜62的溅射工艺或者CVD工艺的填充开口63a-1、63b-1和60-1的步骤。此外，在阻挡层60上形成膜62。
接着，在图12的步骤中，通过光刻工艺图案化铝膜62，并形成互连图案62a～62c。接着，形成绝缘金属氧化物膜64，使得覆盖阻挡层60和互连图案62a～62c的表面和侧壁表面。绝缘金属氧化物膜64可以由氧化铝膜或者TiO2膜形成，并形成具有10～300nm的厚度，优选的是20～70nm的厚度。通过使用这样的绝缘金属氧化物膜64，可以阻隔水分渗透到铁电电容器58中。可以通过溅射的方法并同时使用氧化铝或者TiO2的溅射靶，或者通过在400℃的衬底温度下进行的的MOCVD工艺并同时供应诸如Al(i-OC3H7)3的有机铝源和氮气，来形成这样的氧化铝膜或者TiO2膜。
在图12的步骤中，还进行用于形成氧化硅的第二层间绝缘膜的工艺，以使具有700nm厚度的第二层间绝缘膜65覆盖绝缘金属氧化物膜64。此后，在第二层间绝缘膜中形成各种插塞，使得贯穿第二层间绝缘膜，并将互连图案62a～62c与形成在层间绝缘膜65上的诸如位线的互连图案相连接。在形成了电极焊盘和钝化膜之后，半导体器件50的制造完成了。
从而，本实施例的半导体器件使用了在覆盖铁电电容器的第一层间绝缘膜59上的具有优异隔水阻挡性能的氧氮化硅或类似物的阻挡层60，这样，可以阻隔水或者水分从阻挡层60上方的区域渗透。由此，即使当进行了诸如PTHS测试之类的严格测试时，也可以防止铁电电容器的性能劣化，并且半导体器件表现出优异的长期可靠性。
图13是根据第二实施例半导体器件的修改形式的半导体器件70的横截面图，其中与前述的部分相对应的那些部分由相同的参考标号标示，并且对它们的描述将被省略。
参考图13，除了在阻挡层60上形成了TEOS CVD工艺的氧化硅膜71之外，半导体器件70具有与第二实施例的半导体器件50相类似的构造。
更具体地，通过等离子体CVD工艺并同时利用TEOS气体和氧气作为成膜气体，形成阻挡层60上的具有50～500nm范围厚度的氧化硅膜71。这样，当在阻挡层60上溅射铝膜用于形成插塞63a和63b以及互连图案62时，大大促进了等离子体的形成。因为由于氧化硅膜71的形成而使等离子体的形成稳定，所以可以在图11C的步骤中均匀地形成铝膜62，并且对于铝图案62a～62c，配线电阻或者配线电阻的波动被最小化。
[示例1]
在示例1中，根据本发明的工艺形成铁电随机存取存储器，其中示例1的铁电随机存取存储器具有与图7所示的结构相类似的结构。
更具体地，通过溅射工艺形成铁电电容器，以具有这样的结构，即其中Pt下电极54、PZT铁电电容器绝缘膜55和IrO2上电极56顺序地堆叠，它们的厚度分别为100nm、200nm和100nm，其中利用等离子体CVD工艺，通过将衬底温度设置为350℃并同时在1.2×103Pa(9.0Torr(托))的压力下，分别以466 SCCM和700 SCCM的流速供应TEOS气体和氧气，来形成具有100nm厚度的第一绝缘膜59。
第一层间绝缘膜59在形成之后，被进行CMP处理以进行平面化，并且在其上进一步形成阻挡层60，其中所述阻挡层60是利用在340℃的衬底温度下的等离子体CVD工艺并同时供应硅烷气和N2O气作为源气体，通过沉积具有200nm厚度的氧氮化硅膜而形成的。在对互连图案62的图案化之后，构成阻挡层60的氧氮化硅膜可以具有100nm的厚度。此外，由具有50nm厚度的氧化铝膜形成绝缘金属氧化物膜64。
[示例2]
在示例2中，与示例1的情形相类似地形成半导体器件，除了形成第一层间绝缘膜59的TEOS氧化硅膜被形成为具有300nm的厚度，以使第一层间绝缘膜59具有200nm的最终膜厚度。除此以外，示例2和示例1相同。
[示例3]
在示例3中，与示例1的情形相类似地形成半导体器件，除了在利用TEOS CVD工艺形成第一层间绝缘膜59的氧化硅膜时所使用的氧气流速被设为140 SCCM。
[示例4]
在示例4中，与示例1的情形相类似地形成半导体器件，除了在氧氮化硅的阻挡层60上通过TEOS等离子体CVD工艺形成具有50nm厚度的与图13的氧化硅膜71相对应的氧化硅膜。由此，在与氧氮化硅膜60相类似的条件下形成氧化硅膜71。因为氧化硅膜71的形成，即使当进行互连图案62的图案化工艺时，下方的阻挡层60也会保持200nm的初始厚度。
[比较示例1]
在比较示例1中，与示例1相类似地形成半导体器件，除了没有形成氧氮化硅的阻挡层60之外。
[比较示例2]
在比较示例2中，与示例1相类似地形成半导体器件，除了没有形成氧化铝的绝缘金属氧化物膜64之外。
图14示出了构成示例1～3和比较示例1～2的铁电随机存取存储器器件的铁电电容器的开关电荷QSW。这里，QSW的值越大，PTHS测试之后的工作特性合格率越高，这是公知的。因此，具有更高QSW值的样品具有更高的长期可靠性。在图14中，已经在121℃的温度、100％RH湿度以及2.03×105Pa的压力下进行了持续时间为168小时的PTHS测试。
参考图14，可以看出，与比较示例1和2相比，在示例1～3的情形中QSW值被提高。因此，结论是通过在第一层间绝缘膜59上形成氧氮化硅膜作为阻挡层60，提高了铁电存储器器件的长期可靠性。
此外，图14示出了QSW的值随着氧氮化硅膜的厚度的增大而增大。此外，如在示例3的情形中可以看到的，当在形成氧化硅膜时向TEOS气体加入过量的氧气的时候，QSW的值增大。这说明由于氧化硅膜的水含量的下降，水分对于铁电电容器的影响被抑制了。
在此，应该注意，QSW的值是通过对由施加正电压和负电压(大小约为5V)所得到的正剩余介电极化和负剩余介电极化的量值求和而获得的，其中所述正电压和负电压是经由铁电电容器58的电容器电极54和56施加的，所述正电压和负电压被设定为足够导致PZT膜55中的极化发生饱和。
图15示出了对示例1、2和4和比较示例1所进行的QSW测量的另一个示例，其中这些示例的半导体器件具有与图14的对应的示例的半导体器件相同的构造，但是是分别制备的。
参考图15，可以看出，在示例1、2和4的任何一个中，与比较示例1相比，QSW值增大了。
更具体地，可以看出，示例1的QSW值较比较示例1的情形增大了，说明了氧氮化硅膜的优异的隔水性能。特别是，应该注意，示例4具有最高的QSW值，表明在形成氧化铝膜时对于铁电电容器58的影响被减小了。
(第三实施例)
图16示出了根据本发明第三实施例的半导体器件80的一部分。
参考图16，本实施例的半导体器件80具有钝化膜81，该钝化膜81由形成在层间绝缘膜82上的氧化硅膜84以及形成在氧化硅膜84上的第一和第二氮化硅膜85和86形成。
钝化膜81形成有开口81-1，所述开口81-1在其底部部分暴露出电极焊盘83的表面83-1，并且限定开口81-1的侧壁表面81-2覆盖有第二氮化硅膜86，所述第二氮化硅膜86还覆盖氧化硅膜84的侧壁表面。此外，在电极焊盘83的表面83-1和氮化硅膜86之间形成有TiN膜88。
在图17中示出的具有钝化膜121的传统半导体器件120中，其中氧化硅膜122覆盖有非可渗透性的氮化硅膜123或者聚酰亚胺膜124，应该注意，氧化硅膜122被暴露于开口121-1的侧壁表面122a，其中所述开口121-1暴露电极焊盘125的表面，因此，外部的水分经由侧壁表面122a通过氧化硅膜122渗透到半导体器件120的内部，这已经成为铁电电容器劣化的原因。
另一方面，在图16中示出的本实施例的半导体器件80的情形中，在形成于钝化膜81中的开口81-1处，氧化硅膜84被第一和第二氮化硅膜85和86覆盖，因此，有效地防止了水分从开口81-1渗透到半导体器件的内部。
在此，应该注意，第一和第二氮化硅膜85和86起到了阻隔水分的阻挡层的作用。当然，可以使用聚酰亚胺膜或者参考第二实施例所说明的非可渗透性氧氮化硅膜用作阻挡层，来代替氮化硅膜85和86。此外，这些材料可以组合使用。
虽然没有在图16中明显地示出，但是应该注意，类似于图7中示出的第二实施例，本实施例的半导体器件80在衬底上形成了1T1C型的铁电随机存取存储器。由此，可以省略图7的阻挡层60和绝缘金属氧化物膜64。当然，本实施例的半导体器件80通过设置阻挡层60和/或绝缘金属氧化物膜64，可以更有效地防止铁电电容器的劣化。具体地说，当在形成第一和第二氮化硅膜85和86时使用氢气或者由于反应而形成氢气的时候，优选使用氧化铝膜作为阻挡层60。这样，可以通过氧化铝阻挡膜60有效地阻隔氢气和质子，由此可以防止在构成铁电电容器的铁电膜中形成氧缺陷。
图18A～18C和图19A～19C是示出了本实施例的半导体器件的制造工艺的横截面图。
在图18A的步骤中，通过溅射工艺或者CVD工艺，在层间绝缘膜82上形成具有80nm厚度的铝膜83a，其中所述层间绝缘膜82包括被暴露在其表面的插塞89，并且通过溅射工艺，在铝膜83a上形成具有50nm厚度的TiN膜88a。此外，通过对铝膜83a连同其上的TiN膜88a进行图案化，在层间绝缘膜82上形成电极焊盘83，所述电极焊盘83与被嵌入层间绝缘膜82中的插塞89相接触。
在此，应该注意，TiN膜88a起到了铝膜83a的保护膜的作用，并防止在后面的工艺中所进行的刻蚀工艺时，铝膜83a的表面被氧化。此外，应该注意，在图18A的步骤中，在层间绝缘膜82的下方已经形成了诸如参考第二实施例所说明的铁电随机存取存储器器件。当然，这样的铁电随机存取存储器器件不限于参考第二实施例所说明的铁电随机存取存储器器件，并且可以由其他公知的构造和工艺所形成。
在图18A的步骤中，通过溅射工艺或者CVD工艺进一步形成了氧化硅膜84，使得氧化硅膜84覆盖电极焊盘83和层间绝缘膜82的表面，其中通过CMP工艺对如此形成的氧化硅膜84进行平面化处理。一般来说，氧化硅膜84被形成为具有1050nm的厚度，以确保从TiN膜88a的表面到氧化硅膜84的表面的200nm的距离。
接着，在图18A的步骤中，通过CVD工艺在氧化硅膜84上形成第一氮化硅膜85，其中通过利用硅烷气体、SiH2Cl2气体或者SiCl4中的任何一种以及NH3气体来形成具有200nm膜厚度的第一氮化硅膜85。
更具体地，通过等离子体CVD工艺，在400℃的衬底温度下，并在200 Pa的处理压力下，分别以500 SCCM和3800 SCCM的流速供应硅烷气体和NH3气体，同时提供频率为13.5MHz的500W的射频(RF)能和频率为250kHz的250W的低频(LF)能，来形成第一氮化硅膜85。
接着，在图18B的步骤中，在第一氮化硅膜85上形成抗蚀剂膜90，之后通过图案化工艺形成抗蚀剂开口90-1，所述抗蚀剂开口90-1与电极焊盘83对准，其尺寸比用于电极焊盘的常规开口的尺寸大4μm。此外，利用CF4和氧气的混合气体并利用被如此图案化的抗蚀剂膜90作为掩模，对第一氮化硅膜85进行刻蚀处理，之后利用C2F6刻蚀气体对氧化硅膜84进行刻蚀处理，以使TiN膜88a暴露。
接着，在图18C的步骤中，图18B的抗蚀剂膜90被去除，并且形成第二氮化硅膜86，使得覆盖TiN膜88a和氮化硅膜85。由此，应该注意，与第一氮化硅膜85相类似地形成第二氮化硅膜86，其厚度为200nm。
接着，在图19A的步骤中，在图18C的结构的表面上形成抗蚀剂膜91，其中抗蚀剂膜91在图19A的步骤中被图案化，使得形成具有常规电极焊盘开口尺寸的抗蚀剂开口91-1。这样，应该注意，以抗蚀剂膜91在前述的开口91-1处覆盖第二氮化硅膜86的侧壁表面的方式，抗蚀剂膜91在开口91-1处形成开口。此外，利用C2Cl2F4作为刻蚀气体并同时利用抗蚀剂膜91作为掩模，使用实现氮化硅膜86和TiN膜88a之间的高刻蚀选择性的配方，对第二氮化硅膜86进行干法刻蚀处理，直至在开口91-1暴露出TiN膜88a。
接着，在图19B的步骤中，利用各向同性刻蚀工艺并同时利用抗蚀剂膜91作为掩模，对TiN膜88a进行刻蚀，以使电极焊盘83的铝膜83a暴露。与这样的各向同性刻蚀工艺相关联，在被夹在第二氮化硅膜86和铝膜83a之间的TiN膜88的侧壁表面发生轻微的凹进。
此外，通过在此状态下去除抗蚀剂膜91，获得在图16中示出的钝化膜81。
根据本实施例，用于电极焊盘83的形成在钝化膜81中的开口81-1的侧壁表面81-2被具有非可渗透性特性的氮化硅膜86覆盖。氧化硅膜不发生暴露。由此，阻隔了水分从外部渗透的路径，并有效地抑制了由这样的水分渗透所导致的铁电电容器的劣化。
本申请基于在2003年12月11日递交的日本在先申请No.2003-413199，其全部的内容通过引用被包括于此。
此外，本发明不限于前面所描述的实施例，而在不偏离本发明的范围的情况下可以作出各种变化和修改。此外，在本发明的半导体器件中，可以将第一实施例和包括其改进形式的第二实施例结合起来。此外，还可以结合第三实施例。此外，可以结合第一实施例和第三实施例，或者结合包括其改进形式的第二实施例和第三实施例。由此，提高了阻隔水分到达电路部分的效果。

Claims (18)

1.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底之上及上方的电路部分；
覆盖所述电路部分的钝化膜；
电极焊盘，所述电极焊盘以所述电极焊盘从所述钝化膜暴露出来的方式，被提供在所述电路部分的外部；和
护圈图案，所述护圈图案被提供在所述电极焊盘和所述电路部分之间，以使得所述护圈图案基本包围所述电路部分，所述护圈图案从所述半导体衬底的表面延伸到所述钝化膜。
2.如权利要求1所述的半导体器件，其中所述护圈图案包含金属或者合金。
3.如权利要求1所述的半导体器件，其中，除了提供有将所述电极焊盘和所述电路部分连接起来的互连图案的部分之外，所述护圈图案连续地延伸。
4.如权利要求1所述的半导体器件，还包括另一个护圈图案，所述另一个护圈图案被布置在所述电极焊盘的外部，以使得所述另一个护圈图案包围所述电极焊盘和所述护圈图案。
5.如权利要求1所述的半导体器件，其中所述电路部分包括铁电电容器。
6.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上方的铁电电容器，所述铁电电容器包括铁电电容器绝缘膜；
覆盖所述铁电电容器的层间绝缘膜；和
形成在所述层间绝缘膜上的互连层，
其中，在所述层间绝缘膜和所述互连层之间提供有阻隔通过其的水分渗透的阻挡层，并且提供有覆盖所述阻挡层和所述互连层的绝缘金属氧化物膜。
7.如权利要求6所述的半导体器件，还包括在所述阻挡层和所述互连层之间的氧化硅膜，以使得所述氧化硅膜插入所述阻挡层和所述绝缘金属氧化物膜之间。
8.如权利要求6所述的半导体器件，其中所述阻挡层包含氧氮化硅膜。
9.如权利要求8所述的半导体器件，其中所述阻挡层包含通过氧氮化处理由氧化硅膜转变的氧氮化硅膜。
10.如权利要求9所述的半导体器件，其中所述氧氮化硅膜通过转变所述氧化硅膜的表面来形成。
11.一种制造具有铁电电容器的半导体器件的方法，包括下列步骤：
形成覆盖所述铁电电容器的层间绝缘膜；
在所述层间绝缘膜上形成阻挡层；
在所述阻挡层上形成互连层；以及
形成绝缘金属氧化物膜，以使得覆盖所述阻挡层和所述互连层。
12.如权利要求11所述的方法，其中形成所述阻挡层的所述步骤包括形成氧化硅膜和对所述氧化硅膜的表面进行氧氮化处理的步骤。
13.如权利要求11所述的方法，还包括在形成所述层间绝缘膜的所述步骤和形成所述阻挡层的所述步骤之间的对所述层间绝缘膜进行退火的步骤。
14.如权利要求11所述的方法，其中，通过化学气相沉积工艺，并同时供应四乙氧基硅烷和过量的氧，来实施形成所述层间绝缘膜的所述步骤，以使得所述层间绝缘膜中的水的含量减少。
15.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底之上和上方的电路部分，所述电路部分包括铁电电容器；
覆盖所述电路部分的层间绝缘膜；
在所述层间绝缘膜上方形成的电极焊盘；和
钝化膜，所述钝化膜覆盖除了下述开口之外的整个所述层间绝缘膜，为使得暴露出所述电极焊盘表面而在所述钝化膜中形成所述开口，
所述钝化膜包括阻隔水分渗透的阻挡层，所述阻挡层覆盖所述开孔的整个内壁表面。
16.如权利要求15所述的半导体器件，其中所述钝化膜包括氧化硅膜和形成在所述氧化硅膜上的阻挡层，
所述阻挡层覆盖所述氧化硅膜的表面和侧壁表面。
17.如权利要求16所述的半导体器件，其中所述阻挡层包含覆盖所述氧化硅膜表面的第一氮化硅膜和覆盖所述氧化硅膜侧壁表面的第二氮化硅膜。
18.如权利要求15所述的半导体器件，还包括插入在所述阻挡层和所述电极焊盘之间的TiN膜。
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