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WO2005117120A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2005117120A1
WO2005117120A1 PCT/JP2004/007373 JP2004007373W WO2005117120A1 WO 2005117120 A1 WO2005117120 A1 WO 2005117120A1 JP 2004007373 W JP2004007373 W JP 2004007373W WO 2005117120 A1 WO2005117120 A1 WO 2005117120A1
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WO
WIPO (PCT)
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seal ring
film
semiconductor device
ferroelectric
seal
Prior art date
Application number
PCT/JP2004/007373
Other languages
English (en)
French (fr)
Inventor
Tetsuo Yaegashi
Kouichi Nagai
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to CN2004800424361A priority Critical patent/CN1926686B/zh
Priority to PCT/JP2004/007373 priority patent/WO2005117120A1/ja
Priority to JP2006513781A priority patent/JPWO2005117120A1/ja
Publication of WO2005117120A1 publication Critical patent/WO2005117120A1/ja
Priority to US11/522,440 priority patent/US7652377B2/en

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/688—Capacitors having no potential barriers having dielectrics comprising perovskite structures comprising barrier layers to prevent diffusion of hydrogen or oxygen

Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory including a ferroelectric capacitor and a method for manufacturing the same.
  • a seal ring moisture-resistant ring
  • a dicing line as described in Patent Document 1 (Japanese Patent Laid-Open Publication No. 2000-277465), for example. I have.
  • Such a seal ring is formed to prevent infiltration of moisture from the outside.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-277465
  • An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can further suppress the deterioration of a ferroelectric capacitor due to moisture absorption.
  • the semiconductor device includes a semiconductor substrate, a plurality of ferroelectric capacitors formed above the semiconductor substrate, and one selected from the plurality of ferroelectric capacitors. And a plurality of first seal rings surrounding the above.
  • a plurality of ferroelectric capacitors surrounding at least one selected from the plurality of ferroelectric capacitors are provided. Form a seal ring.
  • FIG. 1 shows a ferroelectric memory (semiconductor) manufactured by a method according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating a configuration of a memory cell array of a body device).
  • FIG. 2A is a cross-sectional view showing a method for manufacturing a ferroelectric memory according to the embodiment of the present invention in the order of steps.
  • FIG. 2B is a cross-sectional view showing a method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2A.
  • FIG. 2C is a cross-sectional view showing a method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2B.
  • FIG. 2D is a sectional view showing a method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2C.
  • FIG. 2E is a sectional view, following FIG. 2D, of the method for manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps.
  • FIG. 2F is a sectional view showing a method for manufacturing a ferroelectric memory according to the embodiment of the present invention in order of steps, following FIG. 2E.
  • FIG. 2G is a sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2F.
  • FIG. 3 is a layout diagram showing a relationship between a ferroelectric capacitor and each of scenery rings in the ferroelectric memory according to the embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • the memory cell array is provided with a plurality of bit lines 3 extending in one direction, and a plurality of word lines 4 and plate lines 5 extending in a direction perpendicular to the direction in which the bit lines 3 extend. I have.
  • a plurality of memory cells of the ferroelectric memory are arranged in an array so as to match the lattices formed by the bit lines 3, the word lines 4, and the plate lines 5.
  • Each memory cell is provided with a ferroelectric capacitor 1 and a MOS transistor 2.
  • MOS transistor One source 'drain is connected to the bit line 3 and the other source' drain is connected to one electrode of the ferroelectric capacitor 1. Further, the other electrode of the ferroelectric capacitor 1 is connected to the plate line 5.
  • word line 4 and plate line 5 are shared by a plurality of MOS transistors 2 arranged in the same direction as the direction in which they extend.
  • bit line 3 is shared by a plurality of MOS transistors 2 arranged in the same direction as the extending direction.
  • the direction in which the word line 4 and the plate line 5 extend and the direction in which the bit line 3 extends may be referred to as a row direction and a column direction, respectively.
  • FIG. 3 is a layout diagram showing a relationship between a ferroelectric capacitor and each seal ring in the ferroelectric memory according to the embodiment of the present invention.
  • an element isolation region 12 is formed on a surface of a semiconductor substrate 11 such as a silicon substrate by, for example, STI (shallow trench isolation).
  • a gap 13 is formed on the surface of the semiconductor substrate 11 in the element active region partitioned by the element isolation region 12.
  • a MOS transistor 14 is formed by forming a gate insulating film 17, a gate electrode 18, a silicide layer 19, a source / drain diffused layer 15, a sidewall 20, and a silicide layer 16 on the surface of the well 13. .
  • This MOS transistor 14 corresponds to the MOS transistor 2 in FIG. Note that two source-drain diffusion layers 15 are formed in each M ⁇ S transistor 14, one of which is shared between the two M ⁇ S transistors 14.
  • a silicon oxynitride film 21 is formed on the entire surface so as to cover the MS transistor 14, and a silicon oxide film 22 is further formed on the entire surface by, for example, an organic CVD method.
  • the silicon oxynitride film 21 is formed to prevent the gate insulating film 17 and the like from deteriorating with hydrogen when the silicon oxide film 22 is formed.
  • a plug contact portion is opened by forming the contact oxide film 22 and the silicon oxynitride film 21. Then, after forming a laminated film composed of a 50 nm TiN film and a 30 ⁇ m Ti film as a glue film 23 in the contact hole, a W film is filled by, for example, a CVD method, and CMP (chemical mechanical polishing) is performed. Then, the W plug 24 is formed by flattening. After completion of the flattening, the surface of the silicon oxide film 22 (interlayer insulating film) is cleaned with plasma using NH gas.
  • a seal hole reaching the element isolation region 12 is formed around each individual capacitor region and around each capacitor block.
  • a glue film 23r and a W film 24r are formed in the seal hole. It should be noted that the seal hole is formed so as to reach the element isolation region 12 and should not be formed in the element active region where the MOS transistor 14 and the like exist.
  • a lower electrode film 25, a ferroelectric film 26, and an upper electrode film 27 are sequentially formed on the entire surface.
  • a Ti film having a thickness of 10 nm and an Ir film having a thickness of 150 nm are sequentially formed by a sputtering method.
  • a PZT film can be formed by the MOCVD method, and its thickness is, for example, 12 Onm.
  • annealing is performed in a furnace, and then an Ir film is formed. IrO film and Ir ⁇ film are
  • the annealing performed after the formation of the IrO film is a recovery annealing for recovering damage to the ferroelectric film 26 due to the formation of the IrO film.
  • a recovery annealing for example, annealing in a furnace at 550 ° C. in a low-temperature atmosphere is performed for 60 minutes.
  • the upper electrode film 27, the ferroelectric film 26, and the lower electrode film 25 are processed by using the patterning and etching techniques, so that the upper electrode film 27 is used as the upper electrode, and the lower electrode film is used.
  • a ferroelectric capacitor having a stack structure in which a ferroelectric film 26 is sandwiched between the lower electrode 25 and the lower electrode is formed.
  • the ferroelectric capacitor shown in Fig. 1 Equivalent to Pashita 1.
  • a laminated film (not shown) of a plasma TEOS (tetraethyl orthosilicate) film and a TiN film is used as a hard mask, and the upper electrode film 27, the ferroelectric film 26, and the lower electrode film 25 are collectively formed. And etch.
  • an alumina protective film 28 covering the ferroelectric capacitor is formed on the entire surface.
  • the alumina protective film 28 is formed by, for example, a CVD method, and has a thickness of, for example, 5 to 20 nm, and in this embodiment, 10 nm.
  • the step coverage of the alumina protective film 28 is good.
  • annealing in a furnace at 550 ° C. in a ⁇ atmosphere for 60 minutes is performed to form a ferroelectric film 26.
  • an interlayer insulating film 29 is formed on the entire surface, it is planarized by CMP.
  • the interlayer insulating film 29 for example, a silicon oxide film is formed.
  • the remaining film thickness after the CMP is, for example, 400 nm on the upper electrode 27.
  • the interlayer insulating film 29 and the alumina protective film 28 are connected to the silicide layer 16 shared by the two MOS transistors 14 by using a patterning and etching technique.
  • a contact hole reaching the W plug 24 is formed.
  • a TiN film having a thickness of, for example, 50 nm is formed as a glue film 30 in the contact hole.
  • a W film is loaded by, for example, a CVD method, and is flattened by CMP.
  • the interlayer insulating film 29 and the W plug 31 are exposed to N plasma at 350 ° C, for example.
  • the time of this plasma processing is, for example, 120 seconds.
  • a seal hole reaching the W film 24 r or the silicon oxide film 22 is formed around each individual capacitor region and around each capacitor block. Further, in parallel with the formation of the glue film 30 and the W plug 31, a glue film 30r and a W film 3r are formed in the seal hole. Note that the seal hole should not be formed in the region where the wiring is formed.
  • a W oxidation preventing film (not shown) is formed on the entire surface.
  • the W oxidation preventing film for example, a Si ⁇ N film can be used, and its thickness is, for example, about 100 nm.
  • a contact hole reaching the upper electrode film 27 and a contact hole reaching the lower electrode film 25 are formed in the W oxidation preventing film and the interlayer insulating film 29 by using the patterning and etching techniques. (Not shown).
  • the deposition of the interlayer insulating film 29 is performed. Anneal to recover from damage caused by hydrogen and etching. This anneal can be used as an anneal in a furnace with an O atmosphere at 550 ° C, for example.
  • the interval is, for example, 60 minutes. After this annealing, the W oxidation preventing film is removed by etch back.
  • a glue film, a wiring material film, and a glue film are sequentially deposited.
  • a lower glue film for example, a laminated film of a TiN film with a thickness of 70 nm and a Ti film with a thickness of 5 nm is formed, and as a wiring material film, for example, an Al—Cu alloy film with a thickness of OO nm is formed.
  • the upper glue film for example, a laminated film of a 30 nm thick TiN film and a 60 nm Ti film is formed.
  • an antireflection film (not shown) is formed on the upper glue film by coating, and a resist is further coated. Subsequently, the resist film is processed so as to match the wiring pattern, and the anti-reflection film, the upper layer of the Gnoray film, the wiring material film, and the lower glue film are etched using the processed resist film as a mask.
  • the anti-reflection film for example, a Si ⁇ N film is formed, and its thickness is, for example, about 30 nm.
  • a glue film 32, a wiring 33, and a knoll film 34 electrically connected to the W plug 31 and / or the upper electrode film 27 are formed, and the W film is formed.
  • a glue film 32r, a metal film 33r, and a glue film 34r are formed above 31r.
  • an interlayer insulating film 35 is formed on the entire surface, this is flattened by CMP.
  • the interlayer insulating film 35 for example, a silicon oxide film is formed.
  • a contact hole reaching the glue film 34 is formed in the interlayer insulating film 35 by using a patterning and etching technique.
  • a TiN film of, for example, 50 nm is formed as a glue film 36 in the contact hole, a W film is buried by, for example, a CVD method, and the W plug is formed by performing CMP and flattening.
  • a seal hole reaching the glue film 34r is formed around each individual capacitor region and around each capacitor block. Further, in parallel with the formation of the glue film 36 and the W plug 37, a glue film 36r and a W film 37r are formed in the seal holes. Note that a seal hole is not formed in a region where a wiring is formed.
  • an upper wiring and an interlayer insulating film are further formed.
  • TEOS acid A ferroelectric memory having a ferroelectric capacitor is completed by forming a cover film composed of a passivation film and a SiN film.
  • the wiring 33 connected to the upper electrode film 27 is connected to the plate line, and the wiring connected to the silicide layer 16 shared by the two MOS transistors 14 is formed. 33 is connected to the bit line.
  • the gate electrode 18 itself may be used as a word line, or the gate electrode 18 may be connected to the word line in the upper layer wiring.
  • the glue films 23r, 30r, 32r, 34r, and 36r and the W films 24r, 31r, 33r, and 37r are not connected to the elements formed on the semiconductor substrate 11, but are part of the seal ring. .
  • each ferroelectric capacitor 101 (corresponding to the ferroelectric capacitor 1 in FIG. 1) is surrounded.
  • a seal ring (first seal ring) 102 is formed.
  • a seal ring (second seal ring) 103 is formed so as to surround ten ferroelectric capacitors 101, and further, a ferroelectric substance is formed.
  • a seal ring (third seal ring) 104 is formed along the dicing line 110 so as to surround all the capacitors 101 and inside the dicing line 110.
  • the force provided with the triple seal ring for example, the seal ring 102 or 103 may not be provided.
  • the seal ring 103 corresponds to the first seal ring in the claims and the seal ring 104 corresponds to the second seal ring. Further, when the seal ring 103 is not provided, the seal ring 102 corresponds to the first seal ring in the claims, and corresponds to the seal ring 104 force second seal. Further, more multiple sealing rings may be provided.
  • the seal ring does not need to extend to a layer below the ferroelectric capacitor, but preferably extends to the element isolation region in order to obtain higher moisture resistance.
  • the material constituting the seal ring is not limited as long as it can prevent the diffusion of moisture, and for example, a metal material is preferably used.
  • the present invention it is possible to suppress infiltration of moisture into the ferroelectric capacitor from a film such as an interlayer insulating film existing around the ferroelectric capacitor. Therefore, deterioration of the performance of the ferroelectric capacitor can be suppressed.

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Abstract

　各強誘電体キャパシタ（１０１）を取り囲むようにしてシールリング（１０２）が形成されている。また、複数の強誘電体キャパシタ（１０１）を取り囲むようにしてシールリング（１０３）が形成されている。更に、強誘電体キャパシタ（１０１）のすべてを取り囲むようにして、かつダイシングライン（１１０）の内側にダイシングライン（１１０）に沿ってシールリング（１０４）が形成されている。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及び その製造方法に関する。
背景技術
[0002] 従来、メモリ等の半導体装置では、例えば特許文献 1 (特開 2000 - 277465号公 報）に記載されているように、ダイシングラインに沿ってシールリング（耐湿リング）が形 成されている。このようなシールリングは、外部からの水分の滲入を防止するために 形成されている。
[0003] し力 ながら、強誘電体キャパシタを備えたメモリである強誘電体メモリでは、このよ うなシールリングだけでは、吸湿による強誘電体キャパシタの劣化を十分に防止する ことが困難となっている。
[0004] 特許文献 1 :特開 2000 - 277465号公報
発明の開示
[0005] 本発明の目的は、吸湿に伴う強誘電体キャパシタの劣化をより抑制することができ る半導体装置及びその製造方法を提供することにある。
[0006] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明 の諸態様に想到した。
[0007] 本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成さ れた複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタのうちから選択さ れた 1個以上を取り囲む複数の第 1のシールリングと、が設けられている。
[0008] 本発明に係る半導体装置の製造方法では、半導体基板の上方に複数の強誘電体 キャパシタを形成した後、前記複数の強誘電体キャパシタのうちから選択された 1個 以上を取り囲む複数のシールリングを形成する。
図面の簡単な説明
[0009] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導 体装置）のメモリセルアレイの構成を示す回路図である。
[図 2A]図 2Aは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示 す断面図である。
[図 2B]図 2Bは、図 2Aに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2C]図 2Cは、図 2Bに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2D]図 2Dは、図 2Cに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2E]図 2Eは、図 2Dに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2F]図 2Fは、図 2Eに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2G]図 2Gは、図 2Fに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 3]図 3は、本発明の実施形態に係る強誘電体メモリにおける強誘電体キャパシタ と各シーノレリングとの関係、を示すレイァゥト図である。
発明を実施するための最良の形態
[0010] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図
1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置） のメモリセルアレイの構成を示す回路図である。
[0011] このメモリセルアレイには、一の方向に延びる複数本のビット線 3、並びにビット線 3 が延びる方向に対して垂直な方向に延びる複数本のワード線 4及びプレート線 5が 設けられている。また、これらのビット線 3、ワード線 4及びプレート線 5が構成する格 子と整合するようにして、複数個の強誘電体メモリのメモリセルがアレイ状に配置され ている。各メモリセルには、強誘電体キャパシタ 1及び MOSトランジスタ 2が設けられ ている。
[0012] MOSトランジスタ 2のゲートはワード線 4に接続されている。また、 MOSトランジスタ 2の一方のソース'ドレインはビット線 3に接続され、他方のソース'ドレインは強誘電 体キャパシタ 1の一方の電極に接続されている。そして、強誘電体キャパシタ 1の他 方の電極がプレート線 5に接続されている。なお、各ワード線 4及びプレート線 5は、 それらが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 2により共有され ている。同様に、各ビット線 3は、それが延びる方向と同一の方向に並ぶ複数個の M OSトランジスタ 2により共有されている。ワード線 4及びプレート線 5が延びる方向、ビ ット線 3が延びる方向は、夫々行方向、列方向とよばれることがある。
[0013] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
[0014] 次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について 説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造 方法と共に説明する。図 2A乃至図 2Gは、本発明の実施形態に係る強誘電体メモリ の製造方法を工程順に示す断面図である。また、図 3は、本発明の実施形態に係る 強誘電体メモリにおける強誘電体キャパシタと各シールリングとの関係を示すレイァ ゥト図である。
[0015] 先ず、図 2Aに示すように、シリコン基板等の半導体基板 11の表面に、例えば STI ( shallow trench isolation)により素子分離領域 12を形成する。次いで、素子分離領域 12により区画された素子活性領域にぉレ、て、半導体基板 11の表面にゥエル 13を形 成する。続いて、ゲート絶縁膜 17、ゲート電極 18、シリサイド層 19、ソース'ドレイン拡 散層 15、サイドウォール 20及びシリサイド層 16をゥエル 13の表面に形成することによ り、 MOSトランジスタ 14を形成する。この MOSトランジスタ 14力 図 1における MOS トランジスタ 2に相当する。なお、各 M〇Sトランジスタ 14には、 2個のソース'ドレイン 拡散層 15を形成するが、その一方は、 2個の M〇Sトランジスタ 14間で共有させる。
[0016] 次に、全面にシリコン酸窒化膜 21を、 M〇Sトランジスタ 14を覆うようにして形成し、 更に全面にシリコン酸化膜 22を、例えば有機 CVD法により形成する。シリコン酸窒 化膜 21は、シリコン酸化膜 22を形成する際のゲート絶縁膜 17等の水素劣化を防止 するために形成されている。
[0017] その後、図 2Bに示すように、各シリサイド層 16まで到達するコンタクトホールをシリ コン酸化膜 22及びシリコン酸窒化膜 21に形成することにより、プラグコンタクト部を開 口する。そして、コンタクトホール内に、グルー膜 23として、 50nmの TiN膜及び 30η mの Ti膜からなる積層膜を形成した後、例えば CVD法により W膜を坦め込み、 CMP (化学機械的研磨）を行って平坦化することにより、 Wプラグ 24を形成する。平坦ィ匕 終了後、 NHガスを用いたプラズマにて、シリコン酸化膜 22 (層間絶縁膜）の表面を
3
若干窒化する。
[0018] また、半導体基板 11の上方には、後に強誘電体キャパシタが形成される個別キヤ パシタ領域が複数存在するが、これらの個別キャパシタ領域を複数の群に区画して キャパシタブロックを定め、 Wプラグ 24用のコンタクトホールの形成と並行して、各個 別キャパシタ領域の周囲及び各キャパシタブロックの周囲において、素子分離領域 1 2まで到達するシール孔を形成する。更に、グルー膜 23及び Wプラグ 24の形成と並 行して、シール孔内にグルー膜 23r及び W膜 24rを形成する。なお、シール孔は、あ くまでも素子分離領域 12まで到達するようにして形成し、 MOSトランジスタ 14等が存 在する素子活性領域内には形成しなレ、。
[0019] 次いで、図 2Cに示すように、全面に下部電極膜 25、強誘電体膜 26及び上部電極 膜 27を順次形成する。下部電極膜 25の形成に当たっては、例えば、厚さが 10nmの Ti膜及び厚さが 150nmの Ir膜をスパッタ法により順次成膜する。強誘電体膜 26とし ては、例えば PZT膜を MOCVD法により形成することができ、その厚さは、例えば 12 Onmとする。上部電極膜 27の形成に当たっては、 IrO膜を成膜した後に、炉内での ァニールを行い、その後 Ir〇膜を成膜する。 IrO膜及び Ir〇膜は、例えばスパッタ
2 2
法により形成する。
[0020] IrO膜の成膜後に行うァニールは、 IrO膜の成膜による強誘電体膜 26の損傷を 回復するための回復ァニールである。この回復ァニールとしては、例えば 550°Cで〇 雰囲気の炉内ァニールを 60分間行う。
2
[0021] 続いて、パターユング及びエッチング技術を用いて、上部電極膜 27、強誘電体膜 2 6及び下部電極膜 25を加工することにより、上部電極膜 27を上部電極とし、下部電 極膜 25を下部電極とし、これらの間に強誘電体膜 26が挟まれたスタック構造の強誘 電体キャパシタを形成する。この強誘電体キャパシタカ 図 1における強誘電体キヤ パシタ 1に相当する。なお、この加工では、例えばプラズマ TEOS (tetraethyl orthosilicate)膜及び TiN膜の積層膜（図示せず）をハードマスクとして使用し、上部 電極膜 27、強誘電体膜 26及び下部電極膜 25を一括してエッチングする。
[0022] 次に、強誘電体キャパシタを覆うアルミナ保護膜 28を全面に形成する。アルミナ保 護膜 28は、例えば CVD法により形成し、その厚さは、例えば 5乃至 20nm、本実施 形態では 10nmとする。アルミナ保護膜 28のステップカバレッジは良好である。続い て、 550°Cで〇雰囲気の炉内ァニールを 60分間行うことにより、強誘電体膜 26に生
2
じたエッチングダメージを回復させる。
[0023] 次いで、図 2Dに示すように、全面に層間絶縁膜 29を成膜した後、これを CMPによ り平坦化する。層間絶縁膜 29としては、例えばシリコン酸化膜を成膜する。 CMP後 の残し膜厚は、例えば上部電極 27上で 400nmとする。
[0024] 続いて、図 2Eに示すように、パターユング及びエッチング技術を用いて、層間絶縁 膜 29及びアルミナ保護膜 28に、 2個の MOSトランジスタ 14により共有されたシリサイ ド層 16に接続された Wプラグ 24まで到達するコンタクトホールを形成する。次に、こ のコンタクトホール内にグルー膜 30として、例えば 50nmの TiN膜を形成した後、例 えば CVD法により W膜を坦め込み、 CMPを行って平坦化することにより、 Wプラグ 3 1を形成する。その後、例えば 350°Cで Nプラズマに層間絶縁膜 29及び Wプラグ 31
2
の表面を晒す。このプラズマ処理の時間は、例えば 120秒間である。
[0025] また、 Wプラグ 31用のコンタクトホールの形成と並行して、各個別キャパシタ領域の 周囲及び各キャパシタブロックの周囲において、 W膜 24r又はシリコン酸化膜 22まで 到達するシール孔を形成する。更に、グルー膜 30及び Wプラグ 31の形成と並行して 、シール孔内にグルー膜 30r及び W膜 3 lrを形成する。なお、シール孔は、配線が 形成される領域内には形成しなレ、。
[0026] 次いで、全面に W酸化防止膜（図示せず）を形成する。 W酸化防止膜としては、例 えば Si〇N膜を使用することができ、その厚さは例えば lOOnm程度とする。そして、 パターユング及びエッチング技術を用いて、図 2Fに示すように、 W酸化防止膜及び 層間絶縁膜 29に、上部電極膜 27まで到達するコンタクトホールと、下部電極膜 25ま で到達するコンタクトホール（図示せず）とを形成する。続いて、層間絶縁膜 29の堆 積時の水素による損傷及びエッチングによる損傷を回復させるためのァニールを施 す。このァニールは、例えば 550°Cで O雰囲気の炉内ァニールとしてもよぐその時
2
間は例えば 60分間である。このァニールの後、 W酸化防止膜をエッチバックにより除 去する。
[0027] 次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜とし ては、例えば厚さが 70nmの TiN膜と 5nmの Ti膜との積層膜を形成し、配線材料膜 としては、例えば厚さ力 OOnmの Al—Cu合金膜を形成し、上層のグルー膜としては 、例えば厚さが 30nmの TiN膜と 60nmの Ti膜との積層膜を形成する。
[0028] 次いで、上層のグルー膜上に反射防止膜（図示せず）を塗布により形成し、更にレ ジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工 後のレジスト膜をマスクとして、反射防止膜、上層のグノレー膜、配線材料膜及び下層 のグルー膜をエッチングする。反射防止膜としては、例えば Si〇N膜を形成し、その 厚さは例えば 30nm程度とする。このようなエッチングにより、図 2Fに示すように、 W プラグ 31及び/又は上部電極膜 27に電気的に接続されるグルー膜 32、配線 33及 びグノレ一膜 34が形成されると共に、 W膜 31rの上方にグルー膜 32r、金属膜 33r及 びグルー膜 34rが形成される。
[0029] その後、図 2Gに示すように、全面に層間絶縁膜 35を成膜した後、これを CMPによ り平坦化する。層間絶縁膜 35としては、例えばシリコン酸化膜を成膜する。続いて、 パターニング及びエッチング技術を用いて、層間絶縁膜 35に、グルー膜 34まで到達 するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜 36として、 例えば 50nmの TiN膜を形成した後、例えば CVD法により W膜を埋め込み、 CMP を行って平坦ィ匕することにより、 Wプラグ 37を形成する。
[0030] また、 Wプラグ 37用のコンタクトホールの形成と並行して、各個別キャパシタ領域の 周囲及び各キャパシタブロックの周囲におレ、て、グルー膜 34rまで到達するシール孔 を形成する。更に、グルー膜 36及び Wプラグ 37の形成と並行して、シール孔内にグ ルー膜 36r及び W膜 37rを形成する。なお、シール孔は、配線が形成される領域内 には形成しない。
[0031] その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えば TEOS酸 化膜及び SiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体 メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜 27に接 続された配線 33がプレート線に接続されるようにし、 2個の MOSトランジスタ 14により 共有されたシリサイド層 16に接続された配線 33がビット線に接続されるようにする。 ゲート電極 18については、それ自体をワード線としてもよぐまた、上層配線において 、ゲート電極 18がワード線に接続されるようにしてもよい。
[0032] また、グルー膜 23r、 30r、 32r、 34r及び 36r並びに W膜 24r、 31r、 33r及び 37rは 、半導体基板 11上に形成された素子には接続せず、シールリングの一部とする。
[0033] このようにして製造された本実施形態に係る強誘電体メモリでは、図 3に示すように 、各強誘電体キャパシタ 101 (図 1中の強誘電体キャパシタ 1に相当する）を取り囲む ようにしてシールリング（第 1のシールリング） 102が形成され、例えば 10個の強誘電 体キャパシタ 101を取り囲むようにしてシールリング（第 2のシールリング） 103が形成 され、更に、強誘電体キャパシタ 101のすベてを取り囲むようにして、かつダイシング ライン 110の内側にダイシングライン 110に沿つてシールリング（第 3のシールリング） 104が形成されている。
[0034] 従って、シールリング 104によって、外部からの吸湿が抑制されると共に、シールリ ング 102及び 103によって、内部の層間絶縁膜から放出される水分の強誘電体キヤ パシタ 101までの拡散も抑制される。この結果、吸湿による強誘電体キャパシタ 101 の劣化が抑制される。
[0035] また、このような強誘電体メモリを製造するに当たっては、従来の強誘電体キャパシ タを製造する際に用いるレチクル等のパターンを変更すればよぐ特に工程数を増加 させる必要はない。
[0036] 従来の構造では、層間絶縁膜からの放出される水分による強誘電体キャパシタの 劣化を抑制するためには、層間絶縁膜に含まれる水分を低減する必要がある。しか し、水分を低減するために有効な高パワーでの成膜を行うと、既に形成されている強 誘電体キャパシタに損傷が生じてしまう。これに対し、本実施形態では、層間絶縁膜 中の水分を従来ほど下げなくとも、強誘電体キャパシタの劣化を抑制することができ るため、上述のような損傷の発生を回避することが可能である。 [0037] なお、上述の実施形態では、 3重のシールリングが設けられている力 例えばシー ルリング 102又は 103が設けられていなくてもよレ、。シールリング 102が設けられてい ない場合、シールリング 103力 請求の範囲における第 1のシールリングに相当し、シ ールリング 104力 第 2のシールリングに相当する。また、シールリング 103が設けら れていない場合、シールリング 102力 請求の範囲における第 1のシールリングに相 当し、シールリング 104力 第 2のシールリングに相当する。また、より多重のシールリ ングが設けられていてもよい。
[0038] また、シールリングは、強誘電体キャパシタよりも下層まで延びている必要はないが 、より高い耐湿性を得るためには、素子分離領域まで延びていることが好ましい。
[0039] 更に、シールリングを構成する材料は、水分の拡散を防止できるものであれば限定 されず、例えば金属材料を用いることが好ましい。
産業上の利用可能性
[0040] 以上詳述したように、本発明によれば、強誘電体キャパシタの周囲に存在する層間 絶縁膜等の膜中からの水分の強誘電体キャパシタへの滲入を抑制することができる 。従って、強誘電体キャパシタの性能の劣化を抑制することができる。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の上方に形成された複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタのうちから選択された 1個以上を取り囲む複数の第 1のシールリングと、
を有することを特徴とする半導体装置。
[2] 複数の前記第 1のシールリングのうちから選択された 2個以上を取り囲む第 2のシー ルリングを有することを特徴とする請求項 1に記載の半導体装置。
[3] 前記第 2のシールリングは、ダイシングラインに沿って形成されていることを特徴とす る請求項 2に記載の半導体装置。
[4] 複数の前記第 1のシールリングのうちから選択された 2個以上を取り囲む複数の第 2 のシーノレリングと、
前記複数個の強誘電体キャパシタのすベてを取り囲むと共に、前記第 2のシールリ ングのすベてを取り囲む第 3のシールリングを有することを特徴とする請求項 1に記載 の半導体装置。
[5] 前記第 3のシールリングは、ダイシングラインに沿って形成されていることを特徴とす る請求項 4に記載の半導体装置。
[6] 前記第 1のシールリングは、前記強誘電体キャパシタと同じ層及びその上層に形成 された金属膜を有することを特徴とする請求項 1に記載の半導体装置。
[7] 前記第 1のシールリングは、前記強誘電体キャパシタより下層に形成された金属膜 を更に有することを特徴とする請求項 6に記載の半導体装置。
[8] 複数の配線層を有し、
前記第 1のシールリングは、前記複数の配線層のうちで最も上層に位置するものと 同じ高さまで延びていることを特徴とする請求項 1に記載の半導体装置。
[9] 前記第 2のシールリングは、前記強誘電体キャパシタと同じ層及びその上層に形成 された金属膜を有することを特徴とする請求項 2に記載の半導体装置。
[10] 前記第 2のシールリングは、前記強誘電体キャパシタより下層に形成された金属膜 を更に有することを特徴とする請求項 9に記載の半導体装置。
[11] 複数の配線層を有し、
前記第 2のシールリングは、前記複数の配線層のうちで最も上層に位置するものと 同じ高さまで延びていることを特徴とする請求項 2に記載の半導体装置。
[12] 前記第 3のシールリングは、前記強誘電体キャパシタと同じ層及びその上層に形成 された金属膜を有することを特徴とする請求項 4に記載の半導体装置。
[13] 前記第 3のシールリングは、前記強誘電体キャパシタより下層に形成された金属膜 を更に有することを特徴とする請求項 12に記載の半導体装置。
[14] 複数の配線層を有し、
前記第 3のシールリングは、前記複数の配線層のうちで最も上層に位置するものと 同じ高さまで延びていることを特徴とする請求項 4に記載の半導体装置。
[15] 半導体基板の上方に複数の強誘電体キャパシタを形成する工程と、
前記複数の強誘電体キャパシタのうちから選択された 1個以上を取り囲む複数の第 1のシールリングを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
[16] 前記第 1のシールリングを形成する工程において、
複数の前記第 1のシールリングのうちから選択された 2個以上を取り囲む第 2のシー ノレリングを、前記第 1のシールリングと並行して形成することを特徴とする請求項 15に 記載の半導体装置の製造方法。
[17] 前記第 1のシールリングを形成する工程において、
複数の前記第 1のシールリングのうちから選択された 2個以上を取り囲む複数の第 2 のシールリングと、前記複数個の強誘電体キャパシタのすベてを取り囲むと共に、前 記第 2のシールリングのすべてを取り囲む第 3のシールリングと、を、前記第 1のシー ルリングと並行して形成することを特徴とする請求項 15に記載の半導体装置の製造 方法。
[18] 前記第 1のシールリングを形成する工程は、前記強誘電体キャパシタと同じ層及び その上層に、複数の金属膜を形成する工程を有することを特徴とする請求項 15に記 載の半導体装置の製造方法。
[19] 複数の配線層を形成する工程を有し、 前記第 1のシールリングを、前記複数の配線層のうちで最も上層に位置するものと 同じ高さまで延ばすことを特徴とする請求項 15に記載の半導体装置の製造方法。 前記強誘電体キャパシタを形成する工程の前に、
前記半導体基板の上方に、前記第 1のシールリングの少なくとも一部と接続される 金属膜を形成する工程を有することを特徴とする請求項 15に記載の半導体装置の 製造方法。
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