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JP2003197878A - メモリ半導体装置およびその製造方法 - Google Patents

メモリ半導体装置およびその製造方法

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Publication number
JP2003197878A
JP2003197878A JP2002269371A JP2002269371A JP2003197878A JP 2003197878 A JP2003197878 A JP 2003197878A JP 2002269371 A JP2002269371 A JP 2002269371A JP 2002269371 A JP2002269371 A JP 2002269371A JP 2003197878 A JP2003197878 A JP 2003197878A
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JP
Japan
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insulating film
film
forming
semiconductor device
memory semiconductor
Prior art date
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Pending
Application number
JP2002269371A
Other languages
English (en)
Inventor
Yoshiharu Otani
美晴 大谷
Jun Tanaka
順 田中
Kazufumi Suenaga
和史 末永
Kiyoshi Ogata
潔 尾形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US10/268,709 priority patent/US6867446B2/en
Priority to KR10-2002-0062744A priority patent/KR100477287B1/ko
Publication of JP2003197878A publication Critical patent/JP2003197878A/ja
Priority to US10/861,500 priority patent/US6897503B2/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】高誘電率を有する誘電体材料または強誘電性材
料の薄膜を用いたメモリ半導体装置の素子の層間絶縁膜
やパッシベーション膜に含まれる水素や水およびこれら
膜の応力が原因となる上記薄膜の劣化を防止する。 【解決手段】誘電体膜または強誘電体膜からなるキャパ
シタ層の上部に形成される配線層との間の層間絶縁膜あ
るいは配線層を覆う絶縁膜として、有機膜で形成された
第一の絶縁膜を下層に、ハードマスク材からなる第二の
絶縁膜を上層に配置した積層膜を用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，メモリ半導体装置
およびその製造方法に係り、特に、容量絶縁膜として高
誘電率を有する誘電体材料または強誘電性材料の薄膜を
用いた不揮発性や大容量のメモリ半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】強誘電体膜は，自発分極や高誘電率特性
などの特徴を有し、強誘電体の分極と電界との間にヒス
テリシス特性があるため、不揮発性メモリとして強誘電
体膜を用いた半導体装置の研究開発がなされている。ま
た、強誘電体膜はシリコン酸化膜に比べて誘電率が非常
に大きいので、容量絶縁膜として使用することによりメ
モリセル面積を小さくすることができるため、大容量高
集積のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）に使用することが可能である。
【０００３】強誘電体膜を用いた半導体素子は、通常Ｍ
ＯＳトランジスタ上に強誘電体膜のキャパシタ層を形成
したのち、更に上部配線層、絶縁層、パッシベーション
層を形成して構成されるのが一般的である。
【０００４】強誘電体膜は、金属酸化物の焼結体からな
り、反応性に富む酸素を多く含んでいる。このような強
誘電体膜を容量絶縁膜に用いてキャパシタを形成した従
来技術によるメモリ半導体装置は、容量絶縁膜の上部電
極と下部電極とに白金を主成分とするような酸化反応に
対して安定な貴金属電極を形成してキャパシタを形成す
る。そして、更にキャパシタを形成後、層間絶縁膜や素
子形成後の最表面にパッシベーション膜を形成して構成
されている。
【０００５】上記した強誘電体膜に関する構造として、
特許文献１〜３に記載されている。
【０００６】
【特許文献１】特開平７−２７３２９７号公報
【特許文献２】特開平１１−１２６８８３号公報
【特許文献３】特開２０００−１６４８１７号公報
【０００７】
【発明が解決しようとする課題】前述した従来技術によ
るメモリ半導体装置は、層間絶縁膜、パッシベーション
膜として、窒化シリコンや酸化シリコンが用いられてい
る。通常、層間絶縁膜やパッシベーション膜はＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法で形成されるため、その膜中に原料ガスから発生
する水素が取り込まれていることが多い。また、窒化シ
リコンは水の侵入を防止することができるが水素に対す
るバリア性は有していない。
【０００８】一方、水素雰囲気中で強誘電体膜をアニー
ルするとその分極特性が劣化することが知られている。
この劣化は上下部の電極である白金が水素と作用して還
元触媒として働き、強誘電体膜を還元するためであると
推測される。
【０００９】強誘電体膜は還元されやすい性質があるに
も係わらず、前述した従来技術によるメモリ半導体装置
は素子の層間絶縁膜やパッシベーション膜に水素を含む
材料を使用しているため、強誘電体素子の電気的な特性
を劣化させるという問題点を有している。
【００１０】また、強誘電体膜は圧電特性を有している
ため圧電素子に用いられていることが知られており、素
子の内部応力にも敏感であって、これもまた強誘電体素
子の電気的特性を劣化させる要因となっている。このた
め、メモリ半導体装置に使用する絶縁膜やパッシベーシ
ョン膜は水素を含まない材料で形成すること及び応力を
低減した膜であることが重要である。
【００１１】本発明の目的は、前述の考察に基づき、容
量絶縁膜に高誘電率を有する誘電体材料または強誘電体
膜を用いたメモリ半導体装置において、素子の層間絶縁
膜やパッシベーション膜に含まれる水素や水およびこれ
ら膜の応力が原因となる高誘電率を有する誘電体材料ま
たは強誘電体膜の劣化を防止し、信頼性の高いメモリ半
導体装置及びその形成方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば前記目的
は、容量絶縁膜として高誘電率を有する誘電体材料また
は強誘電性材料の薄膜を用いたキャパシタを有するメモ
リ半導体装置において，前記キャパシタ層とその上部に
形成される配線層との間の層間絶縁膜あるいは，前記配
線層を覆う絶縁膜が有機膜で形成された第一の絶縁膜を
下層に、ハードマスク材で形成された第二の絶縁膜を上
層に積層した積層膜からなることにより達成される。
【００１３】そして、前述のハードマスク材は水素遮蔽
性の高い膜であり、高誘電率を有する誘電体材料または
強誘電体膜への水素の侵入を化学的に防止する。また、
このハードマスク材はＴｉＯ２、ＳｉＯ２、ＡＬ
２Ｏ３、ＣｒＯ２、ＴｉＮ、Ｔａ２Ｏ５、チタン酸ジル
コン酸鉛、チタン酸バリウムストロンチウム、タンタル
酸ニオブストロンチウムビスマス、ＳｒＢｉ２Ｔａ２Ｏ
９、ＺｒＯ２、ＺｒＳｉＯ４、ＨｆＯ２、Ｙ２Ｏ３、Ｂ
ａＴｉＯ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、ＰｒＯ２のうち
の少なくとも一つを含み、強誘電体膜への水素の侵入を
物理的あるいは化学的に防止する。
【００１４】本発明によるメモリ半導体装置は、容量絶
縁膜として高誘電率を有する誘電体材料または強誘電性
材料の薄膜を用いた素子であり、不揮発性半導体メモリ
や大容量のＤＲＡＭなどに適用して好適である。
【００１５】前述の容量絶縁膜材料としては、チタン酸
ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、略称：ＰＺ
Ｔ）、チタン酸バリウムストロンチウム（（Ｂａ，Ｓ
ｒ）ＴｉＯ３、略称：ＢＳＴ）、タンタル酸ニオブスト
ロンチウムビスマス（ＳｒＢｉ２（Ｎｂ，Ｔａ）
２Ｏ９、略称：Ｙ１系）、ＳｒＢｉ２Ｔａ２Ｏ９、Ｔａ
２Ｏ５などを使用することができる。これらの材料は良
く知られた化学蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、ゾルゲル法、スパッタリン
グ法等を用いて成膜される。
【００１６】本発明は、キャパシタ膜形成後にその上部
に形成される絶縁膜や配線層を含めて素子全体を覆うパ
ッシベーション膜として、有機膜で形成された第一の絶
縁膜を下層に、ハードマスク材で形成された第二の絶縁
膜を上層に配置した積層膜を用いる。
【００１７】有機膜は無機材料に比べて疎水性であるた
め水の吸着が少なく、またその形成温度や内部応力を低
くすることができる。更には、塗布法により形成するこ
とができるため、従来のプラズマＣＶＤ法による層間膜
形成時のような容量絶縁膜に対するプラズマダメージを
受けることがない。
【００１８】また、本発明はハードマスク材として、例
えば、酸化物のような水素との反応性が高い膜としてい
るため、この膜が還元されて水素を吸着することにより
キャパシタに到達する水素量を低減することができる。
【００１９】これらにより、強誘電体膜の熱劣化、応力
劣化、水素や水による還元劣化およびプラズマダメージ
を低減することができ、パッケージ品としての性能を長
期に亘って維持することができる。
【００２０】
【発明の実施の形態】先ず、有機膜と無機膜との水の吸
着量について説明する。図１に、ポリアリーレン系有機
膜Ａ、ポリアリーレンエーテル系有機膜Ｂからの水の脱
離量を示した。縦軸はウエハを含む試料１ｇあたりの水
分子数である。また、比較として一般的な無機絶縁膜で
あるｐ-ＴＥＯＳからの水の脱離量も併記した。水の脱
離量は昇温脱離ガス分析装置（電子科学製、ＥＭＤ-Ｗ
Ａ１０００Ｓ）を用い、各膜を成膜したベアＳｉウエハ
を１ｃｍ×１ｃｍに切り出した後、室温から６００℃ま
で１℃／秒で昇温させて、そのとき発生するｍ／ｚ＝１
８の成分の発生量を測定することにより求めた。
【００２１】ポリアリーレン系有機膜Ａは、その前駆体
溶液を良く知られた方法であるスピンナーを用いてＳｉ
ウエハ上に塗布した後、１８０℃、３２０℃のホットプ
レート上で順次各１分間の加熱処理を行い、さらに窒素
気流中で４００℃のファーネスで３０分間加熱硬化させ
て形成した。このとき膜厚は４００ｎｍであった。
【００２２】ポリアリーレンエーテル系有機膜Ｂは、そ
の前駆体溶液をＳｉウエハ上にスピン塗布した後、１５
０℃、２００℃、２５０℃のホットプレート上で順次各
１分間の加熱処理を施し、その塗布膜を窒素雰囲気中で
４００℃のファーネスで３０分間加熱硬化させて形成し
た。このとき膜厚は４００ｎｍであった。
【００２３】また、比較例として用いたｐ-ＴＥＯＳ
は、プラズマＣＶＤ法によりＴＥＯＳ（ＴｅｔｒａＥｔ
ｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）プラズマから形成
した。このときの形成温度は４５０℃、膜厚は４００ｎ
ｍであった。
【００２４】その結果、図１に示す通り、有機膜は無機
膜に比べて水の吸着量が１／６以下と少なく、無機膜よ
りも絶縁膜に含まれる水分による強誘電体膜の還元劣化
を抑止できることがわかる。
【００２５】以下、本発明によるメモリ半導体装置及び
その製造方法の実施形態を図面により詳細に説明する。
図２は本発明の一実施形態によるメモリ半導体素子の構
成例を説明する断面図である。図２において、１は半導
体基板、２は層間絶縁層、３は下部電極、４は容量絶縁
膜（強誘電体層）、５は上部電極、６は第一の絶縁膜、
７は第二の絶縁膜、８は上部配線層、９は第一の表面保
護膜、１０は第二の表面保護膜である。以下に説明する
本発明の一実施形態によるメモリ半導体装置は不揮発性
強誘電体メモリ装置を例としている。
【００２６】図２に示すメモリ装置は次のように形成さ
れる。即ち、トランジスタを形成した半導体基板１の上
部の層間絶縁層２上に、下部電極３と容量絶縁膜（強誘
電体層）４と上部電極５とからなるキャパシタを形成し
た後、これを覆うように有機膜による第一の絶縁膜６と
ハードマスク材で形成された第二の絶縁膜７とからなる
積層膜を形成する。その後、これらの絶縁膜６、７に開
口部を形成して、上部配線層８を形成する。そして、メ
モリ装置はメモリ領域全体を覆う有機膜による第一の表
面保護膜９とハードマスク材で形成された第二の表面保
護膜１０とからなる積層膜により保護されている。
【００２７】前述において、第一の絶縁膜６と第二の絶
縁膜７とからなる積層膜は層間絶縁膜を構成するもので
あり、また、第一の表面保護膜９と第二の表面保護膜１
０とからなる積層膜は配線層を覆う絶縁膜である。そし
て、第一の絶縁膜６と第一の表面保護膜９とはいずれも
有機材からなる絶縁膜である。また、第二の絶縁膜７と
第二の表面保護膜１０とはいずれもハードマスク材から
なる絶縁膜であり、少なくとも図８のメモリ部（メモリ
セルアレイ領域）に存在する。
【００２８】前述したような構造を有する本発明の実施
形態によるメモリ半導体装置に用いられる第一の絶縁膜
６、第一の表面保護膜９としての有機膜は、半導体装置
の製造工程でよく用いられているポリイミド、ポリアリ
ーレン、ポリアリーレンエーテル、ベンゾシクロブテン
などが好適である。
【００２９】これらの材料は溶液状態でスピンナを用い
た回転塗布、浸漬、印刷などの手段により半導体素子上
へ塗布されて膜形成される。塗布される膜厚は塗布手
段、溶液の固形分濃度、粘度などによって調節すること
ができる。また、これらの材料は耐熱性が高いので、半
導体プロセスの温度を高くしても膜が劣化することが少
ない。
【００３０】また、これらの有機系材料は上記した方法
を用いることによって比誘電率が４．０未満を安定して
実現することが出来る。従って、第二の絶縁膜として比
誘電率の大きいハードマスク材（無機系材料）を用いて
も、積層膜全体としての比誘電率を従来用いられている
無機系絶縁膜の比誘電率（４．０以上）以下にとどめる
ことが可能となる。これによって、積層絶縁膜の比誘電
率が大きくなることによる信号伝搬時間の遅延増大を防
ぐことが可能である。尚、比誘電率が４．０以上では信
号伝搬遅延時間特性の観点から得策でないことは言うま
でもない。
【００３１】さらに、これらの有機系材料は膜応力が概
ね数１０ＭＰａであるが、一方、従来のＣＶＤ法により
形成する無機系絶縁膜は膜応力が数１００ＭＰａであ
る。すなわち、有機膜を用いることで、従来の積層構造
に比べて積層の伴う応力負荷を１／１０以下に抑えるこ
とが可能であり、さらに、有機系材料は膜形成温度も低
いため熱負荷も小さいことから、熱応力も低減できる。
従って、積層構造からなるキャパシタを備えたメモリ半
導体装置の応力に起因した劣化を防ぐことができる。
【００３２】これらの有機膜、例えば、第一の絶縁膜６
は次のような工程でパターンの形成を行うことが可能で
ある。すなわち、まず、前駆体溶液を塗布して第一の絶
縁膜６を形成し、第一の絶縁膜上にハードマスク材から
なる第二の膜７を形成する。次に、第二の絶縁膜７上に
開口形成用レジストパターンを形成し、このレジストパ
ターンをマスクとして第二の絶縁膜に開口を形成したの
ち、前記レジストと前記第二の絶縁膜７をマスクとし
て、酸素を主成分とするプラズマガスを用いたドライエ
ッチング法を用いて前記第一の絶縁膜に開口を形成す
る。このとき、前記レジストも除去される。第一の表面
保護膜９も前述と同様に形成することができる。
【００３３】有機膜を形成する際の処理方法としてはホ
ットプレートによる加熱が望ましい。ホットプレートを
使用することでオーブン炉や拡散炉などの炉体を使用す
る場合に比較して、加熱処理時間を短くして成膜するこ
とができる。これにより、強誘電体膜への熱履歴を低減
することが可能である。
【００３４】本発明で用いられるハードマスク材からな
る第二の絶縁膜７、第二の表面保護膜１０としては、例
えば、ＴｉＯ２、ＳｉＯ２、ＡＬ２Ｏ３、ＣｒＯ２、Ｔ
ｉＮ、Ｔａ２Ｏ５、チタン酸ジルコン酸鉛（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ３、略称：ＰＺＴ）、チタン酸バリウムス
トロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ３、略称:ＢＳ
Ｔ）、タンタル酸ニオブストロンチウムビスマス（Ｓｒ
Ｂｉ２（Ｎｂ，Ｔａ）２Ｏ ９、略称:Ｙ１系）、ＳｒＢ
ｉ２Ｔａ２Ｏ９,ＺｒＯ２、ＺｒＳｉＯ４、ＨｆＯ２、
Ｙ２Ｏ３、ＢａＴｉＯ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｐ
ｒＯ２などを使用することができる。これらの材料は化
学蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法、ゾルゲル法、スパッタリング法を用いて
成膜することができる。
【００３５】前述のハードマスク材からなる第二の絶縁
膜７、第二の表面保護膜１０を構成する材料は例えば、
酸化膜のような水素との反応性が高い膜であり、存在す
る水素を積極的に膜内に取り込むことで、化学的に水素
のキャパシタへの侵入を防止する。また、製造過程にお
いて第一の絶縁膜６、第一の表面保護膜９に含まれてい
る水素は、前述した水の吸着量測定と同様の方法で測定
したところ初期：１０ １６オーダであったが、ハードマ
スク材との反応により消費され、初期の１／１０程度に
低減する。その結果、強誘電体膜への水素の侵入を化学
的に防止し、強誘電体膜を還元して劣化させることを防
止することができる。
【００３６】前述したような不揮発性強誘電体メモリ装
置は樹脂パッケージ、ＣＳＰ（チップサイズパッケージ
またはチップスケールパッケージ）などのパッケージ実
装やベアチップ実装、ＩＣカード実装などによりパッケ
ージングされて民生機器分野に用いられる。また、最表
面パッシベーション膜として前述の積層膜をもちいるこ
とによって、樹脂パッケージからの水素や水に対する遮
蔽効果が期待でき、封止型半導体装置においても高信頼
性が得られる。
【００３７】以下に、具体的な実施例をあげ、添付図面
を参照して本発明を詳細に説明する。 実施例１ 図３の工程図を用いて、実施例を説明する。トランジス
タを形成した半導体基板１とその上部の層間絶縁層２、
下部電極３と容量絶縁膜（強誘電体層）４と上部電極５
とからなるキャパシタ層を形成した半導体ウエハを用意
する（工程ａ）。
【００３８】このウェハ上に、有機絶縁膜材料ＳｉＬＫ
ＴＭ（Ｄｏｗ Ｃｈｅｍｉｃａｌ製）を良く知られた方
法であるスピンナーを用いて塗布する。その後、１８０
℃、３２０℃のホットプレート上で順次各１分間の加熱
処理を行い、さらに窒素気流中で４３０℃のホットプレ
ート上で１０分間加熱硬化させて、第１の絶縁膜（膜厚
４００ｎｍ）６を形成する。次に、第１の絶縁膜上に常
温でリアクティブスパッタリング法により第２の絶縁膜
７としてＴｉＯ２膜（膜厚５０ｎｍ）を蒸着する（工程
ｂ）。
【００３９】次に、第２の絶縁膜（７）上に東京応化工
業（株）製のポジ型フォトレジストＯＦＰＲ８００をス
ピン塗布して、ホットプレート加熱装置を用いて９０℃
で１分間加熱する。次いで、フォトマスクを用いて露光
し、ポジレジスト用のアルカリ水溶液現像液で露光部を
現像したのち、第２の絶縁膜７を露出する開口部を形成
する。次いで、ホットプレート加熱装置を用いて、１６
０℃で１分間加熱する。
【００４０】次に、Ｃｌ２／Ｃ２Ｆ６／Ａｒの混合ガス
を用いてレジストパターンをマスクとして第２の絶縁膜
７をパターニングする。その後、続けてレジストパター
ンと第２の絶縁膜７とをマスクとして、Ｏ２プラズマガ
スを用いて第１の絶縁膜６に開口を形成する。この時、
同時にレジストパターンが除去されるが、第２の絶縁膜
が腐食されることはない（工程ｃ）。
【００４１】次に、Ａｌによる上部配線層８を形成した
後、その上に形成したレジストパターンをマスクにして
エッチングを行い、Ａｌ配線パターンを形成する（工程
ｄ）。
【００４２】次に、日立化成工業（株）製の製品名ＰＩ
Ｑ３２００７Ｈのポリイミド溶液をスピン塗布し、ホッ
トプレート加熱装置を用いて窒素雰囲気中で１４０℃、
１分間加熱を行い、さらに、２３０℃、４分間、３５０
℃、８分間の加熱を施すことによりポリイミド前駆体を
イミド化して、配線層全面を覆う第１の表面保護膜９を
形成する。このとき、第１の表面保護膜の厚さは１２０
０ｎｍである。
【００４３】次に、第１の表面保護膜９上にチタン酸ジ
ルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ ３、略称：ＰＺＴ）
をゾルゲル法により形成した。すなわち、出発ＰＺＴ溶
液を良く知られた方法であるスピンナーを用いてスピン
塗布した後、１５０℃、４００℃のホットプレート上で
順次各３分間の加熱を行って第２の表面保護膜１０を形
成する。このとき第２の表面保護膜１０の厚さは２００
ｎｍである（工程ｅ）。
【００４４】図示していないが、第２の表面保護膜１０
上に東京応化工業（株）製のポジ型フォトレジストＯＦ
ＰＲ８００をスピン塗布した後、ホットプレート加熱装
置を用いて９０℃で１分間の加熱を行う。次いで、フォ
トマスクを用いて露光した後、ポジレジスト用のアルカ
リ水溶液現像液で露光部を現像し、第２の表面保護膜１
０を露出する開口部を形成した。次いで、ホットプレー
ト加熱装置を用いて１６０℃で１分間加熱した。
【００４５】次に、Ｃｌ２／Ｃ２Ｆ６／Ａｒの混合ガス
を用いてレジストパターンをマスクとして第２の表面保
護膜１０をパターニングする。続いて、レジストパター
ンと第２の表面保護膜１０をマスクとしてＯ２プラズマ
ガスを用いて第１の表面保護膜９に素子のパッド部分を
開口させて、外部と導通の取れるようにする。このと
き、同時にレジストは除去される。
【００４６】前述の工程を実施することにより、強誘電
体膜を用いたキャパシタ層とその上部に形成される配線
層との間の層間絶縁膜あるいは配線層を覆う絶縁膜に有
機膜とハードマスク材との積層膜を用いた不揮発性強誘
電体メモリ装置を得ることができた。
【００４７】前述したメモリ装置を１５０℃で加熱しな
がら強誘電体の電気特性のひとつであるリテンション特
性を計測した。その結果、キャパシタ層での保持電荷
は、加熱時間１００時間においても初期状態に比較して
高々１／３程度の低下に抑えることが出来、約５μＣ／
ｃｍ２の値を保持していた。上記した加速試験の結果か
ら、強誘電体メモリ装置として通常の使用環境では１０
年以上の特性を保証することが可能な高信頼メモリ装置
を得ることができた。
【００４８】実施例２ 強誘電体膜を用いたキャパシタ層とその上部に形成され
る配線層との間の層間絶縁膜に有機膜とハードマスク材
との積層膜を用いたメモリ半導体装置の断面図の一例を
図４に示す。
【００４９】実施例１で用いたものと同様の半導体ウェ
ハ上に有機絶縁膜材料ＦＬＡＲＥＴ Ｍ（Ｈｏｎｅｙｗｅ
ｌｌ製）をスピン塗布した後、例えば１５０℃、２００
℃、２５０℃のホットプレート上で順次各１分間の加熱
処理を施し、その塗布膜を窒素雰囲気中で４２５℃のホ
ットプレート上で１０分間加熱硬化させて第１の絶縁膜
６を形成する。このとき、第１の絶縁膜６の厚さは５０
０ｎｍである。
【００５０】次に、第１の絶縁膜６上にチタン酸ジルコ
ン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、略称：ＰＺＴ）をゾ
ルゲル法により形成する。すなわち、出発ＰＺＴ溶液を
良く知られた方法であるスピンナーを用いてスピン塗布
し、１５０℃、４００℃のホットプレート上で順次各３
分間の加熱を行う。このときＰＺＴからなる第２の絶縁
膜７の厚さは１００ｎｍである。
【００５１】次に、第２の絶縁膜７上にポジ型フォトレ
ジストＴＤＵＲ−Ｐ０３６（東京応化工業（株）製）を
スピン塗布して８０℃のホットプレート上で１．５分間
加熱した後、既知のＫｒＦレーザーステッパによる露
光、ＰＥＢ・ＮＭＤ−３（東京応化工業（株）製）によ
る現像を行い、レジストパターンを形成する。
【００５２】次に、一般的なドライエッチング装置、例
えばＵｎｉｔｙ２８５ＤＬを用いて、また、エッチング
ガスとしてＣｌ２／Ｃ２Ｆ６／Ａｒの混合ガスを用いて
レジストパターンをマスクとして、第２の絶縁膜７をパ
ターニングする。
【００５３】そして、レジストパターンとパターニング
された第２の絶縁膜７をマスクとして、Ｏ２プラズマガ
スを用いて第１の絶縁膜６に開口を形成する。この時、
同時にレジストパターンがエッチングされてなくなる
が、第２の絶縁膜７はＯ２プラズマガスによって腐食さ
れることはない。
【００５４】次に、上部のＡｌ配線層を形成し、さら
に、レジストをマスクにエッチングすることによってＡ
ｌ配線パターンによる上部配線層８を形成する。
【００５５】そして、上記した上部配線層８を含む素子
部を覆う耐湿保護膜１１として、基板温度３００℃、Ｓ
ｉＨ３、ＮＨ３、Ｎ２Ｏを原料ガスとする平行平板を用
いたプラズマＣＶＤ法によって膜厚１０００ｎｍのＳｉ
ＯＮ膜を形成する。尚、このとき、素子のパッド部分を
開口して外部と導通の取れるようにする。
【００５６】前述の工程を実施することにより、強誘電
体膜を用いたキャパシタ層とその上部に形成される配線
層との間の層間絶縁膜に有機膜とハードマスク材との積
層膜を用いた不揮発性強誘電体メモリ装置を得ることが
できた。
【００５７】このメモリ装置を実施例１の場合と同様の
加速試験を行った結果、キャパシタ層での保持電荷は１
００時間経過の段階で初期値の１／３以上、約５μＣ／
ｃｍ ２の値を保持していた。
【００５８】比較例 先ず、トランジスタとその上部の層間絶縁層、下部電極
と強誘電体層と上部電極とからなるキャパシタ層とを形
成した半導体ウエハを用意する。このウェハ上に、プラ
ズマＣＶＤ法によりＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯ
ｒｔｈｏＳｌｉｃａｔｅ）プラズマから絶縁膜を形成し
た。このときの形成温度は４５０℃である。
【００５９】次に、東京応化工業（株）製のポジ型フォ
トレジストＯＦＰＲ８００をスピン塗布した後、ホット
プレート加熱装置を用いて９０℃で１分間の加熱を行
い、次いでフォトマスクを用いた露光及びポジレジスト
用のアルカリ水溶液現像液を用いた露光部の現像を行
い、下地のＴＥＯＳ膜を露出させた開口部を形成する。
【００６０】次に、ドライエッチングを用いてＴＥＯＳ
膜に開口部を形成した後、このレジスト膜を除去した。
その後、上部のＡｌ配線層を形成してからレジストパタ
ーンをマスクしてＡｌ配線層をエッチング処理してＡｌ
配線パターンを形成する。
【００６１】次に、ＳｉＨ４、ＮＨ３、Ｈ２混合ガスプ
ラズマを用いてＡｌ配線層全面を覆うように窒化シリコ
ン膜を形成する。このときの形成温度は４５０℃であ
る。また、このとき、素子のパッド部分を開口して外部
と導通の取れるようにする。
【００６２】前述の工程により、強誘電体膜を用いたキ
ャパシタ層とその上部に形成される配線層との間の層間
絶縁膜あるいは配線層を覆う絶縁膜をプラズマーＣＶＤ
法により無機膜で形成したメモリ半導体装置を得た。
【００６３】このメモリ半導体装置を実施例１の場合と
同様の加速試験を行った結果、キャパシタ層での保持電
荷が１００時間経過後の段階で初期に比べて１／１０以
下に低下していた（１μＣ／ｃｍ２の以下）。この結果
は実施例１の場合に比較してキャパシタ特性の劣化が著
しいことを示しており、実用に耐えうる状態ではないこ
とを表している。
【００６４】実施例３ 本発明の第３の実施形態として、周辺回路領域で第二配
線が用いられているメモリ半導体素子断面の説明図を図
５に示す。実施例１と同様に、トランジスタとその上部
の層間絶縁層、下部電極と強誘電体層と上部電極とから
なるキャパシタ層とを形成した半導体ウエハ上に、第１
の絶縁膜６、第２の絶縁膜７を順次形成した後、第２の
絶縁膜７をパターニングし、続いて第１の絶縁膜６に開
口を形成する。そして、その上に形成した上部Ａｌ配線
層８エッチングして、Ａｌ配線パターンを形成する。
【００６５】次に、Ｏ３-ＴＥＯＳ ＣＶＤ法によって
層間絶縁膜としてＳｉＯ２膜１２（膜厚４００ｎｍ）を
堆積させた後、周辺回路部の配線を形成するためのスル
ーホールをフォトレジストをマスクとし、ＣＦ４をエッ
チングガスとするＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法によって形成する。その後、タング
ステンプラグ１３を形成してから、上部Ａｌ配線層を形
成し、レジストをマスクとしたエッチングにより、Ａｌ
配線パターン１４を形成する。
【００６６】次に、実施例２と同様に耐湿保護膜１１を
形成し、素子のパッド部分を開口して外部と導通の取れ
るようにする。
【００６７】前述の工程を実施することにより、強誘電
体膜を用いたキャパシタ層とその上部に形成される配線
層との間の層間絶縁膜に有機膜とハードマスク材との積
層膜を用いた不揮発性強誘電体メモリ装置を得ることが
できた。また、第２の絶縁膜７は少なくともメモリセル
アレイ領域に存在するため、図６または７に示すような
構成としてもよい。
【００６８】前述したメモリ装置を実施例１の場合と同
様の加速試験を行った結果、１００時間経過後のキャパ
シタ保持電荷は約５μＣ／ｃｍ２であって、初期値の１
／３以上の値を保持していた。この結果により、実施例
３におけるメモリ装置は十分に実用に耐えられる高信頼
性を有することがわかった。
【００６９】実施例４ 実施例３に例示したように、２層以上の配線を用いる場
合、強誘電体メモリとＣＰＵなどのロジック回路が同一
チップ内に混載されることがある。ロジック回路が混載
される場合のチップレイアウトの一例を図８に示す。図
８では一つのチップ内に強誘電体メモリセルアレイ領域
とこれを制御するための周辺回路領域およびロジック回
路領域がレイアウトされている。
【００７０】図９〜１０のようにメモリ部とロジック部
とがレイアウトされた半導体基板を用いて、第１の絶縁
膜形成工程以降は実施例３と同様の工程を経て混載メモ
リを形成した。図９の１５はプラグ、１６は容量絶縁膜
として高誘電率を有する誘電体材料または強誘電性材料
の薄膜を用いたキャパシタである。このとき、図１１に
示すように第１の絶縁膜６、第２の絶縁膜７の形成工程
を繰り返すことによって、層間絶縁膜の全層を有機膜か
らなる第１の絶縁膜とハードマスク材からなる第２の絶
縁膜との積層膜としてもよい。また、第２の絶縁膜７は
少なくともメモリセルアレイ領域に存在するため、図１
２または１３に示すような構成とすることも可能であ
る。
【００７１】前述した混載メモリの加速試験を行った結
果、実施例１〜３の場合と同程度の信頼性データを得る
ことが出来た。
【００７２】実施例５ 図１４に樹脂封止型メモリ半導体装置の断面図を示す。
実施例１で得られた強誘電体膜を用いたキャパシタ層と
その上部に形成される配線層との間の層間絶縁膜、ある
いは配線層を覆う絶縁膜に有機膜とハードマスク材との
積層膜を用いた不揮発性強誘電体メモリ装置を作り込ん
だウエハ１７をスクライブ領域で切断した後、メモリ装
置を覆うように形成した表面保護膜１８を備えたメモリ
半導体素子を形成した。
【００７３】この半導体素子を別途設けられているダイ
ボンディング工程においてリードフレームに固定し、し
かる後に半導体素子のボンディングパッド部とリードフ
レームの外部端子１９間をワイヤーボンダーを用いて金
線２０を配線した。
【００７４】さらに日立化成工業（株）製のシリカ含有
ビフェニル系エポキシ樹脂を用いて、成型温度１８０
℃、成型圧力７０ｋｇ／ｃｍ２でリードフレームの外部
端子を含むメモリ半導体素子の全体を覆うように樹脂封
止部２１を形成した。最後に、外部端子を所定の形に折
り曲げることにより、樹脂封止型半導体装置の完成品を
得た。
【００７５】このようにして得られたメモリ半導体装置
の特性として実施例１で説明した場合と同様の効果を奏
することは言うまでもなく、更に樹脂封止されているの
で外部環境に対して実施例１〜３の場合以上に安定な特
性を発揮することが可能である。
【００７６】実施例６ 本発明のバイパスコンデンサへの適用例を以下に説明す
る。図１５はバイパスコンデンサを具備するスイッチン
グ回路の基本的な等価回路を示したものである。ＩＣ２
２のスイッチングによって発生する電源２４グランド２
５間に流れる電流はバイパスコンデンサ２３から供給さ
れる。電源２４グランド２５間のノイズレベルを最小と
するために、バイパスコンデンサ２３に求められるもの
としては、まずその配置が挙げられる。
【００７７】図１５に示すａｂ間には抵抗あるいはイン
ダクタンスとして、大きな値が存在する。従って、この
抵抗あるいはインピーダンスが高くなるとバイパスコン
デンサとしての機能が低下するため、バイパスコンデン
サは可能な限りＩＣ２２に近い位置に配置し、またコン
デンサの電極もインダクタンスが大きくならない形状に
する必要がある。
【００７８】また、バイパスコンデンサの容量もノイズ
レベルを決める因子となる。従って、一般には要求され
るノイズレベルが小さいほど、また使用周波数帯域が高
いほどバイパスコンデンサとして大容量の特性が求めら
れる。
【００７９】図１６は本発明をバイパスコンデンサに適
用した模式図である。容量絶縁膜４を挟む電極の一方が
電源電極、もう一方がグランド電極となっている。これ
ら電極は上記に示した通りインダクタンスが大きくなら
ないような形状とする必要がある。
【００８０】本実施例においても他の実施例同様、コン
デンサの層間絶縁膜を有機膜からなる第１の絶縁膜とハ
ードマスク材からなる第２の絶縁膜との積層膜とするこ
とにより、不要な容量の増加を抑制し、かつ高誘電率を
有する誘電体材料または強誘電性材料の薄膜から成る容
量絶縁膜の劣化を防止することが可能であって、信頼性
の高いバイパスコンデンサを得ることができる。
【００８１】以上、実施例を用いて詳細に説明したが、
本発明並びに実施例を達成するための諸条件等はこれら
の実施例になんら限定されるものではない。
【００８２】
【発明の効果】以上説明したように、本発明によれば容
量絶縁膜に高誘電率を有する誘電体材料または強誘電性
材料の薄膜を用いたメモリ半導体装置において、素子の
層間絶縁膜やパッシベーション膜に含まれる水素や水、
これら膜の応力が原因となる強誘電体膜の劣化を防止す
ることができる。
【図面の簡単な説明】
【図１】絶縁膜からの水の脱離量である。
【図２】本発明の一実施形態によるメモリ半導体素子の
構成例を説明する断面図である。
【図３】第１の実施例であるメモリ半導体装置の製造方
法を説明する工程図である。
【図４】第２の実施例であるメモリ半導体装置を説明す
る断面図である。
【図５】周辺回路領域で第二配線が用いられている場合
のメモリ半導体素子の構成例を説明する断面図である。
【図６】第３の実施例であるメモリ半導体装置を説明す
る断面図である。
【図７】第３の実施例であるメモリ半導体装置を説明す
る断面図である。
【図８】メモリとロジックが混載される場合のチップレ
イアウトの一例を示す模式図である。
【図９】メモリとロジックが混載された半導体装置を説
明する断面図である。
【図１０】第４の実施例であるメモリとロジックが混載
された半導体装置を説明する断面図である。
【図１１】第４の実施例の一実施形態によるメモリとロ
ジックが混載された半導体装置を説明する断面図であ
る。
【図１２】第４の実施例の一実施形態によるメモリとロ
ジックが混載された半導体装置を説明する断面図であ
る。
【図１３】第４の実施例の一実施形態によるメモリとロ
ジックが混載された半導体装置を説明する断面図であ
る。
【図１４】樹脂封止型メモリ半導体装置を説明するため
の断面図である。
【図１５】バイパスコンデンサを用いたスイッチング回
路を示す等価回路図である。
【図１６】本発明のバイパスコンデンサへの適用例を示
す模式図である。
【符号の説明】
１・・・トランジスタを形成した半導体基板、２・・・層間絶
縁層、３・・・下部電極、４・・・容量絶縁膜、５・・・上部電
極、６・・・第一の絶縁膜、７・・・第二の絶縁膜、８・・・上
部配線層、９・・・第一の表面保護膜、１０・・・第二の表面
保護膜、１１・・・耐湿保護膜、１２・・・層間絶縁膜、１３
・・・タングステンプラグ、１４・・・ＡＬ配線パターン、１
５・・・プラグ、１６・・・キャパシタ、１７・・・シリコンウ
エハ、１８・・・ポリイミド素子表面保護膜、１９・・・外部
端子、２０・・・金線、２１・・・樹脂封止部、２２・・・Ｉ
Ｃ、２３・・・バイパスコンデンサ、２４・・・電源（端
子）、２５・・・グランド（端子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 末永 和史 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 尾形 潔 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F033 HH08 JJ01 JJ08 JJ19 KK01 NN38 QQ08 QQ09 QQ12 QQ28 QQ37 RR03 RR04 RR06 RR21 RR22 RR25 SS04 SS08 SS11 SS15 SS22 TT04 VV10 VV16 WW09 XX19 XX24 XX28 5F083 AD14 AD21 AD49 FR02 GA21 GA25 JA02 JA05 JA06 JA14 JA15 JA17 JA40 JA58 MA06 MA17 NA08 PR03 PR21 PR23 PR33 ZA12 ZA25

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】容量絶縁膜として高誘電率を有する誘電体
    材料または強誘電性材料の薄膜を用いたキャパシタを有
    するメモリ半導体装置であって、該キャパシタ層とその
    上部に形成される配線層との間の層間絶縁膜が有機膜で
    形成された第一の絶縁膜を下層に、ハードマスク材で形
    成された第二の絶縁膜を上層に配置した積層膜から成る
    ことを特徴とするメモリ半導体装置。
  2. 【請求項２】容量絶縁膜として高誘電率を有する誘電体
    材料または強誘電性材料の薄膜を用いたキャパシタを有
    するメモリ半導体装置であって、該キャパシタ層とその
    上部に形成される配線層との間の層間絶縁膜、かつ該層
    間絶縁膜の上層配線層を被覆する絶縁膜が有機膜で形成
    された第一の絶縁膜を下層に、ハードマスク材で形成さ
    れた第二の絶縁膜を上層に配置した積層膜から成ること
    を特徴とするメモリ半導体装置。
  3. 【請求項３】前記第一の絶縁膜の比誘電率が前記第二の
    絶縁膜の比誘電率より小さいことを特徴とする請求項１
    または２記載のメモリ半導体装置。
  4. 【請求項４】前記第一の絶縁膜の比誘電率が４．０未満
    であることを特徴とする請求項１または２記載のメモリ
    半導体装置。
  5. 【請求項５】前記第二の絶縁膜が、水素遮蔽性を有する
    膜であることを特徴とする請求項１または２記載のメモ
    リ半導体装置。
  6. 【請求項６】前記第二の絶縁膜が、酸化膜で形成された
    ことを特徴とする請求項１または２記載のメモリ半導体
    装置。
  7. 【請求項７】前記第二の絶縁膜が、ＴｉＯ２、Ｓｉ
    Ｏ２、ＡＬ２Ｏ３、ＣｒＯ２、ＴｉＮ、Ｔａ２Ｏ５、チ
    タン酸ジルコン酸鉛、チタン酸バリウムストロンチウ
    ム、タンタル酸ニオブストロンチウムビスマス、ＳｒＢ
    ｉ２Ｔａ２Ｏ９、ＺｒＯ２、ＺｒＳｉＯ４、ＨｆＯ２、
    Ｙ２Ｏ３、ＢａＴｉＯ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｐ
    ｒＯ ２のうちの少なくともいずれか一つを含んでなるこ
    とを特徴とする請求項１または２記載のメモリ半導体装
    置。
  8. 【請求項８】前記第二の絶縁膜が、少なくとも前記キャ
    パシタ部を含むメモリ領域を覆うようにして配置されて
    なることを特徴とする請求項１または２記載のメモリ半
    導体装置。
  9. 【請求項９】容量絶縁膜として高誘電率を有する誘電体
    材料または強誘電性材料の薄膜を用いたキャパシタを有
    するバイパスコンデンサを備えたメモリ半導体装置であ
    って、該キャパシタ層とその上部に形成される配線層と
    の間の層間絶縁膜が有機膜で形成された第一の絶縁膜を
    下層に、ハードマスク材で形成された第二の絶縁膜を上
    層に配置した積層膜から成ることを特徴とするメモリ半
    導体装置。
  10. 【請求項１０】容量絶縁膜として高誘電率を有する誘電
    体材料または強誘電性材料の薄膜を用いたキャパシタを
    有する半導体基板上に、有機絶縁膜材料からなる第一の
    絶縁膜を形成する工程と、該第一の絶縁膜上にハードマ
    スク材からなる第二の絶縁膜を形成する工程を具備する
    ことを特徴とするメモリ半導体装置の製造方法。
  11. 【請求項１１】容量絶縁膜として高誘電率を有する誘電
    体材料または強誘電性材料の薄膜を用いたキャパシタを
    有する半導体基板上に、有機絶縁膜材料からなる第一の
    絶縁膜を形成する工程と、該第一の絶縁膜上にハードマ
    スク材からなる第二の絶縁膜を形成する工程を備え、か
    つ該第二の絶縁膜の上方に設けられた上層配線層上に、
    有機絶縁膜材料からなる第一の絶縁膜を形成する工程
    と、該第一の絶縁膜上にハードマスク材からなる第二の
    絶縁膜を形成する工程を備えることを特徴とするメモリ
    半導体装置の製造方法。
  12. 【請求項１２】容量絶縁膜として高誘電率を有する誘電
    体材料または強誘電性材料の薄膜を用いたキャパシタを
    有する半導体基板上に層間絶縁膜を形成する工程と、該
    層間絶縁膜の上方に配線層を形成する工程と、該配線層
    を覆うように設けられた保護絶縁膜を形成する工程を備
    え、少なくとも前記層間絶縁膜の形成工程または前記保
    護絶縁膜の形成工程が、有機絶縁膜材料からなる第一の
    絶縁膜を形成する工程と該第一の絶縁膜上にハードマス
    ク材からなる第二の絶縁膜を形成する工程とを備えてな
    ることを特徴とするメモリ半導体装置の製造方法。
  13. 【請求項１３】前記第一の絶縁膜を形成する工程が、比
    誘電率が４．０未満の有機絶縁膜を形成する工程である
    ことを特徴とする請求項１０乃至１２の何れかに記載の
    メモリ半導体装置の製造方法。
  14. 【請求項１４】前記第二の絶縁膜を形成する工程が、水
    素遮蔽性を有する膜を形成する工程であることを特徴と
    する請求項１０乃至１２の何れかに記載のメモリ半導体
    装置の製造方法。
  15. 【請求項１５】前記第二の絶縁膜を形成する工程が、酸
    化膜を形成する工程であることを特徴とする請求項１０
    乃至１２の何れかに記載のメモリ半導体装置の製造方
    法。
  16. 【請求項１６】前記第二の絶縁膜を形成する工程が、Ｔ
    ｉＯ２、ＳｉＯ２、ＡＬ２Ｏ３、ＣｒＯ２、ＴｉＮ、Ｔ
    ａ２Ｏ５、チタン酸ジルコン酸鉛、チタン酸バリウムス
    トロンチウム、タンタル酸ニオブストロンチウムビスマ
    ス、ＳｒＢｉ２Ｔａ２Ｏ９、ＺｒＯ２、ＺｒＳｉＯ４、
    ＨｆＯ２、Ｙ２Ｏ３、ＢａＴｉＯ３、Ｌａ２Ｏ３、Ｇｄ
    ２Ｏ３、ＰｒＯ２のうちの少なくともいずれか一つを含
    んでなる絶縁膜を前記第一の絶縁膜の上に形成する工程
    であることを特徴とする請求項１０乃至１２の何れかに
    記載のメモリ半導体装置の製造方法。
  17. 【請求項１７】前記第二の絶縁膜を、少なくとも前記キ
    ャパシタ部を含むメモリ領域を覆うようにして形成する
    ことを特徴とする請求項１０乃至１２の何れかに記載の
    メモリ半導体装置の製造方法。
  18. 【請求項１８】前記第二の絶縁膜上に開口形成用レジス
    トパターンを形成する工程と、該レジストパターンをマ
    スクとして前記第二の絶縁膜に開口を形成する工程と、
    前記レジストと前記第二の絶縁膜をマスクとして、ドラ
    イエッチング法を用いて前記第一の絶縁膜に開口を形成
    し、かつ前記レジストを除去する工程を更に具備するこ
    とを特徴とする請求項１０乃至１２の何れかに記載のメ
    モリ半導体装置の製造方法。
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