[go: up one dir, main page]

CN1610001A - 具有磁阻元件的半导体存储器件及其数据写入方法 - Google Patents

具有磁阻元件的半导体存储器件及其数据写入方法 Download PDF

Info

Publication number
CN1610001A
CN1610001A CNA2004100959452A CN200410095945A CN1610001A CN 1610001 A CN1610001 A CN 1610001A CN A2004100959452 A CNA2004100959452 A CN A2004100959452A CN 200410095945 A CN200410095945 A CN 200410095945A CN 1610001 A CN1610001 A CN 1610001A
Authority
CN
China
Prior art keywords
mentioned
electric current
magnetoresistive element
bit line
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100959452A
Other languages
English (en)
Other versions
CN1610001B (zh
Inventor
福住嘉晃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1610001A publication Critical patent/CN1610001A/zh
Application granted granted Critical
Publication of CN1610001B publication Critical patent/CN1610001B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种具有磁阻元件的半导体存储器件及其数据写入方法，该半导体存储器件，包括：多个存储单元、第1布线、第1电流驱动电路和第2电流驱动电路。存储单元包括具有第1铁磁性膜、在第1铁磁性膜上形成的绝缘膜，在绝缘膜上形成的第2铁磁性膜的磁阻元件。第1布线与存储单元中包含的磁阻元件靠近且隔离地设置。第1电流驱动电路在写入工作时向第1布线供给第1电流，在磁阻元件周围形成磁场。第2电流驱动电路在写入工作时和读出工作时，通过绝缘膜向第1、第2铁磁性膜之间供给第2电流。

Description

具有磁阻元件的半导体存储器件及其数据写入方法
(相关申请的交叉引用
本申请基于并要求在2003年8月14日递交的在先日本专利申请No.2003-207570为优先权，其全部内容在此引为参考。)
技术领域
本发明涉及半导体存储器件及其写入方法。例如涉及磁随机存取存储器(MRAM)的写入工作。
背景技术
MRAM作为信息的记录载体，是利用铁磁蝣的磁化方向的，能随时改写、保持、读出记录信息的固体存储器的总称。
MRAM的存储单元通常有层叠多个铁磁性体的结构。信息的记录是将构成存储单元的多个铁磁性体磁化的相对配置是平行或是反平行与二进制信息“1”、“0”对应来进行。记录信息的写入通过将各存储单元的铁磁性体的磁化方向借助电流磁场反转来进行。
MRAM有完全的非易失性，能改写1015次以上。能不破坏地读出而无须刷新工作。因而能缩短读出周期。与电荷存储型的存储单元相比，对放射线的耐受性增强。这样以来，MRAM比使用现有介质的半导体存储器其功能有许多优点。MRAM每单位面积的集成度、写入、读出时间预期大致与DRAM(动态随机存取存储器)相同。因此，产生非易失性这样的大特点，期待用于便携式机器的外部记录器件、大规模集成(LSI)混装，还期待用于个人计算机的主存储存储器。
对于现在正进行实用性研讨的MRAM来说，将铁磁性隧道结(以下缩记为MTJ)用于存储单元。MTJ展示于，例如“IEEE International Solid-StateCircuits Conference 2000 Digest Papar”，TA7.2。MTJ主要由铁磁性层/绝缘层/铁磁性层组成的三层膜构成，电流隧穿流过绝缘层。结的电阻值与两铁磁性金属层磁化的相对角的余弦成比例地变化。而且，结的电阻值在两铁磁性层的磁化方向反平行时成为极大值。这是隧道磁阻效应。作为MTJ的构造，有利用双方铁磁性体的保持力之差保持数据的类型。进而，以改善磁场灵敏度或降低写入电流为目的，已知与一铁磁性体邻接地配置反铁磁性体，固定磁化方向的所谓自旋阀构造的类型(例如参照非专利文献2)。关于自旋阀构造，例如公开在“Japanese Journal of Applied Physics”，1997年，36号，p200。
在上述现有的MRAM中，MTJ元件配置在正交的二条布线的交点。而且，在二条布线中流过1mA左右的电极，借助从各条布线产生的磁场的合成磁场，将数据写入MTJ元件。
还公开了在将FeMn用于记录层材料的GMR元件中，提高记录层温度，且在正交的二条布线中流过电流，将数据写入GMR元件的方法。本方法，例如，公开在“Journal of Applied Physics”，2000年，87号，p6430中。在本方法中，规定在读出线中流过5mA左右的电流，记录层的温度上升到尼耳(Neel)温度以上。若如此，则作为反铁磁性材料的FeMn从反铁磁性转移到具有铁磁性。在该状态，在字线流过200mA左右的电流。结果，借助由读出线如字线产生的磁场，使记录层的自旋方向反转，数据写入GMR元件。
如上所述，MRAM作为下一代的存储器件，正进行着活跃的研究。但是，作为上述现有的MRAM，存在芯片尺寸增大的问题。
首先，为了在正交的二条布线中流过电流，在二条布线的两端需要电流驱动电路。因此，电流驱动电路占用芯片的面积增加，芯片尺寸变大。
在写入时，与选择存储单元邻接的半选择状态的存储单元，存在因来自外部的轻微扰乱而丢失数据的可能性。为了防止这一点，以往采取增大记录层的膜厚等对策，来提高对扰乱的耐受性。但是，这样的对策也成为导致反转磁场增大的原因，存在写入电流增大的倾向。因此就要增大电流驱动电路的尺寸，存在使芯片尺寸增大的情况。
发明内容
鉴于上述情况，本发明的目的是提供一种能减少芯片尺寸的半导体存储器件及其写入方法。
为达到上述目的，按照本发明的一个方面，提供一种半导体存储器件，其特征在于包括：
包含磁阻元件的多个存储单元，上述磁阻元件具有第1铁磁性膜、在上述第1铁磁性膜上形成的绝缘膜，在上述绝缘膜上形成的第2铁磁性膜；
与上述存储单元中的上述磁阻元件靠近且隔离设置的第1布线；
在写入工作时，向上述第1布线供给第1电流，在上述磁阻元件周围形成磁场的第1电流驱动电路；和
在写入工作时和读出工作时，通过上述绝缘膜向上述第1、第2铁磁性膜之间供给第2电流的第2电流驱动电路。
为了达到上述目的，提供一种半导体存储器件的数据写入方法，该半导体存储器件中呈矩阵状配置有包含磁阻元件的存储单元，上述磁阻元件具有：第1铁磁性膜、在上述第1铁磁性膜上形成的绝缘膜、和在上述绝缘膜上形成的第2铁磁性膜，其特征在于包括下列步骤：
在第1选择存储单元中包含的上述磁阻元件的上述第1、第2铁磁性膜之间，通过上述绝缘膜流过第1电流；
在使上述第1电流流到上述第1选择存储单元的上述磁阻元件的状态下，通过使第2电流流到配置在上述磁阻元件近旁的布线，向上述磁阻元件施加磁场；
停止供给上述第1电流；和
在停止供给上述第1电流后，停止供给上述第2电流。
如按照上述构成及方法，在使电流流到磁阻元件的状态下，使磁阻元件周围产生磁场，进行数据的写入。由于在磁阻元件流过电流能降低磁阻元件的写入阈值，从而能削减写入所需的电流。因此，能缩小电流驱动电路的尺寸，削减芯片尺寸。由于仅选择存储单元使其写入阈值降低，所以能抑制误写入的产生，提高写入工作的可靠性。
附图说明
图1是本发明第1实施例的MRAM的框图；
图2是本发明的第1实施例的MRAM的平面图；
图3是沿图2的3-3线的剖面图；
图4是本发明第1实施例的MRAM的写入方法的流程图；
图5是本发明第1实施例的MRAM的写入时的存储单元阵列的电路图；
图6是本发明第1实施例的MRAM的写入时的存储单元阵列的电路图；
图7是本发明第1实施例的MRAM的读出时的存储单元阵列的电路图；
图8是展示本发明第1实施例的MRAM具有的磁阻元件的星形曲线的曲线图；
图9是展示本发明第1实施例的MRAM具有的磁阻元件的星形曲线的曲线图；
图10是本发明第2实施例的MRAM的剖面图，是沿图2的3-3线的剖面图；
图11是本发明第2实施例的MRAM的写入方法的流程图；
图12是本发明第2实施例的MRAM的写入时的存储单元阵列的电路图；
图13是本发明第2实施例的MRAM的写入时的存储单元阵列的电路图；
图14是本发明第2实施例的MRAM的写入时的存储单元阵列的电路图；
图15是本发明第2实施例的MRAM的写入时的存储单元阵列的电路图；
图16是本发明第2实施例的MRAM的读出时的存储单元阵列的电路图；
图17是本发明第3实施例的MRAM的框图；
图18是本发明第3实施例的MRAM的平面图；
图19是沿图18的19-19线的剖面图；
图20是本发明第3实施例的写入方法的流程图；
图21是本发明第3实施例的MRAM的写入时的存储单元阵列的电路图；
图22是本发明第3实施例的MRAM的写入时的存储单元阵列的电路图；
图23是本发明第3实施例的MRAM的读出时的存储单元阵列的电路图；
图24是本发明第4实施例的MRAM的框图；
图25是本发明第4实施例的MRAM的平面图；
图26是沿图25的26-26线的剖面图；
图27是本发明第4实施例的MRAM的写入方法的流程图；
图28是本发明第4实施例的MRAM的写入时的存储单元阵列的电路图；
图29是本发明第4实施例的MRAM的写入时的存储单元阵列的电路图；
图30是本发明第4实施例的MRAM的读出时的存储单元阵列的电路图；
图31是本发明第5实施例的MRAM的剖面图，是沿图2的3-3线的剖面图；
图32是本发明第5实施例的MRAM的剖面图，是沿图18的19-19线的剖面图；
图33是本发明第5实施例的MRAM的剖面图，是沿图25的26-26线的剖面图；
图34是本发明第6实施例的MRAM的剖面图，是沿图2的34-34线的剖面图；
图35是本发明第6实施例的MRAM的剖面图，是沿图18的35-35线的剖面图；
图36是本发明第6实施例的MRAM的剖面图，是沿图25的36-36线的剖面图；
图37是本发明第6实施例的MRAM的剖面图，是沿图2的34-34线方向的剖面图；
图38是本发明第6实施例的MRAM的剖面图，是沿图18的35-35线方向的剖面图；
图39是本发明第6实施例的MRAM的剖面图，是沿图25的36-36线方向的剖面图；
图40是本发明第7实施例的MRAM具有的存储单元的局部剖面图；
图41是层示本发明第7实施例的MRAM具有的磁阻元件的隧道势垒膜及记录层的热膨胀率的曲线图；
图42是本发明第7实施例的MRAM具有的存储单元的局部剖面图；
图43是展示本发明第7实施例的变形例的MRAM具有的磁阻元件的隧道势垒及记录层的热膨胀率的曲线图；
图44是本发明第8实施例的MRAM具有的存储单元的局部剖面图；
图45A是表示本发明第8实施例的MRAM具有的磁阻元件记录层的热膨胀率的曲线图，表示磁致伸缩常数为正的情况；
图45B是表示本发明第8实施例的MRAM具有的磁阻元件记录层的热膨胀率的曲线图，表示磁致伸缩常数为负的情况；
图46是本发明第9实施例的MRAM具有的存储单元的局部剖面图；
图47是本发明第10实施例的MRAM的框图；
图48是本发明第10实施例的变形例的MRAM的框图；
图49是本发明第10实施例的第2变形例的MRAM的框图；
图50是本发明第11实施例的MRAM的框图；
图51是本发明第11实施例的变形例的MRAM的框图；
图52是本发明的第1-第11实施例的变形例的MRAM的存储单元的电路图；
图53是具有本发明第1～第11实施例的MRAM的调制解调器的框图；
图54是具有本发明第1～第11实施例的MRAM的便携电路终端的框图；
图55是具有本发明第1～第11实施例的MRAM的卡的框图。
图56是具有本发明第1～第11实施例的MRAM的卡的转印数据的转印器件的俯视图；
图57是具有本发明第1～第11实施例的MRAM的卡的转印数据的转印器件的剖面图；
图58是具有本发明第1～第11实施例的MRAM的卡的转印数据的转印器件的剖面图；
图59是具有本发明第1～第11实施例的MRAM的卡的转印数据的转印器件的剖面图。
具体实施方式
使用图1对本发明第1实施例的半导体存储器件进行说明。图1是本实施例的MRAM的框图。
如图所示，MRAM10具有：存储单元阵列11、列译码器12、读出放大器13、位线驱动器14、行译码器15、16、选择用字线驱动器17、和写入字线驱动器18、19。
存储单元阵列11有呈矩阵状配置的多个[(m+1)×(n+1)个，其中m、n是自然数，在图1中只示出(3×3)个]存储单元MC。每个存储单元MC包含磁阻元件20和开关晶体管21。磁阻元件20是例如MTJ元件。磁阻元件20的一端与位线BL0～BLn中的任一条连接，另一端与开关晶体管21的电流路线的一端连接。开关晶体管21的栅与选择用字线SWL0～SWLm中的任一条连接，电流线路的另一端连接到地电位。而且，靠近磁阻元件20设置写入字线WWL0～WWLm中的任一条。配置在同一行的存储单元的开关晶体管21的栅共同连接到选择用字线SWL0～SWLm中的任一条上。写入字线WWL0～WWLm中的任一条配置在位于同一行的存储单元的磁阻元件20附近。进而，配置在同一列的存储单元的磁阻元件20的一端共同连接到位线BL0～BLn中的任一条上。写入字线WWL0～WWLm与位线BL0～BLn配置成互相垂直。
列译码器12译码列地址信号，获得列地址译码信号。
位线驱动器14在写入时和读出时，根据列地址译码信号，选择位线BL0～BLn中的任一条。然后向所选定的位线供给电流。
行译码器15、16译码行地址信号，获得行地址译码信号。
选择用字线驱动器17包含电压源，在写入时和读出时，根据行地址译码信号选择选择用字线SWL0～SWLm中的任一条。然后，向已选定的选择用字线供给电压。
写入字线驱动器18、19在写入时，根据行地址译码信号，选择写入字线WWL0～WWLm中的任一条。然后，写入字线驱动器18、19中的一个起电流源的作用，向选定的写入字线供给电流。这时，另一个起电流汇点(current sink)作用。通过写入字线驱动器18、19中的任一个是否供给电流，能控制向存储单元写入数据。
读出放大器13放大从由行译码器15、16和列译码器12选择的存储单元中读出的数据。
随后，用图2对存储单元阵列11的平面图进行说明。图2是存储单元阵列11的平面图，为简化，图中省略了开关晶体管。将图中所示的方向分别定义为困难轴方向和容易轴方向。
如图所示，(1+n)条位线BL0～BLn沿困难轴方向形成为沿着容易轴方向的条形(在图2中只示出位线BL0～BL2)。(1+m)条写入字线WWL0～WWLm沿与困难轴方向垂直的容易轴方向形成为沿困难轴方向的条形(在图2中仅示出字线WWL0～WWL2)。磁阻元件20配置在位线BL0～BLn和导入线WWL0～WWLm的交点部分。位线BL0～BLn与磁阻元件20的一端连接。另一方面，写入字线WWL0～WWLm与磁阻元件20电气隔离且配置在其附近。在写入字线WWL0～WWLm的正下方，沿容易轴方向，该选择用字线SWL0～SWLm形成为沿困难轴方向的条形。该选择用字线WWL0～WWLm有作为开关晶体管21栅的功能。磁阻元件20的另一端通过引出布线22和接触塞23电连接到开关晶体管21的漏极。沿困难轴方向设置源线24，使得同一列的开关晶体管21的源极共同连接在相邻的选择用字线WWL0～WWLm之间。
磁阻元件20具有纵向沿容易轴方向，横向沿困难轴方向的大致长方形的形状。磁阻元件20的另一端与开关晶体管21连接。虽然在图2中磁元件20有长方形的形状，但也可以具有长轴沿容易轴方向，短轴沿困难轴方向的椭圆形状。
下面，用图3说明存储单元阵列的剖面结构。图3是沿图2中的3-3线的剖面图。
如图所示，在半导体衬底25中形成元件隔离区ST1，在用元件隔离区ST1包围周围而围成的元件区AA内形成开关晶体管21。开关晶体管21具有：在半导体衬底25的表面内形成的杂质扩散层26、图中未示出的栅绝缘膜以及栅电极27。如上所述，栅电极27具有作为选择用字线SWL0～SWLm中的任一个的功能，沿困难轴方向(垂直纸面的方向)形成为条形。
在杂质扩散层26上形成硅化物膜28，而在半导体衬底25上形成层间绝缘膜29。源区26上的硅化物膜28有作为源线的功能，如上所述，形成为沿困难轴方向(垂直于纸面的方向)的条形。层间绝缘膜29覆盖开关晶体管21，而在层间绝缘膜29内形成接触柱塞30。接触柱塞30与开关晶体管21的杂质扩散层26的一方(漏区)连接。
在层间绝缘膜29上形成与接触柱塞30连接的金属布线层31、与金属布线层31电绝缘的金属布线层32。金属布线层32有作为写入布线WWL0～WWLm中的任一个的功能，沿困难轴方向形成为条形。金属布线层32与开关晶体管21的控制电极27大致重叠地形成。进而，在层间绝缘膜29上形成层间绝缘膜33。层间绝缘膜33覆盖金属布线层31、32，而在层间绝缘膜33内形成接触柱塞34。接触柱塞34与金属布线层31连接。
与接触柱塞34连接的金属布线层22形成在层间绝缘膜33上。该金属布线层22有作为磁阻元件20的引出布线22的功能。而且，在引出布线22上形成磁阻元件20。磁阻元件20夹着层间绝缘膜33和引出布线22与金属布线层32重叠地形成。磁阻元件20是有用磁性体膜夹着绝缘膜的结构的例如MTJ元件。也就是说，在引出布线22上形成磁性体层35，在磁性体膜35上形成绝缘膜(隧道势垒膜)36，在绝缘膜36上形成铁磁性层37。包含这些铁磁性层35、37和绝缘膜36，形成MTJ元件。铁磁性层35、37中的任何一层(固定层35)的自旋方向设定成向着预定方向。通过在其上使铁磁性层35、37中的另一层(记录层37)的自旋方向与前一层平行或反平行而产生两种状态，写入“0”数据或“1“数据。进而，在层间绝缘膜33上形成层间绝缘膜38。层间绝缘膜38覆盖引出布线22和磁阻元件20的周边。而在层间绝缘膜38上形成金属布线层39使之与铁磁性层37连接。金属布线层39有作为位线BL0～BLn中的任一条的功能，沿容易轴方向(纸面的左右方向)形成为条形。
下面，用图1、图4说明上述构成的MRAM的工作。首先，对于写入工作，举例说明将数据写入配置在位线BL1和选择用字线SWL1(写入字线WWL1)交点上的存储单元MC11的情况。图4是本实施例的MRAM的写入工作的流程图。
首先，选择用字线驱动器17根据行地址译码信号选择选择用字线SWL1。然后，选择字线驱动器17向选择用字线SWL1供给电压。由此，存储单元MC10、MC11、MC12...MC1n的开关晶体管处于导通状态(步骤S1)。
接着，位线驱动器14根据列地址译码信号选择位线BL1。然后，位线驱动器14将100μA左右的电流Iselect供给位线BL1(步骤S2)。图5示出该情况。图5是存储单元阵列11的局部区域的电路图。
如图所示，在已选定了选择用字线SWL1的状态下，向位线BL1供给电流Iselect。虽然位线BL0～BLn的一端与位线驱动器14连接，但其另一端连接到存储单元MCm0～MCmn的磁阻元件20，或者成为浮置状态。因而电流Iselect通过存储单元MC11的磁阻元件26和开关晶体管21的电源路径流入接地电位。
于是，在存储单元MC11的磁阻元件20中，由于通过绝缘膜在铁磁性层间流过电流，因而产生焦耳热。结果，磁阻元件20成为高温状态，其写入磁场(电流)阈值下降(步骤S3)。
此后，写入字线驱动器18、19根据行地址译码信号选择写入字线WWL1。而且，写入字线驱动器18向写入字线WWL1供给500μA左右的电流Iwrite(步骤S4)。电流Iwrite通过写入导线WWL1流入写入字线驱动器19。这时，写入字线驱动器18具有电流源功能，写入字线驱动器19具有电流汇点功能。图6示出该情况。图6是存储单元阵列11的局部区域的电路图。
如图所示，在使电流Iselect流到存储单元MC11的磁阻元件20的状态下，电流Iwrite流到写入字线WWL1。于是，在写入字数WWL1周围形成磁场，借助该磁场的影响，将数据写入存储单元MC11的磁阻元件20(步骤S5)。在本例中，举例说明了从写入字线驱动器18向写入字线驱动器19流动电流Iwrite的情况。但是，当然也可以从写入字线驱动器19向写入字线驱动器18流动电流Iwrite。也就是说，电流Iwrite的方向取决于写入数据。
然后，使选择用字线SWL1成为非选择，使存储单元MC11的开关晶体管21成为断开状态。然后，使位线BL1成为非选择，停止电流Iselect的供给(步骤S6)。
由于停止电流Iselect的供给，存储单元MC11的磁阻元件20从高温状态冷却下来。从高温状态冷却后，磁阻元件20的写入磁场阈值回到原值(步骤S7)。磁阻元件20的热主要通过位线BL1散热。
然后，使写入字线WWL1成为非选择，停止电流Iwrite的供给(步骤S8)。
如上述那样进行数据的写入。
下面，对于读出工作举例说明从存储单元MC11读出数据的情况。由于数据读出方法与现有情况大致相同，在此不再说明。图7是数据读出时的存储单元阵列11的局部区域的电路图。
如图所示，选择用字线驱动器17选择选择用字线SWL1。由此，存储单元MC10、MC11、MC12...MC1n的开关晶体管21成为导通状态。而位线驱动器14选择位线BL1。由此，向位线BL1供给电流Iread。然后，读出放大器13放大位线BL1的电位变化并作为读出电压输出。
如果是上述本实施例的MRAM，则获得如下所示的效果。
(1)能缩小芯片尺寸。对此将在下面详细说明。
此效果是通过降低向磁阻元件20的写入阈值而获得的。现有的MRAM，其数据的写入是通过向正交的2条布线供给电流，借助由这些电流产生的合成磁场来进行的。图8是表示磁阻元件的写入阈值的曲线图(星形曲线)。横轴是容易轴方向磁场Hx，纵轴是困难轴方向磁场Hy。产生磁场取决于电流。因此，也可以将容易轴方向磁场Hx和困难轴方向磁场Hy分别置换为流过现有的MRAM的位线和字线的电流。写入阈值Hs由下述所谓Stoner-Wolfarth关系式导出。
Hx(2/3)+Hy(2/3)＝Hs(2/3)
而且，在满足Hx(2/3)+Hy(2/3)＞Hs(2/3)时，磁阻元件的自旋方向变化，数据被写入。即，图8中所示的各个区域成为写入区域、非写入区域。
如图所示，现有技术中，是将1mA左右的电流Ib1流到位线，将1mA左右的Iw1流到写入字线。然后，借助由这二个电流Ib1、Iw1形成的合成磁场写入数据。因而数据的写入需要约1mA×2＝约2mA的电流。
与此不同，本实施例的方法是通过在使100μA左右的隧道电流流到磁阻元件20的状态下，使500μA左右的Iwrite流到写入字线来进行数据写入。即，数据写入所需的总电流量降到现有方法的三分之一以下的约600μA。因而能缩小驱动电路的尺寸。对此以下将详细说明。
对流过隧道电流Iselec的磁阻元件来说，产生焦耳热，成为高温状态。更具体地说，如磁阻元件所要求的电阻值为10KΩ左右，作为隧道电流流过100μA左右，则能产生约0.1mw的焦耳热。于是，由于此发热，该磁阻元件的星形曲线缩小到图9所示。即，写入磁场阈值降低。图9表示隧道电流Iselect供给后的星形曲线，图中的虚线是隧道电流供给前的星形曲线。结果，比较图8、图9可知，由500μA的电流Iwrite产生的容易轴方向磁场Hx，在供给隧道电流Iselect前处于写入阈值以下，在供给隧道电流Iselect后为写入阈值以上。这是因为由于发热，星形曲线缩小，其结果，只借助容易轴方向磁场Hx能够写入。而且，写入所需的容易轴方向磁场Hx的值也比现有技术减小。
于是，由于写入所需的电流量减少，构成位线驱动器14及写入字线驱动器18、19的晶体管的尺寸能缩小。更具体地说，因为必要的电流量成为约1/3，所以晶体管栅宽也用1/3就够了。而且，由于只用容易轴方向磁场Hx就能写入，不必产生困难轴方向磁场Hy，所以位线的另一端也可以浮置。即，无须以往所需要的位线电流汇点。因此，能缩小驱动电路，大幅度缩小驱动电路在半导体器件内占用的面积。结果，能提供芯片面积小而廉价的MRAM。
(2)能提高写入可靠性。对这一点下面将详细说明。
对本实施例的MRAM来说，只对选择存储单元的磁阻元件提供隧道电流Iselect。即，只有选择存储单元的磁阻元件写入磁场阈值降低。而其它磁阻元件写入阈值不变。即，在图1中，例如在将数据写入存储单元MC11时，只是存储单元MC11的磁阻元件有图9所示的星形曲线，其它全部存储单元的磁阻元件都有图8所示的星形曲线。于是，写入时由于向写入字线WWL1供给电流Iwrite，与存储单元MC11同一行的存储单元也接受由写入字线WWL1生成的容易轴方向磁场Hx。但是，为了向星形曲线已缩小的存储单元11写入数据，由所流过的电流Iwrite产生的磁场比选择存储单元MC11以外的存储单元的写入磁场阈值也足够小，所以不必担心产生误写入。即，大幅度提高写入时的存储单元的选择性，能大幅度地提高对误写入的工作容限。
(3)能提高低温时的工作可靠性。
磁阻元件的写入阈值具有成为高温时降低，反之成为低温时上升这样的特征。因而在低温下写入电流不够，有时发生写入不良。因此，以往，在低温下使用装有MRAM的系统时，需要根据低温时所必须的写入电流值设计驱动电路。在此情况下也存在芯片面积同时增大这样的问题。
但是，如果用本实施例的MRAM，就能解决上述问题。即，如果用本实施例的数据写入方法，选择存储单元的磁阻元件借助隧道电流，强制地成为高温状态。因此，即使在低温下也难以产生误动作，能提高写入工作的可靠性。其结果，在系统中，无须对温度采取对策，能简化系统。
(4)能同时实现层间膜的低介电常数化和磁阻元件的高温化。
近年来在系统LS1中使用的层间绝缘膜，为了高速工作而使用低介电系数的材料。而且，低介电系数化的要求对覆盖上层布线层的层间绝缘膜更严。另一方面，本实施例的MRAM，写入时其磁阻元件瞬间成为高温状态。因而对磁阻元件周边的层间绝缘膜来说，希望使用对高温有耐受性的材料。然而低介电系数材料遇热未必稳定，例如在高温下常产生脱气，使结构变化的情况很多。
但是，按照本实施例的结构，如图3所示，使用栅电极27正上方的布线层形成写入字线32，使用写入字线32正上方的布线层形成磁阻元件20。即，在尽可能低的位置形成磁阻元件20。对上层的层间绝缘膜来说，无须热稳定性材料，能使用低介电系数材料。而且对下层的层间绝缘膜来说，由于低介电系数化的要求不严，所以能使用介电系数较高的热稳定材料。结果，能同时获得防止高温下的层间绝缘膜的可靠性降低和LSI的高速工作这两种效果。
(5)能高效地使磁阻元件高温化。
如果是本实施例的MRAM，开关晶体管21的相邻者共有源区26。而且，源区26表面被硅化物化。硅化物膜28将同一列开关晶体管21、21...的源区共同连接起来。硅化物膜28例如是硅化钴。这时，其表面电阻约10Ω左右。例如256K位级的存储单元阵列时，如果用硅化物膜28将源区连接到电源(例如GND)，则其电阻值约1KΩ左右。该值是磁阻元件的隧道电阻值10KΩ的1/10，与隧道电阻值相比非常小。因而电流Iwrite产生的大部分热在磁阻元件中发生，所以能使磁阻元件有效地提高温度。
下面，对本发明第2实施例的半导体存储器件进行说明。本实施例的半导体存储器件是，在上述第1实施例中，用接触柱塞代替硅化物膜形成源线。
图10是本实施例的MRAM的存储单元阵列的剖面图，示出与沿图2的3-3线的方向对应的剖面结构。
如图所示，在相邻的开关晶体管21、21共用的源区26上的硅化物膜28上形成接触柱塞24。接触柱塞24有源线的功能，形成为沿困难轴方向(与纸面垂直的方向)的条形。而且将位于同一行的存储单元的源区共同连接起来。其它结构与在上述第1实施例已说明过的图3的结构相同，因而省去说明。其平面结构，是在上述第1实施例说明过的图2的结构中只是用接触柱塞24形成源线24，也省略其说明。
下面用图1、图11说明本实施例的MRAM的工作。在本实施例的MRAM中对多个存储单元同时进行写入或读出。首先，对写入工作举例说明将数据写入与选择用字线SWL1(写入字线WWL1)连接的存储单元的情况。图11是本实施例的MRAM的写入工作的流程图。
首先，进行“0”数据的写入。即，选择用字线驱动器17根据行地址译码信号选择选择用字线SWL1。而且，选择用字线驱动器17向选择用字线SWL1供给电压。因此，存储单元MC10、MC11、MC12...NC1n的开关晶体管21成为导通状态(步骤S11)。
然后，位线驱动器14根据列地址译码信号选择连接应写入“0”数据的存储单元的位线。这里假定将“0”数据写入存储单元MC10及MC12。于是，位线驱动器14选择位线BL0、BL2。位线驱动器14将100μA左右的电流Iselect供给位线BL0、BL2(步骤S12)。图12示出这种情况。图12是存储单元阵列11的局部区域的电路图。
如图所示，在选定了选择用字线SW1的情况下，向位线BL0、BL2供给电流Iselect。电流Iselect通过存储单元MC10及MC12的磁阻元件20和开关晶体管21的电流路径流入接地电位。
于是，由于通过绝缘膜在铁磁性层间流动电流，因而在存储单元MC10及MC12的磁阻元件20产生焦耳热。结果，磁阻元件20成为高温状态，其写入磁场(电流)阈值降低(步骤S13)。即，存储单元MC10及MC12的星形曲线从图8所示的星形曲线变为图9所示的星形曲线。其它存储单元的星形曲线则维持着图8所示的形状。
随后，写入字线驱动器18、19根据行地址译码信号选择写入字线WWL1。并向写入字线WWL1供给电流Iwtite。即，写入字线驱动器19向写入字线WWL1提供500μA左右的电流Iwtite(步骤S14)。电流Iwrite通过写入导线WWL1流入写入字线驱动器18。图13示出这种情况。图13是存储单元阵列11的局部区域的电路图。
如图所示，在将电流Iselect流到存储单元MC10及MC12的磁阻元件20的状态下，电流-Iwrite供给写入字线WWL1。于是，在写入字线WWL1周围形成磁场，借助该磁场的影响，“0”数据写入到存储单元MC10及MC12的磁阻元件20(步骤S15)。
随后，使位线BL0、BL2成为非选择，停止电流Iselect的供给(步骤S16)。由于停止电流Iselect的供给，存储单元MC10及MC12的磁阻元件20从高温状态冷却下来。从高温状态冷却后，磁阻元件20的写入磁场阈值返回原来状态(步骤S17)。即，星形曲线从图9所示的形状回到图8所示的形状。而且写入字线WWL1成为非选择，停止电流-Iwrite的供给(步骤S19)。
如上述这样，完成了“0”数据的写入。
下面，进行“1”数据的写入。即，位线驱动器14根据列地址编码信号，选择连接应写入“1”数据的存储单元的位线。这里，假定将“1”数据写入存储单元MC11及MC13中的情况。于是，位线驱动器14选择位线BL1、BL3。而且位线驱动器14向位线BL1、BL3提供100μA左右的电流Iselect(步骤S19)。图14示出这种情况。图14是存储单元阵列11的局部区域电路图。
如图所示，在选定了选择用字线SW1的状态下，向位线BL1、BL3提供电流Iselect。电流Iselect通过存储单元MC11及MC13的磁阻元件20和开关晶体管21的电流路径流入接地电位。
于是，在存储单元MC11及MC13的磁阻元件20中产生焦耳热。结果，磁阻元件20成为高温状态，其写入磁场(电流)阈值降低(步骤S20)。即，存储单元MC11及MC13的星形曲线从图8所示的星形曲线变为图9所示的星形曲线。其它存储单元的星形曲线则维持着图8所示的形状。
接着，写入字线驱动器18、19根据行地址译码信号选择写入字线WWL1。而且，向字线WWL1供给电流+Iwrite。即，写入字线驱动器18向写入字线WWL1提供500μA左右的电流Iwrite(步骤S21)。电流Iwrite通过写入字线WWL1流到写入字线驱动器19。图15示出这种情况。图15是存储单元阵列11的局部区域的电路图。
如图所示，在使电流Iselect流过存储单元MC11及MC13的磁阻元件20的状态下，向写入字线WWL1提供电流+Iwrite。于是，在写入字线WWL1周围形成磁场，借助该磁场的影响将“1”数据写入存储单元MC11及MC13的磁阻元件20(步骤S22)。
然后使选择用字线SW1成为非选择，使存储单元MC10、MC11、MC12、MC13...MCn的开关晶体管21成为断开状态。而且使位线BL1、BL3成为非选择，停止供给电流Iselect(步骤S23)。
由于停止供给电流Iselect，存储单元MC11、MC13的磁阻元件20从高温状态冷却下来。从高温状态冷却后，磁阻元件20的写入磁场阈值回到原值(步骤S24)。即，星形曲线从图9所示的形状回到图8所示的形状。
然后，使写入字线WWL1成为非选择，停止供给电流+Iwrite(步骤S25)。
如上述那样，完成了“1”数据的写入。
下面，用图16说明读出工作，图16是读出数据时的存储单元阵列11的局部区域电路图。在此举例说明从存储单元MC10、MC11、MC12同时读出数据的情况。
如图所示，选择用字线驱动器17选择选择用字线SWL1。由此，存储单元MC10、MC11、MC12...MC1n的开关晶体管21成为导通状态。位线驱动器14选择位线BL0、BL1、BL2。由此，向位线BL0、BL1、BL2提供电流Iread。而且，读出放大器放大各位线BL0、BL1、BL2的电位变化，作为读出电压输出。
如果是上述本实施例的MRAM，则在获得第1实施例中说明过的效果(1)～(4)的同时，还获得下述效果(6)、(7)。
(6)可实现能高速工作的MRAM。如果是本实施例的数据写入方法，在选定了写入选择用字线后，在使隧道电流流到连接应写入“0”数据的存储单元的位线的状态下，使电流流到写入字线，写入“0”数据。接着，在使隧道电流流到连接应写入“1”数据的存储单元的位线的状态下，使反向电流流到写入字线，写入“1”数据。通过这一连串的处理，完成了向与同一写入选择用字线连接的全部存储单元的数据写入。
而且，读出时，通过使电流流到多条(全部)位线，可一次性读出保持在与同一选择用字线连接的全部存储单元中的数据。
因此，能一次处理多个数据，从而能高速工作。处理图象数据时，把多个数据作为一个集中一起处理，进行写入和读出是理想的，所以，可以说本方法是特别有效的。
(7)能有效地提高磁阻元件的温度。本效果虽然与在上述第1实施例中说明过的效果(5)相同，但在本实施例中是用接触柱塞形成源线而获得本效果。
在上述第1实施例中用硅化物膜形成源线。这时将源区连接到电源时产生的电阻如上述为约1KΩ左右，约为磁阻元件电阻值的1/10。此值虽在只将数据写入1个存储单元时足够的，但像本实例这样同时将数据写入多个存储单元时就有不足的危险。例如将数据同时写入32个存储单元时，并联连接起来32个磁阻元件的合成电阻值成为约0.3KΩ。于是比在将源区与电源连接时产生的电阻值1KΩ小。因而难以有效地使磁阻元件升到高温。
但是，按照本实施例，利用在硅化物膜28上形成的接触柱塞24形成源线。例如使用钨作为接触柱塞24的材料，如其尺寸为宽0.1μm、高0.3μm，则其表面电阻是0.5Ω左右。因此，将源区连接到电源时产生的电阻值是0.1KΩ以下。此值比多个磁阻元件的合成电阻足够低，因而能有效地使磁阻元件升到高温。所以能抑制写入不良的发生。
在即使不用接触柱塞24形成源线，也能使磁阻元件达到高温的场合下，当然也可以用硅化物膜28形成源线。反之，在第1实施例中，也可以用接触柱塞24形成源线。在本实施例中虽然是在写入”0”数据后再写入“1”数据，当然也可以先写入“1”数据，然后再写入“0”数据。
下面，用图17说明本发明第3实施例的半导体存储器件。图17是本实施例的MRAM的框图。本实施例是将上述第1实施例应用于有交叉点型存储单元的MRAM。因此，存储单元以外的构成与第1实施例相同，其说明从略。
如图所示，存储单元阵列11有呈矩阵状配置的多个[(m+1)×(n+1)个，其中m，n是自然数，图7中只示出(3×3)个]存储单元MC。各存储单元MC包含例如MTJ元件等的磁阻元件20。磁阻元件20的一端与位线BL0～BLn中的任一条连接，另一端与选择用字线SWL0～SWLm中的任一条连接。写入字线WWL0～WWLm中的任一条接近磁阻元件20配置。配置在同一行的磁阻元件20的另一端共同连接到选择用字线SWL0～SWLm中的任一条。写入字线WWL0～WWLm中的任一条布线到配置在同一行的磁阻元件20的近旁。进而，配置在同一列的磁阻元件20的一端共同连接到位线BL0～BLn中的任一条。写入字线WWL0～WWLm与位线BL0～BLn相互垂直地配置。
下面，用图18说明存储单元阵列11的平面图。图18是存储单元阵列11的平面图。本实施例的构造相当于，在第1实施例中去掉开关晶体管，改变选择字线的位置。将图中所示的方向分别定义为困难轴方向和容易轴方向。
如图所示，(1+n)条位线BL0～BLn沿困难轴方向形成为沿容易轴方向的条形(图18中只示出位线BL0～BL2)。(1+m)条写入字线WWL0～WWLm沿容易轴方向形成为沿困难轴方向的条形(图18中只示出写入字线WWL0～WWL2)。而磁阻元件20配置在位线BL0～BLn与写入字线WWL0～WWLm的交点部分上。位线BL0～BLn与磁阻元件20的一端连接。此外，写入字线WWL0～WWLm与磁阻元件20电气隔离且靠近配置。与写入字线WWL0～WWLm平行地设置(1+m)条选择用字线SWL0～SWLm(图18中仅示出选择用字线SWL0～SWL2)。而磁阻元件20的另一端通过引出布线22和接触柱塞40与选择用字线SWL0～SWLm连接。磁阻元件20的形状与上述第1、第2实施例相同。
下面，用图19说明存储单元阵列11的剖面构造。图19是沿图18的19-19线的剖面图。
如图所示，作为写入字线WWL0～WWLm及选择字线SWL0～SWLm起作用的金属布线层32、41沿困难轴方向呈矩阵状形成在层间绝缘膜29上。
进而，在层间绝缘膜29上形成层间绝缘膜33，在层间绝缘膜33中形成接触柱塞40。接触柱塞40与金属布线层41连接。在层间绝缘膜33上形成与接触柱塞40连接的金属线层22。此金属布线层22作为磁阻元件20的引出布线22起作用。
其它结构都与上述第1实施例相同，因而说明省略。
下面，用图17、图20说明上述结构的MRAM的工作。首先，举出将数据写入配置在位线BL1与选择用字线SWL1(写入字线WWL1)的交点上的存储单元MC11的情况为例，说明写入工作。图20是本实施例的MRAM的写入工作流程图。
首先，在图20的步骤S31中，使电流Iselect从连接选择存储单元MC11的位线BL1，通过磁阻元件20的隧道结流到选择用字线SWL1。即，首先，选择用字线驱动器17根据行地址译码信号选择选择用字线SWL1。这时，选择用字线驱动器17有电流汇点功能。随后，位线驱动器14根据列地址译码信号选择位线BL1。然后，位线驱动器14向位线BL1提供100μA左右的电流Iselect。图21示出该情况。图21是存储单元阵列11的局部区域的电路图。
如图所示，在选定了选择用字线SWL1的状态下，将电流Iselect提供给位线BL1。由上述可知，虽然位线BL0～BLn的一端与位线驱动器14连接，但其另一端却与存储单元MCmq～MCmn的磁阻元件20连接或者成为浮置状态。因而电流Iselect从位线驱动器14通过存储单元MC11的磁阻元件20的隧道结流到选择用字线驱动器17。
于是，如在第1实施例中说明过的那样，在存储单元MC11的磁阻元件20产生焦耳热，其写入磁场(电流)阈值降低(步骤S32)。
下面，进行在第1实施例中说明过的步骤S4、S5的动作。即，写入字线驱动器18、19向写入字线WWL1供给500μA左右的电流Iwrite(步骤S33)。图22示出此种情况。图22是存储单元阵列11的局部区域的电路图。
如图所示，在使电流Iselect流到存储单元MC11的磁阻元件20的状态下，使电流Iwrite流到写入字线WWL1。于是，借助Iwrite形成的磁场，将数据写入存储单元MC11的磁阻元件20(步骤S34)。
然后，使选择用字线SWL1和位线BL1成为非选择，停止供给电流Iselect(步骤S35)。结果，存储单元MC11的磁阻元件20的写入磁场阈值返回原值(步骤S36)。然后，使写入字线WWL1成为非选择，停止供给电流Iwrite(步骤S37)。
如上述那样，进行数据的写入。
下面，以从存储单元MC11读出数据的情况为例说明读出工作。由于数据读出方法与以往大致相同，在此进行简单说明。图23是数据读出时的存储单元阵列11的局部区域的电路图。
如图所示，选择用字线驱动器17选定选择用字线SWL1。这时，选择用字线驱动器17有电流汇点功能。位线驱动器14选择位线BL1。由此，向位线BL1提供电流Iread。读出放大器13放大位线BL1的电位变化并作为读出电压输出。
如果是上述本实施例的MRAM，则即使在有交叉点型存储单元的MRAM中，也能获得上述实施例1中说明过的效果(1)～(5)。另外，在本实施例中也能应用上述第2实施例中说明过的写入方法和读出方法。即，通过选择多个位线能同时写入和读出多个数据。用本方法能同时获得第2实施例中说明过的效果(6)。
在本实施例中位线驱动器14供给电流Iselect。但是，如果是使电源Iselect流到磁阻元件隧道结的构成也可以，例如选择用字线驱动器17供给电流Iselect也可以。
下面用图24说明本发明实施例的半导体器件。图20是本实施例的MRAM的框图。本实施例是将上述第1实施例应用于有交叉点型存储单元的MRAM，且用写入位线进行数据的写入。
如图所示，MRAM10具有：存储单元阵列11、列译码器12、100、读出放大器13、选择用位线驱动器110、写入位线驱动器120、130、行译码器140以及字线驱动器150。
存储单元阵列11有呈矩阵状配置的多个[(m+1)×(n+1)个，其中m，n是自然数，图24中只示出(3×3)个]存储单元MC。各个存储单元MC包含例如MTJ元件等的磁阻元件20。磁阻元件20的一端与选择用位线SBL0～SBLn中的任一条连接，另一端与字线WL0～WLm中的任一条连接。而且，写入位线WBL0～WBLn中的任一条靠近磁阻元件20配置。配置在同一行的磁阻元件20的另一端共同连接到字线WL0～WLm中的任一条上。配置在同一列的磁阻元件20的一端共同连接到选择用位线SBL0～SBLn中的任一条上。进而，在配置在同一列的磁阻元件20的近旁配置写入位线WBL0～WBLn中的任一条。字线WL0～WLm与选择用位线SBL0～SBLn相互垂直配置。
列译码器12、100译码列地址信号，获得列地址译码信号。
选择用位线驱动器110在写入和读出时，根据列地址译码信号选择选择用位线SBL0～SBLn中的任一条。
在写入时，写入位线驱动器120、130根据列地址译码信号选择写入位线WBL0～WBLn中的任一个。而写入位线驱动器120、130中的任一个都有电流源的功能，向已选择的写入位提供电流。这时，另一个有电流汇点的功能。写入位线驱动器120、130中的任一个可通过供给电流控制向存储单元的写入数据。
行译码器140译码行地址信号，获得行地址译码信号。
在写入和读出时，字线驱动器150根据行地址译码信号选择字线WL0～WLn中的任一个。
读出放大器13放大从被行译码器140和列译码器12、100选择的存储单元中读出的数据。
下面，用图25说明存储单元阵列11的平面图。图25是存储单元阵列11的平面图。将图中的方向分别定义为困难轴方向和容易轴方向。
如图所示，(1+m)条字线WL0～WLm沿困难轴方向形成为沿容易轴方向的条形(图25中仅示出字线WL0～WL2)。(1+n)条写入位线WBL0～WBLn沿容易轴方向形成为沿困难轴方向的条形(图25中只示出写入位线WBL0～WBL2)。而且，磁阻元件20配置在字线WL0～WL与写入位线WBL0～WBLn的交点部分上。字线WL0～WLm与磁阻元阵20的另一端连接。此外，写入位线WBL0～WBLn与磁阻元件20电气隔离且靠近配置。(1+n)条选择用位线SBL0～SBLn与写入位线WBL0～WBLn平行设置(图25中只示出选择用位线SBL0～SBL2)。磁阻元件20的一端通过引出布线22和接触柱塞50与选择用位线SBL0～SBLn连接。磁阻元件20的形状与上述第1第2实施例相同。
下面，用图26说明存储单元阵列11的剖面结构。图26是沿图25的26-26线的剖面图。
如图所示，有字线WL0～WLm功能的金属布线层51在层间绝缘膜29上形成为沿容易轴方向的条形。然后，在金属布线层51上形成多个磁阻元件20。磁阻元件20的形状如上述第1实施例中说明的那样。在层间绝缘29上形成覆盖金属布线层51及磁阻元件20的层间绝缘膜52。
在层间绝缘膜52上形成与磁阻元件20的铁磁性层35连接的金属布线层22。金属布线层22有磁阻元件20的引出布线的功能。然后，在层间绝缘膜52上还形成层间绝缘膜53，使其覆盖金属布线层22。
与金属布线层22连接的接触柱塞50形成在层间绝缘膜53中。然后，在层间绝缘膜53上使与接触柱塞50连接的金属布线层54及与金属布线层54隔离的金属布线层55形成为沿困难轴方向(与纸面垂直的方向)的条形。金属布线层54、55分别有选择用位线SBL0～SBLn及写入位线WBL0～WBLn的功能。金属布线层55形成为大致位于磁阻元件20的正上方。在层间绝缘膜55上形成层间绝缘膜56。
下面，用图24、图27说明上述结构的MRAM的工作。首先，以将数据写入配置在字线WL1与选择用位线SBL1(写入位线WBL1)的交点上的存储单元MC11中的情况为例说明写入工作。图27是本实施例的MRAM的写入工作的流程图。
首先，在图27的步骤S41中，使电流Iselect从连接选择存储单元MC11的字线WL1通过磁阻元件20的隧道结流到选择用位线SBL1。即，首先，选择用位线驱动器110根据列地址译码信号选来择选择用位线SBL1。这时，选择用位线驱动器110有电流汇点功能。随后根据行地址译码信号选择字线WL1。然后，字线驱动器150向字线WL1提供100μA左右的电流Iselect。图28示出此状态。图28是存储单元阵列11的局部区域的电路图。
如图所示，在选定了选择用位线SBL1的状态下，向位线WL1提供电流Iselect。虽然字线WL0～WLm的一端与字线驱动器150连接，但其另一端与例如存储单元MCm0～MCmn连接或者成为浮置状态。因而电流Iselect从字线驱动器150通过存储单元MC11的磁阻元件20的隧道结流入选择用位线驱动器110。
于是，如在第1实施例中说明过那样，在存储单元MC11的磁阻元件中产生焦耳热，其写入磁场(电流)阈值下降(步骤S42)。
随后，写入位线驱动器120、130选择写入位线WBL1。然后，写入位线驱动器120向写入位线WBL1提供500μA左右的电流Iwrite(步骤S43)。图29示出此状态。图29是存储单元阵列11的局部区域的电路图。
如图所示，在使电流Iselect流到存储单元MC11的磁阻元件20的状态下，使电流Iwrite流到写入位线WBL1。于是，借助由Iwrite产生的磁场将数据写入存储单元MC11的磁阻元件20(步骤S44)。
然后，使选择用位线SBL1及字线WL1成为非选择，停止供给电流Iselect(步骤S45)。结果，存储单元MC11的磁阻元件20的写入磁场阈值回到原值(步骤S46)。然后，使写入位线WBL1成为非选择，停止供给电流Iwrite(步骤S47)。
如上述那样，进行数据的写入。
下面，以从存储单元MC11读出数据的情况为例说明读出工作。由于数据的读出方法与以往大致相同，在此简单说明。图30是数据读出时的存储单元阵列11的局部区域的电路图。
如图所示，字线驱动器150选择字线WL1。这时，字线驱动器150有电流汇点功能。选择用位线驱动器110选择用位线SBL1。由此，从选择用位线驱动器110向选择用位线BL1供给电流Iread。读出放大器13放大位线BL1的电位变化，作为读出电压输出。
如果是上述本实施例的MRAM，在具有用流到位线的电流控制写入数据的交叉点型存储单元的MRAM中，也获得上述第1实施例中说明过的效果(1)～(5)。在本实施例中也适用上述第2实施例中说明过的写入方法和读出方法。即，通过选择多条位线能同时写入和读出多个数据。用本方法能同时获得在第2实施例中说明过的效果(6)。
在本实施例中字线驱动器150供给电流Iselect。但是，只要是使电流Iselect流到磁阻元件的隧道结就可以，例如选择用位线驱动器110供给电流Iselect也可以。
下面，用图31说明本发明第5实施例的半导体存储器件。本实施例提供在上述第1～第4实施例中不将接触柱塞形成在磁阻元件20的正上方和正下方的结构。图31是本实施例的MRAM的存储单元阵列的剖面图，是沿在第2实施例中说明过的图2中的3-3线方向的剖面图。
如图所示，本实施例的构造是，在图2所示的构造中使用引出布线60连接磁阻元件20的铁磁性层(记录层)37和位线39。即，在图2的构成中，在层间绝缘膜38上形成金属布线层60。该金属布线层60与磁阻元件20的铁磁性层37连接，一直形成在接触柱塞34、30的正上方区域。然后，在层间绝缘膜38上形成层间绝缘膜62。在层间绝缘膜62上形成有位线功能的金属布线层39。接触柱塞61形成在层间绝缘膜62中，通过接触柱塞61连接引出布线60和位线39。接触柱塞61不存在于磁阻元件20的正上方区域，例如，形成在接触柱塞30、34的正上方区域。
图32也是本实施例的MRAM的存储单元阵列的剖面图，是沿在第3实施例中说明过的图18中的19-19线剖面图。
如图所示，本构造也与图31那样，在图18所示构造中，用引出布线60连接磁阻元件20的铁磁性层(记录层)37和位线39。
图33也是本实施例的MRAM存储单元阵列的剖面图，是沿第4例中说过的图25的26-26线方向的剖面图。
如图所示，本实施例的构造是，在图18所示的构造中使用引出布线60连接磁阻元件20的铁磁性层(记录层)37和字线51。即，在图18的构成中，在字线51上形成层间绝缘膜62。然后，在层间绝缘膜中形成接触柱塞。接触柱塞61与字线51连接，且位于例如接触柱塞50的正下方区域。在层间绝缘62上形成金属布线层60。然后，在金属布线层60上形成磁阻元件20。即，接触柱塞61不存在于磁阻元件20的正下方区域。
如果是具有本实施例的构成的MRAM，则获得在上述第1～第4实施例中说明过的(1)～(7)的效果，同时还获得下述效果(8)。
(8)能有效地使磁阻元件发热。
在通过在磁阻元件流过电流，产生焦耳热，结果使之升高温度时，该热从导热率高的布线部分散失。因而在磁元件的正上方或正下方区域取得磁阻元件与金属布线层(字线或位线)的接触时，热容易散失。结果，大部分热都散失了，难以有效地使磁阻元件提高温度。于是，存在必须增大电流Iselect的值的可能性。
但是，作为本实施例的结构，在磁阻元件的正上方和正下方区域以外的部分取得磁阻元件与字线或者位线的接触。即，在磁阻元件的正上方和正下方区域不存在接触柱塞，也不存在字线与位线的接触部分。因此，在磁阻元件的隧道势垒层产生的热难以散逸，能有效地使磁阻元件提高温度。结果，能降低电流Iselect，进而减少MRAM消耗的电力。
下面，对本发明第6实施例的半导体器件进行说明。本实施例是，在上述第1～第5实施例中，在磁阻元件周围的层间绝缘膜中设置空洞。
图34～图39是本实施例的MRAM的存储单元阵列的剖面图。图34与第1、第2实施例中说明过的结构对应，是沿图2中的34-34线方向的剖面图。图35与第3实施例中说明过的结构对应，是沿图18中的35-35线方向的剖面图。图36与第4实施例中说明过的结构对应，是沿图25中的36-36线方向的剖面图。图37～图39与第5实施例中说明过的结构对应，分别是沿图2中的34-34线方向、图18中的35-35线方向、图25中的36-36线方向的剖面图。
如图所示，在上述第1～第5实施例说明过的结构中，在相邻的磁阻元件20、20间的层间绝缘膜中形成空洞63。
如果是本实施例的MRAM，在取得在上述第1～第5实施例中说明过的效果(1)～(8)的同时，还取得下述的效果(9)、(10)。
(9)能更有效地使磁阻元件发热。
如上所述，在磁阻元件产生的热通过金属布线层散失。但是不仅如此，热也通过周围的层间绝缘膜散失。为此，作为本实施例的结构，在磁阻元件周围形成空洞63。通常空洞的导热率极低。从而能抑制热通过层间绝缘膜而散失。结果，能有效地使磁阻元件提高温度，进一步降低MRAM的功率消耗。
(10)能提高写入工作的可靠性。
特别是MRAM向微粒化发展时，非选择存储单元受到相邻的选择存储单元产生的热的影响，写入阈值降低。结果，有发生误写入的担心。但是，如果具有本实施例的结构，能用空洞有效地抑制热向相邻非选择存储单元传导。从而抑制误写入的发生，能提高写入工作的可靠性。
如上所述，空洞63对阻碍热传导来说不过是热传导防止区域。因此，只要能阻碍热传导就行，并不是非空洞不可，也可以用比层间绝缘膜的导热率低的材料形成该区域，代替空洞。
下面，对本发明第7实施例的半导体器件进行说明。本实施例是在上述第1～第6实施例中，通过对记录层材料下功夫，使磁阻元件的写入阈值更加降低。图40是本实施例MRAM的，特别是磁阻元件及其周围结构的剖面图。在图40中，只示出在上述第1～第6实施例中说明过的剖面图中引出布线22上层的区域。
如图所示，在引出布线22上形成磁阻元件20。引出布线22用例如膜厚3nm的Ta层、膜厚30nm的Al层、和膜厚30nm的Ta层依次形成的叠层膜构成。磁阻元件20包含固定层35、隧道势垒膜36和记录层37。固定层35由在引出布线22上依次形成的例如3nm的坡莫合合层(Py：80％NiFe合金)、15nm的IrMn层及膜厚5nm的CoFe层的叠层膜形成。隧道势垒膜36由例如膜厚15nm的Al2O3膜形成。记录层37由在隧道势垒膜36上依次形成的例如10nm的45％NiFe层70及10nm的35％的NiFe层71构成的层叠膜形成。在两个NiFe层70、71中，NiFe层70实质上具有记录层功能。进而，在记录层37上形成盖层72。盖层72由依次形成例如膜厚20nm的Ta层、膜厚50mn的Al层以及膜厚10nm的Ta层的叠层膜形成。然后，盖层72的上面与成为位线的金属布线层39连接。
图41是表示沿图40中的X7-X7′线方向的各层的热膨胀率的曲线图。
如图所示，隧道势垒膜36和与其相连的45％NiFe层70有相同的热膨胀率，其值为例如6.5×10-6/K。45％NiFe层70有正的磁致伸缩常数，其值为例如2×10-5。此外，在45％NiFe层70上形成且与盖层72连接的35％NiFe层71，有比45％NiFe70小的热膨胀率，其值为例如1×10-7/K。
按照本实施例的结构，除获得在上述第1～第6实施例中说明过的效果(1)～(10)外，还获得下述效果(11)。
(11)能更有效地降低磁阻元件的写入阈值。下面详细说明本效果。
在上述第1～第6实施例中，通过使电流流到磁阻元件而提高温度，结果，使磁阻元件的写入阈值磁场降低。从而要考虑以下这样的悬念。即，在磁阻元件的耐热性降低的情况下，在例如400℃左右以上的温度，反铁磁性膜中的Ir等的金属原子扩散，会担心磁阻元件的元件特性恶化。因此，在MRAM的结构方面，在为了降低磁阻元件的写入阈值而必须的温度在400℃左右以上时，因长时间使用而使磁阻元件的特性恶化，进一步成为MRAM的可靠性不佳的原因。
然而，如果是本实施例的结构，使都含有Ni及Fe元素且Ni含量互不相同的合金层叠形成记录层37。且，热膨胀率高的一个形成为与隧道势垒膜相接，热膨胀率低的另一个形成为与盖层相接。图42是表示向磁阻元件供给电流Iselect时的状态的示意图。写入时，若电流Iselect流到磁阻元件，构成磁阻元件的各层按照与材质对应的各膨胀率来膨胀。于是，在记录层37中，由于NiFe层70具有与隧道势垒膜36相同程度的热膨胀率，所以膨胀的程度也与隧道势垒膜相同。但是NiFe层71由于热膨胀率小，所以与NiFe层70相比膨胀的程度小。从在与NiFe层71相连的NiFe层70上产生压缩应力。于是，因NiFe层70有正的磁致伸缩常数，由于磁致伸缩的相反效应，NiFe层70中的自旋方向以偏离容易轴方向的方式旋转。结果，写入阈值磁场降低。即，不仅仅只是因焦耳发热，而且也因磁致伸缩的反效应，使写入阈值磁场降低。结果，就能用更小的写入电流Iwrite进行写入工作。
为了有效地实现写入阈值磁场的降低，作为磁致伸缩常数的值，希望其绝对值大于5×10-6。更优选地，像本实施例那样，是2×10-5左右。
如果对存储单元停止供给电流Iselect，选择存储单元的温度下降，也能缓和在记录层产生的应力。因此，写入阈值磁场再次增大(返回原值)，能防止误写入。
图43是表示本实施例的变形例的MRAM的磁阻元件的热膨胀率的曲线图，是表示沿图40中的X7-X7′线方向的各层的热膨胀率的曲线图。
如图所示，在NiFe层70的磁致伸缩常数为负时，即使使NiFe层71的热膨胀率比NiFe层70大，也能获得与上述实施例同样的效果。
为了获得足够的写入阈值足够的变化，即自旋方向变化，实质上有记录层功能的NiFe层70的磁致伸缩常数的绝对值希望在约1×10-5以上。
在上述第7实施例中，以NiFe层71作为记录层的一部分的情况为例进行了说明。但是，如上述那样实质上有记录层功能的是NiFe层70，NiFe层71由于对NiFe层71施加应力，说起来应称之为应力施加层。因此，在记录层37的磁致伸缩常数为正时也可以在记录层37上重新形成热膨胀率比记录层37低的层。当然，在记录层37的磁致伸缩常数为负时，应重新在记录层37上形成的层，用热膨胀率比记录层37大的材料形成。这时记录层37上的应力施加层也可以是非磁性体等，对其材料设有限定。
进而，与隧道势垒膜36相接的层(在上述实施例中是NiFe层70)的热膨胀率希望与隧道势垒膜36的热膨胀率相同。因此，能降低与隧道势垒膜36有关的应力，能提高长期使用MRAM的可靠性。
以下，对本发明第8实施例的半导体存储器件进行说明。本实施例是与上述第7实施例一样，通过对记录层下功夫，利用磁致伸缩的影响降低写入阈值。图44是本实施例的MRAM的、特别是磁阻元件及其周围结构的剖面图。在图44中只示出引出布线22上层的区域。
如图所示，在引出布线22上形成磁阻元件20。磁阻元件20包含固定层35、隧道势垒膜36和记录层73。像在第7实施例中说明的那样，固定层35由例如CoFe/IrMn/Py层叠膜形成。隧道势垒膜36由例如Al2O3膜形成。而记录层73由例如NiFe合金形成。然后，在记录层73上形成盖层71，在盖层71上形成金属布线层39。记录层73有正的磁致伸缩常数，形成记录层73的NiFe合金，沿着从隧道势垒膜36向盖层71的方向，其Ni含量连续变化，一直下降。
图45A是表示沿图44中的X8-X8′线方向的记录层73的热膨胀率的曲线图。
如图所示，记录层73的热膨胀率从与隧道势垒膜36的界面向与盖层71的界面连续变化，按1次函数或n次函数降低。这是因为NiFe合金中的Ni含量减少。
按照本实施例的结构，获得与上述第7实施例同样的效果(11)。如上述第7实施例那样，即使不使热膨胀率不同的二层重叠，而是在记录层73内部使热膨胀率变化，也能获得与第7实施例同样的作用效果。
图45B是表示本实施例的变形例的MRAM的磁阻元件的热膨胀率的曲线图，是表示沿图44中的X8-X8′线方向的各层的热膨胀率变化的曲线图。
如图所示，在记录层73的磁致伸缩常数为负时，即使从隧道势垒膜36的界面向盖层71的界面增加Ni含量，也能获得与上述第7实施例同样的效果。
如上所述，在和隧道势垒膜36的界面中的记录层73的热膨胀率，希望是与隧道势垒膜36相同程度的大小。
下面，说明本发明第9实施例的半导体存储器件。本实施例是，在上述第1～第6实施例中，在记录层上形成压电效应膜。图46是本实施例MRAM的、特别是磁阻元件及其周围结构的剖面图。在图46中只示出从引出布线22起的上层的区域。
如图所示，在引出布线22上形成磁阻元件20。磁阻元件20包含固定层35、隧道势垒膜36以及记录层37。如第7实施例中说过的那样，固定层35由例如CoFe/IrMn/Py层叠膜构成。隧道势垒膜36由例如Al2O3膜构成。而记录层37由例如NiFe合金构成。而且，在记录层37上形成压电效应元件74，在压电效应膜74上形成盖层71。压电效应膜用例如Pb(Zr，Ti)O3或PZT等制成，只要是产生压电效应的材料就行，并不仅限于此。
按照本实施例的结构，除了在上述第1～第6实施例中说明过的效果(1)～(10)外，还能获得下述效果(12)。
(12)能更有效地降低磁阻元件的写入阈值。
本效果是借助与上述(11)大致相同的作用而获得的。作为本实施例的结构，是在记录层37上形成压电效应膜74。对压电效应膜施加电场则产生变形。因此，写入时使电流Iselect流到磁阻元件20则压电效应膜74产生变形。受到此变形的影响，在记录层37中，与上述第7、第8实施例同样，借助磁致伸缩的相反效应，自旋方向以偏离容易轴方向的方式旋转。结果，写入阈值磁场下降。即，与焦耳发热作用的效果一起，使写入阈值磁场降低，结果，用更小的写入电流Iwrite就能进行写入工作。
如果停止向选择存储单元供给电流Iselect，选择存储单元的温度就下降，也缓和了在记录层上产生的变形。因此，写入阈值磁场再次增大(回到原值)，能防止误写入。
也可以将本实施例与上述第7、第8实施例组合。即，也可以将记录层的热膨胀率形成为像上述第7、第8实施例中说明过的那样的分布，进而在记录层上形成压电效应膜。
下面，用图47说明本发明第10实施例的半导体存储器件。本实施例是在上述第1、第2实施例中说过的MRAM结构中，对位线驱动器与位线的连接关系下功夫。图47是本实施例的MRAM的框图。
如图所示，本实施例的MRAM结构，在图1中是将列译码器12分成两个列译码器160、170，将读出放大器13分成两个读出放大器180、190。将位线驱动器14分成两个位线驱动器200、210。列译码160、读出放大器180和位线驱动器200夹着存储单元阵列11配置成与列译码器170、读出放大器190和位线驱动器210相对置。
位线驱动器200根据在列译码器160中获得的列地址译码信号，向偶数列的位线BL0、BL2、BL4、...BL(n-1)供给电流。读出放大器180放大在偶数列位线BL0、BL2、BL4、...BL(n-1)读出的电流。
位线驱动器210根据在列译码器170中获得的列地址译码信号，向奇数列的位线BL1、BL3、BL5、...BLn提供电流。读出放大器190放大在奇数列位线BL1、BL3、BL5、...BLn读出的数据。
如按照上述结构的MRAM，能进一步同时获得下述效果(13)。
(13)能缩小MRAM的单元面积。即，如按照本实施例的结构，将位线驱动器和读出放大器分开配置在存储单元阵列的上下。在由于位线驱动器及读出放大器的宽度大，不能缩小存储单元阵列时，通过像本结构这样，将位线驱动器和读出放大器分散配置，能缩小存储单元阵列。结果，能削减MRAM的占用面积，实现高密度的MRAM。
图48是本实施例的第1变形例的MRAM的框图。本变形例是将上述第10实施例应用于在第3实施例中说过的MRAM。如图所示，在有交叉点型存储单元的场合本实施例也适用。
图49是本实施例第2变形例的MRAM框图。本变形例是将上述第10实施例应用于在第4实施例中说过的MRAM。如图所示，本变形例的MRAM结构，在图24中是将行译码器140分成两个行译码器250、270，将字线驱动器150分成两个字线驱动器260、280。行译码器250和字线驱动器260夹着存储单元阵列11，配置成与行译码器270和字线驱动器280相对置。
字线驱动器260根据由行译码器250获得的行地址译码信号，向偶数行字线WL0、WL2、WL4、...WL(m-1)供给电流。字线驱动器280根据由行译码器270实行的行地址译码信号，向奇数行字线WL1、WL3、WL5、...WLm供给电流。
即使用本变形例也能获得上述效果(13)。即，按照本变形例的结构，对偶数和奇数行的每条字线，将字线驱动器分开配置在存储单元阵列的上下。在由于字线驱动器宽度大，不能使存储单元阵列小的情况下，如本结构那样，将字线驱动器分散配置，能使存储单元阵列小。结果，能削减MRAM的占用面积，实现高密度的MRAM。
本实施例及其变形例，虽然以上述第1～第4实施例为例进行了说明，但存储单元及其周围的结构当然也适用于在上述第5～第9实施例中说明过的结构的情况。
下面，用图50说明本发明第11实施例的半导体存储器件。本实施例是在上述第1～第3实施例中描述过的MRAM中，使列译码器、读出放大器和位线驱动器等在多个存储单元阵列之间共用。图50是本实施例的MRAM的框图。
如图所示，具有沿位线方向相邻的两个存储单元阵列11、11。而且，在相邻的两个存储单元阵列11、11之间的区域上配置列译码器220、读出放大器230及位线驱动器240。驱动器240根据在列译码器220获得的列地址译码信号向任何一个(或两个)存储单元阵列11供给电流。读出放大器230根据在列译码器220获得的列地址译码信号，放大在两个存储单元11中的任何一个的位线中读出的数据。
按照上述结构MRAM，进一步同时获得下述的效果(14)。
(14)能提高读出精度。即，作为本实施例的结构，在相邻的存储单元阵列之间配置列译码器、读出放大器及位线驱动器，在两个存储单元阵列之间共用它们。关于这一点，与在上述第1～第3实施例中说明过的图1及图17所示的结构相比，在第1～第4实施例中，与仅将存储单元阵列11的规模沿位线方向扩大2倍的情况相比，本实施例的结构从位线驱动器及读出放大器到存储单元的距离变短。因此，位线布线电阻导致的电位下降的影响变小，所以能提高数据的读出精度。由于在2个存储单元阵列共用读出放大器及位线驱动器，所以能削减读出放大器及位线驱动器的占用面积。结果，能实现可靠性高而且价廉的MRAM。
图51是本实施例的变形例的MRAM的框图。本变形例是将上述第11实施例用于在第4实施例中描述过的图24的结构。如图所示，在沿位线方向相邻的2个存储单元阵列11、11之间的区域上配置列译码器290、读出放大器300、选择用位线驱动器310及等入用位线驱动器320。在两个存储单元阵列11、11间共用它们。即，选择用位线驱动器310根据在列译码器290获得的列地址译码信号，向任一个(或两个)存储单元阵列11的选择用位线SBL供给电流。写入用位线驱动器320根据列地址译码信号，向任一个(或两个)存储单元阵列11的写入用位线WBL提供电流。读出放大300根据列地址译码信号，放大在两个存储单元阵列11中的任一个中的位线SBL读出的数据。
用上述结构也能获得上述效果(13)。本实施例及其变形例虽然以上述第1～第4实施例为例进行了说明，但存储单元及其周围的结构当然也适用于在上述第5～第9实施例中说明过的结构的情况。也可以将上述第10实施例与第11实施例组合。
如上所述，按照上述第1～第11实施例的MRAM，写入时向有用2个铁磁性体膜夹着隧道势垒膜的结构的磁阻元件，提供从一个铁磁性体膜通过隧道势垒膜流到另一个铁磁性体膜的电流Iselect。结果，使选择存储单元中所含的磁阻元件提高温度，写入阈值降低。因此，借助于用一条布线形成的磁场就能进行数据写入。而这时，由于通过提高温度而使磁阻元件的写入阈值降低，因而与以往相比大幅度地减少了必要的写入电流。结果，能缩小电流驱动电路。进而，在写入时仅使选择存储单元的磁阻元件提高温度，非选择存储单元的磁阻元件不提高温度。即，仅选择存储单元降低写入阈值。因此，能有效地防止误写入的发生，提高MRAM写入工作的可靠性。
如按照上述第1～第11实施例中的MRAM，与在现有技术说明过的将FeMn用作记录层的GMR元件相比，能获得下述这样的效果。在现有技术说明过的GMR元件，由于作为反铁磁性膜的FeMn加热到尼耳温度以上，产生反铁磁性-铁磁性转移。而且，借助由读出线与字线的双轴产生的磁场，使FeMn的自旋方向倒转。在文献中，流过读出线的电流约5mA，流过字线的电流约200mA，电流值非常大。于是，在进行微细化时难以控制MTJ元件记录层的形状。因此，在制造工序的管理上，现实的是只管理例如短轴方向的长度，而需更对长轴方向的长度容许某种程度的偏差。这时，虽能很好地控制容易轴方向的反转磁场，但控制困难轴方向的特性非常困难。即，在借助由字线与位线的双轴产生的磁场进行写入工作时，难以确保该工作的容限。但是，按照本发明的第1～第11实施例，将MTJ元件用于存储单元，使隧道电流垂直地流到隧道势垒膜，加热MTJ元件。该电流对记录层不产生有效的磁场。即，借助由1条布线产生的磁场进行写入，能实现完全用1轴磁场进行的写入工作。而且，MTJ元件的加热能用比使用上述GMR元件时流到读出线的电流大幅度减小的隧道电流有效地进行。因此，即使进行微细化时，也能充分确保写入工作的容限，提高MRAM的工作可靠性。
由于借助由电流Iselect产生的磁场能防止非选择存储单元成为半选择状态，电流Iselect的大小，希望是电流Iwrite的约1/3以下。
将MTJ元件用作磁阻元件时，其电阻值约为10KΩ，与使用GRM(巨磁致电阻)元件等时相比，获得高电阻。发热量用(电阻值)×(电流值)2表示。因此，通过将MTJ元件用作磁阻元件，能有效地使磁阻元件发热，大幅度地降低电流Iselect。
在电路结构上，虽然使电流Iselect和读出电流Iread的方向与上述实施例反向，但有时能使电路面积缩小。这时，如图52所示，能实现将存储单元中包含的选择晶体管作成P沟道MOS晶体管。借助这样的结构，即使在电流Iselect和读出电流与上述实施例相反时，也能抑制衬底偏压效应，获得读出工作及写入工作稳定的MRAM。
在材料与结构的关系上，在电流Iselect与写入电流Iwrite程度相同时，使供给Iselect的布线与记录层的距离比供给用以形成磁场的Iwrite的布线与记录层的距离大是有效的。由布线产生的磁场强度大致与距离成反比，所以希望前者为后者的约3倍。
而且，在上述第1～第4实施例中，对供给电流Iselect后再供给写入电流Iwrite的情况已进行了说明。但是，也可以在先供给写入电流Iwrite的状态下再供给电流Iselect。这时在施加常温下写入阈值以下的磁场的状态下，通过使选择存储单元上升到高温使写入阈值下降来进行写入。即使在这种情况下，也希望在停止施加磁场前使磁阻元件的温度下降。
关于电流Iselect的方向，在穿透隧道势垒膜的电子从固定层流向记录层时，有效地使写入阈值反转。换言之，在夹着隧道势垒膜设置的两个铁磁性体膜中，希望使记录层为高电位供给电流Iselect。即，把隧道势垒膜隧穿而来的电子由于撞击记录层而损失能量。其结果，可以作为加热记录层。如除第6实施例外的实施例那样，在引出线只与记录层和固定层中的任一个相连而形成时，希望与引出布线相连的一侧成为高电位。
在上述第1～第11实施例及其变形例中，虽举例说明了将MTJ元件用作磁阻元件的存储单元的情况，但也可以是使用例如GMR元件、CMR(超巨磁致电阻)元件的情况。
在本发明第1～第11实施例的随机存取存储器(半导体存储器件)中，各种各样的适用例都是可能的。在图53～图59中示出这些适用例中的几个。
(适用例1)
作为一个例子，图53示出数字加入者线(DSL)用调制解调器的DSL总线部分。此调制解调器包括：可编程数字信号处理器(DSP)400、模-数转换器410、数-模换器420、滤波器430、440、发射驱动器450、以及接收机放大器460。在图53中省略带通滤波器。另一方面，作为能保持电路代码程序的各种类型的可选的存储器，示出本发明第1～第11实施例的磁随机存取存储器470和EFPROM480。
在本适用例中，作为用来保持电路代码程序的存储器，使用磁随机存取存储器、EFPROM两种类型的存储器。但是，也可以将EPROM置换为磁随机存取存储器，并且不使用两种存储器，而只使用磁随机存取存储器也可以。
(适用例2)
作为另一个例子，图54示出便携式电话终端的实现通信功能的部分。如图54所示，实现通信功能的部分具备：收发天线501、天线共用器502、接收部503、基带处理部504、能用作声音模数/数模变换器的DSP(数字信号处理器)505、扬声器(受话器)506、微音器(送话器)507、发送部508、以及频率合成器509。
如图54所示，在便携式电话终端600上设置控制该便携式电话终端的各部分的控制部500。控制部500是通过CPU总线525连接CPU 521、ROM 522、本发明第1～第11实施例的磁随机存取存储器(MRAM)523、和闪速存储器524而形成的微机。
这里，ROM 522是预先存储在CPU 521中执行程序和显示用字体等所必需的数据的存储器。MRAM 523主要用作工作区域，CPU 521在执行程序中根据需要存储计算过程中的数据，用于暂时存储在控制部500与各部分间交换的数据等情况。闪速存储器524，即使便携式电话终端600的电源断开时，也存储例如当前的设定条件等，在用下次电源导通时做相同设定的使用方法时，存储这些设定参数。即，闪速存储器524是即使便携式电话终端的电源断开，存储在其中的数据也不会消失的非易失性存储器。
在本适用例中虽然使用ROM522、MRAM523、闪速存储器524，但也可以将闪速存储524置换为本发明第1～第11实施例的磁随机存取存储器，进而ROM 522也能置换为本发明第1～第11实施例的磁随机存取存储器。
(适用例3)
图55～59示出将本发明第1～第11实施例的磁随机存取存储器应用于收存智能介质等介质存储信息卡(MRAM卡)的例子。
在图55中，MRAM卡700具有：MRAM芯片701、开口部702、挡板703、外部端子704。MRAM芯片701收存在卡主体700内部，通过开口部702向外部露出。挡板703由具有屏蔽外部磁场效果的材料例如陶瓷构成。在转印数据时开放挡板703，露出MRAM芯片701来进行。外部端子704是用来向外部取出存入MRAM卡内的存储信息数据的端子。
图56、图57示出用以将数据转印到MRAM卡上的转印器件。此转印器件是卡插入型转印器件的顶视图及剖面图。从转印器件800的插入部810插入终端用户使用的第2MRAM卡750，一直插到被制动器820停止为止。制动器820也用作使第1MRAM850与第2MRAM插卡位置重合的构件。第2MRAM卡750在配置到规定位置的同时，还将存入第1MRAM的数据转印到第2MRAM卡内。
图58示出嵌入型转印器件。它是如图中箭头所示，以制动器820为标的，将第2MRAM卡嵌入第1MRAM上进行载置的类型。关于转印方法，因与卡插入型相同，说明从略。
图59示出滑动型转印器件。它与CD-ROM驱动器、DVD驱动器一样，在转印器件800上设置托盘滑板860，此托盘滑板860如图中箭头所示那样工作。托盘式滑板860移动到图中虚线的状态时，将第2MRAM卡750载置到托盘式滑板860上，向转印器件800内部搬送第1MRAM卡。对于搬送第2MRAM卡的前端部到制动器820使之接触这点以及转印方法，由于与卡插入型相同，说明从略。
其它的优点和改进，对本领域技术人员是容易想到的。因此本发明不限于在此展示和叙述的具体细节和代表性实施例。所以，在不超出附属的权利要求书及其等同物界定的本发明总构思的精神和范围内，应该可以进行各种改变。

Claims (28)

1.一种半导体存储器件，其特征在于包括：
包含磁阻元件的多个存储单元，上述磁阻元件具有第1铁磁性膜、在上述第1铁磁性膜上形成的绝缘膜，在上述绝缘膜上形成的第2铁磁性膜；
与上述存储单元中具有的上述磁阻元件靠近且隔离设置的第1布线；
在写入工作时，向上述第1布线供给第1电流，在上述磁阻元件周围形成磁场的第1电流驱动电路；和
在写入工作时和读出工作时，通过上述绝缘膜向上述第1、第2铁磁性膜之间供给第2电流的第2电流驱动电路。
2.根据权利要求1所述的器件，其特征在于，上述第2电流的大小小于等于上述第1电流的1/3。
3.根据权利要求1所述的器件，其特征在于，写入工作结束时，在上述第2电流驱动电路停止供给上述第2电流以后，上述第1电流驱动电路停止供给上述第1电流。
4.根据权利要求1所述的器件，其特征在于，上述第2电流驱动电路，在供给上述第2电流时，使有记录层功能的上述第1、第2铁磁性膜中的任何一个相对于有固定层功能的另一个为高电位。
5.根据权利要求1所述的器件，其特征在于，
上述存储单元还具有开关晶体管，该开关晶体管具有栅，与上述第1、第2铁磁性膜中的任一个连接的电流通路的一端，和与第1电位节点连接的电流通路的另一端；
上述第2电流驱动电路包含第1电流源和电压源，在上述写入工作时，上述第1电流源从上述第1、第2铁磁性膜中的另一个供给上述第2电流，通过上述电压源向上述开关晶体管的栅供给电压，从而使上述第1、第2铁磁性膜之间流过上述第2电流。
6.根据权利要求5所述的器件，其特征在于还包括：
呈矩阵状配置上述存储单元而成的存储单元阵列；
把靠近同一行的上述存储单元的上述磁阻元件设置的上述第1布线共同连接的写入字线；
把同一行的上述存储单元的上述开关晶体管的上述栅共同连接的选择用字线；
把同一列的上述存储单元的上述第1、第2铁磁性膜中的另一个共同连接的位线；
选择上述写入字线和选择用字线的行译码器；和
选择上述位线的列译码器，
其中，上述第1电流驱动电路向由上述行译码器选定的上述写入字线供给上述第1电流；
上述第1电流源向由上述列译码器选定的上述位线供给上述第2电流；
上述第2电压源向由上述行译码器选定的上述选择用字线供给上述电压。
7.根据权利要求6所述的器件，其特征在于还包括：
连接上述第1、第2铁磁性膜中的任何一个和上述开关晶体管的上述电流通路的一端的第1引出布线和第1接触柱塞；和
连接上述第1、第2铁磁性膜中的另一个和上述位线的第2引出布线和第2接触柱塞，
其中，上述第1、第2接触柱塞形成在除上述磁阻元件的正下方及正上方以外的区域上。
8.根据权利要求6所述的器件，其特征在于，上述存储单元具有：
上述开关晶体管，它具有互相隔离地形成在半导体衬底的表面内的源·漏区、和隔着栅绝缘膜形成在上述源·漏区之间的上述半导体衬底上的栅电极，并由在上述半导体衬底上形成的第1层间绝缘膜所覆盖；
在上述第1层间绝缘膜上形成的引出布线层；
在上述第1层间绝缘膜中形成，并连接上述开关晶体管的漏区和上述引出布线层的第1接触柱塞；
在上述引出布线层上形成的上述磁阻元件；和
在上述第1层间绝缘膜中且在上述磁阻元件的正下方区域形成的上述第1布线，
上述第1布线在上述第1层间绝缘膜中，由位于最下层的金属布线层形成。
9.根据权利要求8所述的器件，其特征在于还包括：在上述第1层间绝缘膜中形成、并共同连接在同一行的上述存储单元中包含的上述开关晶体管的源区的第2接触柱塞。
10.根据权利要求6所述的器件，其特征在于：该第1电流源包含隔着上述存储单元阵列配置成在沿上述位线的方向上对置的第2、第3电流源，
上述第2电流源向偶数列的上述位线供给上述第2电流；
上述第3电流源向奇数列的上述位线供给上述第2电流。
11.根据权利要求1所述的器件，其特征在于还包括：
呈矩阵状配置上述存储单元而成的存储单元阵列；
把靠近同一行的上述存储单元的上述磁阻元件设置的上述第1布线共同连接的写入字线；
把同一行的上述存储单元的上述第1、第2铁磁性膜中的任何一个共同连接的选择用字线；
把同一列的上述存储单元的上述第1、第2铁磁性膜中的另一个共同连接的位线；
选择上述写入字线和选择用字线的行译码器；和
选择上述位线的列译码器，
其中，上述第1电流驱动电路向由上述行译码器选定的上述写入字线供给上述第1电流，
上述第2电流源驱动电路包含第1电流源和电流汇点，上述第1电流源和上述电流汇点中的任何一个与由上述列译码器选定的上述位线连接，另一个与由上述行译码器选定的上述选择用字线连接。
12.根据权利要求11所述的器件，其特征在于还包括：
连接上述第1、第2铁磁性膜中的任何一个和上述选择用字线的第1引出布线及第1接触柱塞；和
连接上述第1、第2铁磁性膜中的另一个和上述位线的第2引出布线及第2接触柱塞，
其中，上述第1、第2接触柱塞形成在除上述磁阻元件的正下方及正上方以外的区域上。
13.根据权利要求11所述的器件，其特征在于，上述第1电流源包含夹着上述存储单元阵列配置成在沿上述位线的方向上对置的第2、第3电流源，
上述第2电流源与偶数列的上述位线和偶数行的上述选择用字线中的任一个连接，
在上述第2电流源与上述偶数列的上述位线连接时，上述第3电流源与奇数列的上述位线连接，在上述第2电流源与上述偶数行的上述选择用字线连接时，上述第3电流源与奇数行的上述选择用字线连接。
14.根据权利要求1所述的器件，其特征在于还包括：
呈矩阵状配置上述存储单元而成的存储单元阵列；
把靠近同一列的上述存储单元的上述磁阻元件设置的上述第一布线共同连接的写入位线；
把同一列的上述存储单元的上述第1、第2铁磁性膜中的任何一个共同连接的选择用位线；
把同一行的上述存储单元的上述第1、第2铁磁性膜中的另一个共同连接的字线；
选择上述字线的行译码器；和
选择上述写入位线和上述选择用位线的列译码器，
其中，上述第1电流驱动电路向由上述列译码器选定的上述写入位线供给上述第1电流，
上述第2电流驱动电路包含第1电流源和电流汇点，上述第1电流源和上述电流汇点中的任何一个与由上述行译码器选定的上述字线连接，另一个与由上述列译码器选定的上述选择用位线连接。
15.根据权利要求14所述的器件，其特征在于还包括：
连接上述第1、第2铁磁性膜中的任何一个和上述选择用位线的第1引出布线及第1接触柱塞，；和
连接上述第1、第2铁磁性膜中的另一个和上述字线的第2引出布线及第2接触柱塞，
其中，上述第1、第2接触柱塞形成在除上述磁阻元件的正下方和正上方以外的区域上。
16.根据权利要求14所述的器件，其特征在于，上述第1电流源包含夹着上述存储单元阵列配置成在沿上述位线的方向上对置的第2、第3电流源，
上述第2电流源与偶数行的上述字线和偶数列的上述选择用位线中的任何一个连接，
在上述第2电流源与上述偶数行的上述字线连接时，上述第3电流源与奇数行的上述字线连接，在上述第2电流源与上述偶数列的上述选择用位线连接时，上述第3电流源与奇数列的上述选择用位线连接。
17.根据权利要求1～16中的任一项所述的器件，其特征在于还包括：
与上述第1、第2铁磁性膜中的任何一个连接地形成的引出布线，
其中，上述第2电流驱动电路，在供给上述第2电流时，使上述第1、第2铁磁性膜中的任何一个相对于另一个处于高电位。
18.根据权利要求1所述的器件，其特征在于还包括：
形成为覆盖上述多个存储单元的第2层间绝缘膜；和
在上述第2层间绝缘膜中，形成在相邻的上述存储单元的磁阻元件之间，且比上述第2层间绝缘膜的导热率低的热传导防止区。
19.根据权利要求18所述的器件，其特征在于，上述热传导防止区是设置在上述第2层间绝缘膜中的空洞。
20.根据权利要求1所述的器件，其特征在于还包括：
隔着有记录层功能的上述第1、第2铁磁性膜中的任何一个与上述绝缘膜对置地形成的应力施加层，
其中，上述记录层具有正值的磁致伸缩常数，且其热膨胀率系数比上述应力施加层更小。
21.根据权利要求1所述的器件，其特征在于还包括：
隔着有记录层功能的上述第1、第2铁磁性膜中的任何一个与上述绝缘膜对置地形成的应力施加层，
其中，上述记录层有负值的磁致伸缩常数，且其热膨胀率系数比上述应力施加层更大。
22.根据权利要求20或21所述的器件，其特征在于，上述磁致伸缩常数的绝对值大于5×10-6。
23.根据权利要求20或21所述的器件，其特征在于，上述应力施加层作为上述记录层的一部分起作用。
24.根据权利要求1所述的器件，其特征在于，有记录层功能的上述第1、第2铁磁性膜中的任何一个的热膨胀系数以从与上述绝缘膜的界面沿膜厚方向降低的方式变化。
25.根据权利要求24所述的器件，其特征在于，上述记录层是包括Ni和Fe的合金，其Ni含量以从与上述绝缘膜的界面沿膜厚方向减少的方式变化。
26.根据权利要求1所述的器件，其特征在于还包括：隔着有记录层功能的上述第1、第2铁磁性膜中的任何一个与上述绝缘膜对置地形成的压电效应膜。
27.一种半导体存储器件的数据写入方法，该半导体存储器件中呈矩阵状配置有包含磁阻元件的存储单元，上述磁阻元件具有：第1铁磁性膜、在上述第1铁磁性膜上形成的绝缘膜、和在上述绝缘膜上形成的第2铁磁性膜，其特征在于包括下列步骤：
在第1选择存储单元中包含的上述磁阻元件的上述第1、第2铁磁性膜之间，通过上述绝缘膜流过第1电流；
在使上述第1电流流到上述第1选择存储单元的上述磁阻元件的状态下，通过使第2电流流到配置在上述磁阻元件近旁的布线，向上述磁阻元件施加磁场；
停止供给上述第1电流；和
在停止供给上述第1电流后，停止供给上述第2电流。
28.根据权利要求27所述的方法，其特征在于，上述第1电流供给到配置在同一行的、在应写入第1数据的多个上述第1选择存储单元中包含的上述磁阻元件，
上述第2电流以从上述布线的一端流向另一端的方式供给，且
上述方法还包括下列步骤：
停止供给上述第2电流后，使第3电流通过上述绝缘膜流到与上述第1选择存储单元配置在同一行的、在应写入第2数据的多个第2选择存储单元中包含的上述磁阻元件的上述第1、第2铁磁性膜之间；
在使上述第3电流流到上述第2选择存储单元的上述磁阻元件的状态下，通过使第4电流从该布线的上述另一端向上述一端流到配置在上述磁阻元件近旁的上述布线，向上述磁阻元件施加磁场；
停止供给上述第3电流；
在停止供给上述第3电流后，停止供给上述第4电流。
CN2004100959452A 2003-08-14 2004-08-13 具有磁阻元件的半导体存储器件及其数据写入方法 Expired - Fee Related CN1610001B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003207570A JP2005064050A (ja) 2003-08-14 2003-08-14 半導体記憶装置及びそのデータ書き込み方法
JP207570/2003 2003-08-14

Publications (2)

Publication Number Publication Date
CN1610001A true CN1610001A (zh) 2005-04-27
CN1610001B CN1610001B (zh) 2011-06-15

Family

ID=33562591

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004100959452A Expired - Fee Related CN1610001B (zh) 2003-08-14 2004-08-13 具有磁阻元件的半导体存储器件及其数据写入方法

Country Status (7)

Country Link
US (2) US20050036361A1 (zh)
EP (1) EP1507266B1 (zh)
JP (1) JP2005064050A (zh)
KR (1) KR100636768B1 (zh)
CN (1) CN1610001B (zh)
DE (1) DE602004000797T2 (zh)
TW (1) TWI238514B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599556A (zh) * 2019-09-17 2021-04-02 铠侠股份有限公司 磁性存储器

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007032379A1 (ja) 2005-09-13 2007-03-22 Canon Anelva Corporation 磁気抵抗効果素子の製造方法及び製造装置
JP4413841B2 (ja) * 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
US7733684B2 (en) * 2005-12-13 2010-06-08 Kabushiki Kaisha Toshiba Data read/write device
JP4991155B2 (ja) * 2006-01-19 2012-08-01 株式会社東芝 半導体記憶装置
JP2007305882A (ja) 2006-05-12 2007-11-22 Sony Corp 記憶素子及びメモリ
TWI449040B (zh) 2006-10-06 2014-08-11 Crocus Technology Sa 用於提供內容可定址的磁阻式隨機存取記憶體單元之系統及方法
US8058636B2 (en) * 2007-03-29 2011-11-15 Panasonic Corporation Variable resistance nonvolatile memory apparatus
JP5157268B2 (ja) * 2007-06-13 2013-03-06 株式会社日立製作所 スピン蓄積磁化反転型のメモリ素子及びスピンｒａｍ
JP5104090B2 (ja) * 2007-07-19 2012-12-19 ソニー株式会社 記憶素子及びメモリ
JP5150936B2 (ja) * 2007-12-28 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置
US7872907B2 (en) * 2007-12-28 2011-01-18 Renesas Electronics Corporation Semiconductor device
ATE538474T1 (de) 2008-04-07 2012-01-15 Crocus Technology Sa System und verfahren zum schreiben von daten auf magnetoresistive direktzugriffsspeicherzellen
KR101095079B1 (ko) 2008-04-23 2011-12-20 주식회사 하이닉스반도체 자기 저항 소자를 이용한 멀티 비트 기록 방법 및 이를이용한 ｍｒａｍ
EP2124228B1 (en) 2008-05-20 2014-03-05 Crocus Technology Magnetic random access memory with an elliptical junction
US8031519B2 (en) 2008-06-18 2011-10-04 Crocus Technology S.A. Shared line magnetic random access memory cells
KR101493868B1 (ko) 2008-07-10 2015-02-17 삼성전자주식회사 자기 메모리 소자의 구동 방법
KR100971552B1 (ko) * 2008-07-17 2010-07-21 삼성전자주식회사 플래시 메모리 장치 및 그 동작 방법
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
US8310861B2 (en) 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
CN101751984B (zh) * 2008-12-04 2012-12-26 财团法人工业技术研究院 提升写入电流的存储器
WO2010134378A1 (ja) * 2009-05-19 2010-11-25 富士電機ホールディングス株式会社 磁気メモリ素子およびそれを用いる記憶装置
US8208290B2 (en) * 2009-08-26 2012-06-26 Qualcomm Incorporated System and method to manufacture magnetic random access memory
JP5420436B2 (ja) * 2010-01-15 2014-02-19 株式会社日立製作所 不揮発性記憶装置およびその製造方法
JP5740878B2 (ja) * 2010-09-14 2015-07-01 ソニー株式会社 記憶素子、メモリ装置
JP5621541B2 (ja) * 2010-11-19 2014-11-12 ソニー株式会社 記憶装置
JP5768494B2 (ja) * 2011-05-19 2015-08-26 ソニー株式会社 記憶素子、記憶装置
JP2013115400A (ja) 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
JP2013115413A (ja) 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
JP2013115399A (ja) * 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
US9007818B2 (en) 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
JP5444414B2 (ja) 2012-06-04 2014-03-19 株式会社東芝 磁気ランダムアクセスメモリ
US9054030B2 (en) 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US8923038B2 (en) 2012-06-19 2014-12-30 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
JP5641026B2 (ja) * 2012-08-10 2014-12-17 ソニー株式会社 メモリ
JP2014143315A (ja) 2013-01-24 2014-08-07 Toshiba Corp 磁気メモリおよびその製造方法
US9379315B2 (en) 2013-03-12 2016-06-28 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, and memory systems
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
KR20160130468A (ko) 2014-03-07 2016-11-11 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 열 절연성 클래딩을 갖는 멤리스터 디바이스
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
TWI581264B (zh) * 2014-05-07 2017-05-01 旺宏電子股份有限公司 電阻式記憶體及其操作方法
KR20150135804A (ko) * 2014-05-26 2015-12-04 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
EP3198598A4 (en) * 2014-09-25 2018-07-18 Intel Corporation Strain assisted spin torque switching spin transfer torque memory
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9768377B2 (en) 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US10103317B2 (en) * 2015-01-05 2018-10-16 Inston, Inc. Systems and methods for implementing efficient magnetoelectric junctions
US10217798B2 (en) 2015-01-13 2019-02-26 Inston, Inc. Systems and methods for implementing select devices constructed from 2D materials
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
US9978931B2 (en) * 2015-02-13 2018-05-22 Inston Inc. Systems and methods for implementing robust magnetoelectric junctions
TWI599029B (zh) * 2015-12-23 2017-09-11 華邦電子股份有限公司 記憶體裝置
US10102893B2 (en) 2016-06-28 2018-10-16 Inston Inc. Systems for implementing word line pulse techniques in magnetoelectric junctions
US10861527B2 (en) 2017-06-27 2020-12-08 Inston, Inc. Systems and methods for optimizing magnetic torque and pulse shaping for reducing write error rate in magnetoelectric random access memory
WO2019006037A1 (en) 2017-06-27 2019-01-03 Inston, Inc. REDUCTION OF WRITE ERROR RATE IN MAGNETOELECTRIC RAM
TWI657443B (zh) * 2018-03-19 2019-04-21 旺宏電子股份有限公司 記憶體裝置及其操作方法
JP2020155186A (ja) * 2019-03-22 2020-09-24 キオクシア株式会社 メモリデバイス
US11910723B2 (en) * 2019-10-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with electrically parallel source lines
US12065731B2 (en) * 2021-01-21 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Tungsten deposition on a cobalt surface
JP2023130952A (ja) * 2022-03-08 2023-09-21 キオクシア株式会社 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256224B1 (en) 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
GB2343308B (en) * 1998-10-30 2000-10-11 Nikolai Franz Gregor Schwabe Magnetic storage device
JP2001156357A (ja) 1999-09-16 2001-06-08 Toshiba Corp 磁気抵抗効果素子および磁気記録素子
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
US6603678B2 (en) * 2001-01-11 2003-08-05 Hewlett-Packard Development Company, L.P. Thermally-assisted switching of magnetic memory elements
US6515341B2 (en) * 2001-02-26 2003-02-04 Motorola, Inc. Magnetoelectronics element having a stressed over-layer configured for alteration of the switching energy barrier
JP4798895B2 (ja) 2001-08-21 2011-10-19 キヤノン株式会社 強磁性体メモリとその熱補助駆動方法
US6829157B2 (en) * 2001-12-05 2004-12-07 Korea Institute Of Science And Technology Method of controlling magnetization easy axis in ferromagnetic films using voltage, ultrahigh-density, low power, nonvolatile magnetic memory using the control method, and method of writing information on the magnetic memory
US6980468B1 (en) * 2002-10-28 2005-12-27 Silicon Magnetic Systems High density MRAM using thermal writing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599556A (zh) * 2019-09-17 2021-04-02 铠侠股份有限公司 磁性存储器
CN112599556B (zh) * 2019-09-17 2023-12-19 铠侠股份有限公司 磁性存储器

Also Published As

Publication number Publication date
US7355885B2 (en) 2008-04-08
EP1507266B1 (en) 2006-05-03
DE602004000797D1 (de) 2006-06-08
CN1610001B (zh) 2011-06-15
JP2005064050A (ja) 2005-03-10
TWI238514B (en) 2005-08-21
EP1507266A1 (en) 2005-02-16
US20050036361A1 (en) 2005-02-17
KR20050016244A (ko) 2005-02-21
KR100636768B1 (ko) 2006-10-23
TW200509367A (en) 2005-03-01
US20060203540A1 (en) 2006-09-14
DE602004000797T2 (de) 2007-05-16

Similar Documents

Publication Publication Date Title
CN1610001A (zh) 具有磁阻元件的半导体存储器件及其数据写入方法
CN1231917C (zh) 可进行稳定的数据读出和数据写入的薄膜磁性体存储器
CN1207718C (zh) 容易控制数据写入电流的薄膜磁性体存储器
CN1276436C (zh) 在多个存储单元间共有存取元件的薄膜磁性体存储器
CN1269133C (zh) 通过双向数据写入磁场实施数据写入的薄膜磁体存储装置
CN1193374C (zh) 磁存储装置与磁基片
CN1269134C (zh) 磁随机存取存储器及其制造方法
CN1210718C (zh) 具备高集成化的存储器阵列的薄膜磁性体存储器
CN1199186C (zh) 备有具有磁隧道接合部的存储单元的薄膜磁性体存储装置
CN1286115C (zh) 磁随机存取存储器及其读出电路、它的制造方法
CN1199274C (zh) 半导体存储装置
CN1295707C (zh) 具有磁屏蔽层的磁存储器件及其制造方法
CN1448943A (zh) 磁存储装置
CN1402254A (zh) 具有含磁隧道结的存储器单元的薄膜磁存储装置
CN1490818A (zh) 薄膜磁性体存储器及与之相关的半导体集成电路器件
CN1841768A (zh) 自旋注入场效应晶体管、磁随机存取存储器和可重构逻辑电路
CN1503229A (zh) 磁阻效应元件、磁存储器以及磁头
CN1477639A (zh) 低消耗电流半导体存储装置
CN1677558A (zh) 磁致电阻元件
CN1160794C (zh) 非易失性半导体存储器
CN1967892A (zh) 存储元件和存储器
CN1490820A (zh) 半导体存储器件
CN1385860A (zh) 具有磁性隧道接合部的薄膜磁体存储装置
CN1467743A (zh) 基于选择存储单元与基准单元的电阻差读出数据的存储器
CN101067967A (zh) 磁性存储装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110615

Termination date: 20150813

EXPY Termination of patent right or utility model