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CN101067967A - 磁性存储装置 - Google Patents

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CN101067967A
CN101067967A CNA2006101470550A CN200610147055A CN101067967A CN 101067967 A CN101067967 A CN 101067967A CN A2006101470550 A CNA2006101470550 A CN A2006101470550A CN 200610147055 A CN200610147055 A CN 200610147055A CN 101067967 A CN101067967 A CN 101067967A
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高桥宏昌
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    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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Abstract

一种磁性存储装置包括磁隧道结(MTJ)，具有铁磁自由层，表现出第一相对较高的阻态和第二相对较低的阻态。为了写入磁性存储装置，驱动电流IMTJ(125)通过MTJ。对于第一持续时间，该电流等于DC阈值电流，为在第一态和第二态之间转换多层结构所需的DC电流。这在自由层中产生出C形畴结构。对于第二持续时间，电流IMTJ比DC阈值电流大。这引起MTJ转换态。引起该转换所需的电流小于使用均匀电流脉冲(127)所需的电流。

Description

磁性存储装置
技术领域
本发明涉及一种磁性存储装置，更具体但不唯一地涉及一种磁性随机存取存储器。本发明还涉及一种写入磁性存储装置的方法。
背景技术
磁性随机存取存储器(MRAM)的出现是长期以及短期数据存储发展中极具前景的一步。MRAM具有非易失性的益处，而且具有比闪存(Flash)更低的能耗和更快的读写时间。MRAM还具有比通用的易失性存储器动态RAM(DRAM)和静态RAM(SRAM)更低的能耗，和比DRAM更快的读写时间。
传统的MRAM单元(cell)包括磁性元件，其具有铁磁自由层和铁磁固定(pinned)层，二者由非磁性层分隔。该固定层具有相对高的矫顽性，使其磁化强度(magnetisation)在施加写入磁场时保持固定。自由层具有相对低的矫顽性，使其磁化强度在施加写入磁场时能够改变。
为了写入MRAM单元，可以施加写入磁场以切换自由层的磁化强度使其与固定层的平行或者反平行。自由层表现出磁滞性，因此它的磁化强度在去除磁场时保持不变。这导致形成了非易失性的存储器。
为了读取MRAM单元的状态，驱动一个小电流通过该磁性元件。该磁性元件的磁阻在自由层和固定层磁化强度反平行时比自由层和固定层磁化强度平行时高。以此方式，通过测量磁性元件的阻抗可以确定该磁性元件的状态。
IEEE Transactions on Magnetics，Vol.36，No.5(2000年9月)，2752-2757页，S.Tehrani等人的“Recent Developments in Magnetic Tunnel Junction MRAM”中描述了一种传统的MRAM。
这种传统MRAM遭受了以下缺陷，随着MRAM单元尺寸的减小，转换自由层磁化强度所需的磁场变大。因此，装置的功耗随着单元尺寸的减小而增加。
另一种用于写入磁性元件的技术是自旋-转移-扭矩(spin-transfer-torque，STT)转换。该STT转换在Phys.Rev.B，Vol.54(1996)，9353页，J.C.Slonczewski的“Current-driven Excitation of Magnetic Multilayers”中有描述。为转换自由层的磁化强度，不施加磁场，而是驱动电流通过垂直于自由层和固定层的表面的磁性元件。这能导致自旋极化电子注入到自由层，其通过在电流被驱动由自由层流向固定层时使电子流过固定层，或者在电流被驱动由固定层流向自由层时使电子从固定层散射来实现。
当自旋极化电子注入到自由层时，它们的自旋角动量与自由层的磁矩相互作用。这些电子将它们角动量的一部分转移给自由层。这可在自旋极化电流足够大时转换自由层的磁化强度。
应用STT转换的MRAM在2005 Symposium on VLSI Technologt Digest ofTechnical Papers，184页，W.C.Jeong等人的“Highly scalable MRAM using fieldassisted current induced switching”中有描述。
STT转换需要的电流随着单元尺寸的减小而减小。因此，高密度MRAM可以应用STT转换实现。对于DC电流，STT转换的阈值电流密度依赖于材料常数，诸如饱和磁化强度，吉尔伯特阻尼常数，以及固定层和自由层的自旋极化。然而，纳秒脉冲需要的电流远大于DC阈值电流。已知该纳秒时段需要的电流如下：
                    I＝Ic0(1+C·tp -1)           (1)
其中C是常数，Ic0是DC阈值电流。根据以上的方程(1)，对于1ns脉冲而言转换磁化强度所需的电流是DC阈值电流的4倍。因此，具有快速写入时间的STT转换MRAM将具有较大功耗。
另一种MRAM描述在IEEE International Electronic Device Meeting 2005，19.1页，M.Hosomi等人的“A Novel Non-volatile Memory with Spin TorqueTransfer Magnetization Switching：Spin-RAM”中，其中示出了STT转换需要的电流在纳秒时段显著增加。
在Appl.Phys.Lett.，86，pp.062505(2005)，T.Devolder等人的“Prechargingstrategy to accelerate spin-transfer switching below the nanosecond”中，描述了一种MRAM，其中除了短RF电流脉冲以外还施加DC偏置电流。这可以减小纳秒时段STT转换需要的电流。然而，使用DC偏置电流显著增加了MRAM的总功耗。
另外，应用STT转换的MRAM在转换电流中具有本征概率分布。这是由热涨落引起的自由层初始磁化方向分布造成的。为保证误差自由转换，在所有MRAM单元中，转换电流都增加。此外，写入电流和读取电流的差值减小了。
传统MRAM
装置设计
参看图1，示出了现有MRAM阵列的示意图。该MRAM阵列以交叉点结构设置，在每一多个比特线3之一和多个与比特线3垂直设置的数字(digit)线5之一的交叉部分之间都有磁隧道结(MTJ)1。因此，该阵列的每行由比特线3限定，而每列由数字线5限定。
MTJ 1与比特线3电接触。但是，MTJ 1通过绝缘矩阵18与数字线5电绝缘。
MTJ 1在MTJ 1的平面(此处限定为x-y面)内具有易磁化轴，并在MTJ1的平面内具有难磁化轴。在此例中，易磁化轴定义为平行于x轴，而难磁化轴定义为平行于y轴。比特线3平行于MTJ 1的易磁化轴取向，即平行于x轴取向。数字线5平行于MTJ 1的难磁化轴取向，即平行于y轴取向。
每个MTJ 1都设置在一个底部电极7上。每个底部电极7都连接至隔离晶体管9，9a，9b。每个隔离晶体管9，9a，9b都连接至传感(sense)线(未示出)。字符(word)线11平行于数字线5延伸，即平行于y轴。每个字符线11都连接至单列上全部晶体管9，9a，9b的栅极。
图2是沿A-A’线，穿过MRAM阵列一行的两个相邻存储器单元的截面图。每个存储器单元13a，13b都由一个晶体管9a，9b和一个MTJ 1a，1b构成。为了最小化单元的面积，每个隔离晶体管9a，9b的源极15都在相邻单元13a，13b之间共享。传感线17连接至隔离晶体管9a，9b的源极15。
如上所述，MTJ 1a，1b都连接至比特线3。每个MTJ 1a，1b通过相应的底部电极7a，7b连接至晶体管9a，9b的漏极19a，19b。字符线11a，11b连接至晶体管9a，9b的栅极21a，21b。数字线5a，5b在每个MTJ 1a，1b之下延伸。数字线5a，5b通过绝缘矩阵18与底部电极7a，7b分隔。
每个MTJ 1a，1b包括自由层23，固定层(pinned)25，和自由层23与固定层25之间的薄介电势垒27。钉扎(pinning)层29耦合到固定层25。自由层23是具有相对较低矫顽力的铁磁层。固定层25是具有相对较高矫顽力的铁磁层。介电势垒27具有电子可隧穿的厚度。钉扎层29是反铁磁层，阻止固定层25磁化强度的切换。
介电势垒27包括氧化铝(AlOx)，具有大约20的厚度。自由层23和固定层25由铁化镍(NiFe)构成。钉扎层29由锰化铁(FeMn)或锰化铱(IrMn)构成。
装置工作
现将描述现有存储器单元的读和写操作。
为写入存储器单元13a，不施加偏压至字符线11a，使晶体管9a关闭。因此，没有电流可以流过MTJ 1a。之后，驱动电流通过比特线3。这将沿MTJ 1a和MTJ 1b的难磁化轴生成磁场H1。而且，还驱动电流通过数字线5a。这将沿着MTJ 1a的易磁化轴生成磁场H2。
比特线3生成的磁场H1大约为转换自由层23磁场强度所需磁场的一半。数字线5a生成的磁场H2也大约为转换自由层23磁场强度所需磁场的一半。该两个磁场H1和H2的总和刚刚超过自由层23的转换阈值。
因此，MTJ 1b附近生成的磁场不足以导致自由层23的转换。但是，MTJ1a附近生成的磁场足够导致自由层23的转换。以此方式，通过驱动电流通过对应MTJ 1a的行的比特线3和通过对应MTJ 1a的列的数字线5a仅单独转换了MTJ 1a。
磁场H1和H2的总和不足以导致固定层25的转换。
为了读取存储器单元13a，施加偏压至字符线11a，使晶体管9a导通。因此，电流可以流过MTJ 1a，电流也可以流过在阵列中相同列的全部MTJ。之后，施加偏压至比特线3。因此，电流流过字符线11a定义的列和比特线3定义的行中的MTJ 1a。
MTJ 1a的磁阻取决于自由层23的磁化方向。当自由层23的磁化强度平行于固定层25的磁化强度设置时，介电势垒27两侧对上自旋(spin-up)和下自旋(spin-down)电子具有相等的态密度。这导致较高几率隧穿势垒27，形成低阻态。当自由层23的磁化强度反平行于固定层25的磁化设置时，势垒27两侧对上自旋和下自旋电子具有不等的态密度。这降低了隧穿势垒27的几率，形成高阻态。
存储器单元13a的阻抗通过传感电路(未示出)与相关的参考存储器单元(未示出)进行比较。以此方式，可以确定存储器单元13a的状态。
以上所述存储器单元13a的尺寸由有效功率限制。这是因为，随着MTJ尺寸的减小，自由层23的矫顽力增大，这增加了通过比特线3和数字线5以转换存储器单元13a所需的电流。另外，当写入时，半选择的MTJ(即，所选数字线的列或者所选比特线的行中的MTJ)具有减小的反磁化能势垒。这降低了它们自由层的热稳定性。而且，这种写入方法因自由层的形状变化而遭受较小的写入范围(margin)。
如上所述，STT转换MRAM对给定的单元尺寸能够减小所需功率。但是，纳秒时段需要的写入电流可能比DC阈值电流大许多倍。
发明内容
本发明试图至少改进一些以上的问题。
根据本发明的第一方面，提供了一种写入磁性存储装置的方法，该磁性存储装置包括第一(31；201)和第二(49；217)引脚，和所述引脚之间设置的磁阻多层结构(37；207；247；255)，所述多层结构呈现出相对较高的第一阻态和相对较低的第二阻态，该多层结构响应于给定持续时间和量值的脉冲可由第一态切换至第二态，该脉冲量值为一电流阈值，该电流阈值是切换该多层结构所需的最小电流值且其基于该脉冲的持续时间，所述方法包括：将小于阈值电流值的第一量值的电流通过该多层结构；和增加通过该多层结构的电流，从而通过小于所述阈值电流值的较高量值的第二电流。
该方法可以大大减小转换多层结构所需的电流，并可以在不用显著增加存储器装置总功耗的情况下实现。
上述将电流通过该多层结构可以包括：将小于所述阈值电流值的第一量值的电流通过该多层结构，其持续时间小于给定持续时间。
将电流通过该多层结构可以包括：将所述阈值电流值0.1至0.5倍之间的第一量值的电流通过该多层结构。
将第一量值的电流通过该多层结构可以包括：将电流通过该多层结构，持续时间为给定持续时间的0.1至0.4倍之间。该给定持续时间可以小于10ns。
将第一量值的电流通过该多层结构可以包括：在持续时间内以固定强度将电流通过该多层结构。
将电流通过该多层结构可以包括：将小于或等于DC阈值电流的第一量值的电流通过该多层结构，该DC阈值电流为切换该多层结构需要的最小DC电流。
将电流通过该多层结构可以包括：将小于所述阈值电流值的第一量值的电流通过该多层结构，其持续时间为1ns和2ns之间。
增加电流可以包括：增加电流至所述阈值0.3至0.5倍之间的第二量值。
增加电流可以包括：增加电流至预定的强度，并保持电流在该强度持续一段小于给定持续时间的时间。
增加电流可以包括：增加电流至预定的强度，并在处于给定持续时间的0.1至0.4倍之间的一周期内将电流保持在该强度。该给定持续时间可以小于10ns。
增加电流可以包括：增加电流至预定的强度，并保持电流在固定的强度上。
该方法还可以进一步包括：将电流从基准电流强度升为预定电流强度。
该方法还可以进一步包括：将电流从零电流强度升为预定电流强度。
该方法还可以进一步包括：将电流从预定电流强度升为量值较高的第二电流强度。
该方法还可以进一步包括：将电流从量值较高的第二电流强度降为较低电流强度。
该方法还可以进一步包括：将电流从量值较高的第二电流强度降为基准强度。
切换多层结构需要的电流阈值I是：I＝Ic0(1+C·tp -1)，其中Ic0是DC阈值电流，为切换多层结构需要的最小DC电流，C是常数，tp是脉冲的持续时间。
根据本发明的第二方面，提供了一种存储器，包括磁性存储装置，该磁性存储装置包括：第一和第二引脚；所述引脚之间设置的磁阻多层结构(37；207；247；255)，所述多层结构呈现出相对较高的第一阻态和相对较低的第二阻态，该多层结构响应于给定持续时间和量值的脉冲可由第一态切换至第二态，该脉冲量值为一电流阈值，该电流阈值是切换该多层结构所需的最小电流值且其基于该脉冲的持续时间；和控制该磁性存储装置的电路，配置成执行前述方法。
这种磁性存储装置中，可以使用较小的切换电流。而且，切换电流的或然性可以减小。
附图说明
以下将参考附图中的图3A至15举例描述本发明的实施例，附图中：
图1是现有磁性随机存取存储器(MRAM)阵列的示意图；
图2是沿A-A’线作的两个相邻现有MRAM单元的截面图；
图3A是包括本发明磁性存储装置实施例的存储器阵列的平面图；
图3B是沿B-B’线作的图3A所示存储器阵列的截面图；
图3C是沿C-C’线作的图3A所示存储器阵列的截面图；
图3D是图3A所示存储器阵列部分的侧视图；
图4是图3A所示存储器阵列所用磁隧道结的截面图；
图5示出了图3A所示存储器阵列的控制电路；
图6示出了在读取周期施加到图3A所示存储器阵列的偏压；
图7示出了根据本发明在写入周期施加到图3A所示存储器阵列的偏压；
图8示出了写入周期通过图3A所示存储器阵列的电流；
图9A到9F是在写入周期各个时间的图3A所示存储器阵列的自由层和固定层的磁化强度示意图；
图10A和10B是STT转换电流相对脉冲持续时间的图表；
图11A到11H示出了3A所示装置的制造方法；
图12A是包括磁性存储装置实施例的存储器阵列的平面图；
图12B是沿D-D’线作的图9A所示存储器阵列的截面图；
图12C是沿E-E’线作的图9A所示存储器阵列的截面图；
图13示出了图9A所示存储器阵列的控制电路；
图14和15示出了根据本发明的其他磁隧道结的截面图。
具体实施方式
第一实施例
装置设计
参照图3A至3D，示出了存储器阵列的第一实施例。该存储器阵列是磁性随机存取存储器(MRAM)。
具体参照图3A，储存器阵列由多个字符线53和多个比特线31构成，字符线53定义了阵列的第一维度，在此例中为阵列的列，比特线31位于字符线53之上并垂直于字符线53，其定义了阵列的第二维度，在此例中为阵列的行。具有迭加层的多个磁隧道结(MTJ)37连接至每个比特线31的下侧，位于字符线53之间的空间。
比特线31排列在第一方向，此处限定为x轴。字符线53排列在第二方向，此处限定为y轴。
如图3A所示，每个MTJ 37形成为侧壁38限定的柱(pillar)，并具有椭圆形底部，短轴为L1，长轴为L2。在此例中，柱在其高度上具有统一的截面，即在x-y平面具有统一的截面。长轴L2和短轴L1的长度差提供了磁形状各向异性。在此例中，短轴L1的长度和长轴L2的长度比值是1∶1.5。因此，每个MTJ 37都具有平行于长轴(即平行于x轴)的易磁化轴，和平行于短轴(即平行于y轴)的难磁化轴。
具体参照图3B，每个MTJ 37的上侧都连接至比特线31的下侧。每个MTJ 37的下侧都连接至底部电极39。通孔41将每个底部电极39连接到衬底45的有源区43。该有源区43限定了衬底45内可发生电荷载流子扩散的区域。
在衬底45内有源区43通过浅沟槽隔离(shallow trench isolation，STI)区47相互隔离。
具体参照图3C，传感线49平行于每个比特线31并在其下延伸。传感线49通过绝缘矩阵50与比特线31、底部电极39、和通孔41隔离。通孔51将每个有源区43与其上的传感线49相连接。
字符线53设置在衬底45上，并通过栅氧化物53a彼此隔离。字符线53垂直于比特线31和传感线49排列。字符线53通过绝缘矩阵55与传感线49隔离。
具体参照图3A，在阵列的每行上，在相邻对的字符线53之间交替设置MTJ 37。例如，对第一比特线311，第一MTJ 371设置在第一字符线(未示出)和第二相邻字符线532之间，第二MTJ 372设置在第三和第四字符线533，534之间，第三MTJ 373设置在第五和第六字符线535，536之间。对于第二比特线312(相邻于第一比特线311)，第四MTJ 374设置在第二和第三字符线532，533之间，第五MTJ 375设置在第四和第五字符线534，535之间，第六MTJ 376设置在第六字符线536和第七相邻字符线(未示出)之间。每个比特线31上相邻的MTJ 37设置成对59。
具体参照图3D，每个MTJ对59具有有源区431，它在两个MTJ 37a，37b的相应通孔411，412之间延伸。STI区47分隔每个对59的有源区431。连接有源区431至传感线49的通孔511设置在位于对59限定的区域内的字符线532，533之间。
仍然参照图3D，源极区61设置在有源区43中，位于每个连接底部电极39和有源区43的通孔41之下。漏极区63设置在有源区43中，位于每个连接传感线49和有源区43的通孔51之下。因此，每个有源区43提供了两个源极区61和一个漏极区63。每个源极区61和漏极区63通过它们之间的字符线53导电。因此，所述字符线53作为隔离晶体管81的栅极65，每个MTJ37设置一个隔离晶体管81。
参考图3A到3D，存储器单元66由一个MTJ 37和相应的晶体管限定。晶体管的漏极区63在相邻存储器单元66之间共享。存储器单元66具有8F2的面积。存储器阵列的表面尺寸F可以为100nm或更小。
比特线31由导电材料构成，诸如铜或钨。
参照图4，示出了MTJ 37的层结构。
MTJ 37包括一系列层，包括覆盖(capping)层82，自由层83，隧道势垒层84，固定(pinned)层85，钉扎(pinning)层87，和缓冲层89。在此例中，覆盖层82距离衬底45最远，缓冲层89距离衬底45最近。
自由层83由铁磁材料构成。自由层83具有相对低的矫顽力，在施加转换电流或磁场时可以被切换。
隧道势垒层84由绝缘材料构成，诸如氧化镁(MgO)，并且足够薄使电子可以隧穿。
固定层85是合成反铁磁(SAF)。该SAF 85包括具有第一磁化强度的第一铁磁子层91，和具有第二磁化强度的第二铁磁子层93，二者通过反铁磁层95分隔。第一磁化强度和第二磁化强度大小不等，彼此反平行。在此例中，第二铁磁子层93比第一铁磁子层91厚，因此第二磁化强度比第一磁化强度具有更大的量值。
反铁磁层95耦合第一铁磁子层91和第二铁磁子层93。第一磁化强度和第二磁化强度平行于MTJ 37的易轴取向，即平行于x轴。因此，在x方向SAF具有小的净磁化强度。固定层85具有相对高的矫顽力。
钉扎层87包括反铁磁材料。钉扎层87使固定层85的磁化强度固定(pin)，以在施加磁场或转换电流时阻止固定层85磁化强度的转换。
当自由层83的磁化强度平行于固定层85第一铁磁子层91的磁化强度时，MTJ 37具有相对低的磁阻。当自由层83的磁化强度反平行于固定层85第一铁磁子层91的磁化强度时，MTJ 37具有相对高的磁阻。
在此例中，覆盖层82由非磁性材料构成，例如铜(Cu)或钽(Ta)，厚度约为10nm。在另一示例中，覆盖层82由两层钽构成，每层具有5nm的厚度，通过厚度10nm的铜层分隔，即Ta(5nm)/Cu(10nm)/Ta(5nm)。
在此例中，自由层83由硼铁化钴(CoFeB)构成，厚度约为3nm。
在此例中，隧道势垒层84由氧化镁(MgO)构成。但是，也可以使用其他介电材料，诸如氧化铝(AlOx)、二氧化硅(SiO2)和氮化铝(AlN)。在此例中，隧道势垒层84厚度约为2nm。在其他示例中，隧道势垒层84的厚度可以在1nm到2nm的范围内。
第一铁磁子层91由硼铁化钴(CoFeB)构成，厚度约为4nm。耦合层95由铷(Ru)构成，厚度约为0.8nm。第二铁磁子层93由铁化钴(CoFe)构成，厚度约为6nm。
在此例中，钉扎层包括锰化铂(PtMn)，厚度约为15nm。优选PtMn是因为它具有高阻挡温度和高交换偏置场，这改善了MTJ 37的热稳定性。但是，也可以使用其他反铁磁材料，诸如锰化铱(IrMn)，锰化镍(NiMn)，锰化钯(PdMn)。
缓冲层89至少由一个非磁性导电层构成，厚度在10nm和20nm之间。例如，缓冲层89可以包括两钽层和镍铁覆层，每层钽层具有5nm的厚度、通过厚度10nm的铜层分隔，和镍铁覆层的厚度5nm、通过一个钽层与铜层分隔，即Ta(5nm)/Cu(10nm)/Ta(5nm)/NiFe(5nm)。或者，两钽层可以通过厚度10nm的金层分隔，即Ta(5nm)/Au(10nm)/n(5nm)/NiFe(5nm)。在另一示例中，缓冲层89可以由厚度5nm的钽层和厚度5nm的镍铁层构成，即Ta(5nm)/NiFe(5nm)。在以上例子中，镍铁层是钉扎层87的种(seed)层。
x-y平面内MTJ 37的椭圆截面的长轴和短轴分别具有99nm和66nm的尺寸。
对于以上所述的MTJ 37，相对高阻态和相对低阻态的磁阻比值可以接近3∶1。这可提供具有高信噪比的MRAM。
参考图5，示出了存储器阵列的控制电路。
存储器阵列的每个行都设置写驱动器67和传感放大器68。每个比特线31都与相应写驱动器67的第一输出69连接。每个传感线49都与相应写驱动器67的第二输出70连接。每个比特线31还与相应传感放大器68的第一输入/输出端口71连接。
传感放大器68的第二输出和相应写驱动器67的第一输入之间设置连接72。
写驱动器67具有第二输入73，用于施加写放大器使能(WAE)电压。
传感放大器68具有第二输入74，用于接收传感放大器使能(SAE)电压。传感放大器68具有第三输入/输出端口75，用于施加传感放大器输入/输出(SAIO)电压。
设置单独的字符线驱动器80。每个字符线53与相应的字符线驱动器80的输出连接。
每个MTJ 37将比特线31通过单独的隔离晶体管81与相同行的传感线49连接。隔离晶体管81的基极与单独的字符线53连接。当施加偏压至限定MTJ 37列的字符线53，和施加偏压至限定MTJ 37行的比特线31或传感线49时，电流将流过MTJ 37。以此方式，每个MTJ可以通过单独的字符线53和单独的比特线31或传感线49寻址。
参考图4，5和6，现将描述存储器阵列中存储器单元66的读和写操作。
图6示出了在读取周期施加并在存储器阵列中测量的偏压。
第一曲线101是字符线偏压相对时间的曲线。第二曲线103是施加到传感放大器68的第二输入74的传感放大器使能(SAE)偏压相对时间的曲线。第三曲线1051和第四曲线1052分别是自由层83磁化强度和固定层85磁化强度平行时，比特线31的响应电压相对时间的曲线和传感放大器输入/输出(SAIO)偏压相对时间的曲线。第五曲线1071和第六曲线1072分别是自由层83磁化强度和固定层85磁化强度反平行时，比特线31的响应电压相对时间的曲线和SAIO偏压相对时间的曲线。
如第一曲线101所示，在时间tR1通过字符线驱动器80向对应存储器单元66列的字符线(WL)53施加偏压VW。VW可以在1V到3V的范围内。这将导通阵列的列中的隔离晶体管81。
如第三曲线1051和第五曲线1071所示，在时间tR2通过写驱动器67向对应存储器单元的行的比特线(BL)31施加偏压VB。在此例中，VB大约为0.4V。对应存储器单元的行的传感线(SL)49保持接地电压。在时间tR3去除偏压VB。
如第三曲线1051所示，在此例中，比特线31的响应电压在大约1ns内降低为接地电压。这是因为，当自由层83磁化强度和固定层85磁化强度平行时，MTJ 37的磁阻(以及因此测量的电压响应)相对低，因此电压响应相对快。
如第五曲线1071所示，在此例中，比特线31的响应电压在大约2ns到3ns内降低为地电压。这是因为，当自由层83磁化强度和固定层85磁化强度反平行时，MTJ 37的磁阻(以及因此测量的电压响应)相对高，因此电压响应相对慢。
如第二曲线103所示，在之后的时间tR4向对应存储器单元66的行的传感放大器68施加SAE偏压。当传感放大器68被启用后，它感知是否比特线31的响应电压低于参考电压Vref。Vref可以约为VB的一半。在此例中，Vref是0.2V。
如第三曲线1051所示，当自由层83磁化强度和固定层85磁化强度平行时，至时间tR4，比特线31的响应电压已经下降低于Vref。这由传感放大器68检测。因此，传感放大器68第三输入/输出端口75的传感放大器输入/输出(SAIO)置为低。
如第五曲线1071所示，当自由层83磁化强度和固定层85磁化强度反平行时，至时间tR4，比特线31的响应电压没有下降至低于Vref。这由传感放大器68检测。因此，传感放大器68第三输入/输出端口75的SAIO置为高。
在时间tR5，去除SAE偏压。在时间tR6，去除WL偏压。
在此例中，时间tR1为1ns，tR2为2.5ns，tR3为3.5ns，tR4为7.5ns，tR5为9ns，tR6为10ns。
以此方式，自由层83的磁化强度方向确定了传感放大器68第三输入/输出端口的输出。如果自由层83平行于固定层85，传感放大器68的输出为“0”。如果自由层83反平行于固定层85，传感放大器68的输出为“1”。
图7示出了根据本发明在写入周期施加到存储器阵列的偏压。
第七曲线111是字符线(WL)偏压相对时间的曲线。第八曲线113是写放大器使能(WAE)偏压相对时间的曲线。第九曲线115和第十曲线117分别是自由层83的磁化强度由反平行于固定层85磁化强度转换到平行于固定层85磁化强度(AP至P转换)时，施加至存储器单元66的SAIO偏压相对时间的曲线和施加至比特线(BL)和传感线(SL)的偏压相对时间的曲线。第十一曲线119和第十二曲线121分别是自由层83的磁化强度由平行于固定层85磁化强度转换到反平行于固定层85磁化强度(P至AP转换)时，施加至存储器单元66的SAIO偏压对时间的曲线和施加至比特线(BL)和传感线(SL)的偏压相对时间的曲线。
参考第七曲线111，为了向存储器单元66写入数据，在时间tW1通过字符线驱动器80向对应存储器单元66列的字符线53施加WL偏压VW。VW可以在1V到3V的范围内。这将导通阵列的列中的隔离晶体管81。
在时间tW1向对应存储器单元66行的传感放大器68第三输入/输出端口75施加SAIO偏压。如第九曲线115所示，对于AP至P转换，SAIO偏压保持接地电压。如第十一曲线119所示，对于P至AP转换，SAIO偏压保持在VS。连接72将该信号由传感放大器68的第二输出传送至写驱动器67的第一输入。
参照第八曲线113，在时间tW2向对应存储器单元66行的写驱动器67施加WAE偏压。这使写驱动器67能够依据传感放大器68的输出SAIO，施加偏压至比特线31或者传感线49。
参照第十曲线117，当SAIO保持接地电压时，在时间tW2，写驱动器67向比特线31施加预充电偏压VP1，传感线49保持接地电压。因此，写驱动器67驱动电流由传感线49流向比特线31。VP1可以为R1·Ic0的0.5至1倍之间，其中R1是MTJ 37AP状态的阻抗，Ic0是DC阈值电流。
在时间tW4，施加至比特线31的偏压增加到VB1。VB1足够大可以引起STT转换。VB1的值可以通过常规实验找出。典型地，VB1的值为不施加预充电偏压VP1时相同脉冲时间内引起STT转换所需偏压的0.3至0.5倍。
参照第十二曲线121，当SAIO保持在VS时，在时间tW2，写驱动器67向传感线49施加预充电偏压VP2，比特线31保持接地电压。因此，写驱动器67驱动电流由比特线31流向传感线49。VP2可以为R2·Ic0的0.5至1倍之间，其中R2是MTJ 37在P状态的阻抗，Ic0是DC阈值电流。
在时间tW4，施加至比特线31的偏压增加到VB2。VB2足够大可以引起STT转换。VB2的值可以通过常规实验找出。典型地，VB2的值为不施加预充电偏压VP2时相同脉冲时间内引起STT转换所需偏压的0.3至0.5倍。
在时间tW10，去除BL或SL偏压。在时间tW11，去除WL偏压。
较佳地，时间tW1为1ns，tW2为2ns，tW3为3.535ns，tW4为4ns，tW5为4.2ns，tW6为4.23ns，tW7为4.885ns，tW8为5.07ns，tW9为5.285ns，tW10为5.7ns，tW11为5.9ns。
图8是P至AP转换时在写入周期通过MTJ 37的电流IMTJ的第十二曲线125。现有技术写入周期使用的电流的第十三曲线127示出作比较。
参考图9A至9F，示出了P至AP转换时在写入周期自由层83内的磁化强度的仿真。在图9A至9F中，绘出了自由层83的3nm×3nm区域内的代表磁化强度129。
参考图8和图9A，在时间tW1，电流IMTJ为零，自由层83具有初始磁化强度配置，其中磁化强度129全部沿相同方向取向并平行于固定层85的磁化强度(图4)。
参考图4和图8，在时间tW2，驱动预充电电流IP由传感线49(图5)流向比特线31(图5)。因此，电流由固定层85流向自由层83，且垂直于固定层85和自由层83的平面，电子由自由层83流向固定层85。这导致自旋极化电子将由固定层85散射回并注入自由层83。
电流IP等于STT转换的DC阈值电流。在此例中，DC阈值电流约为1mA。如上所述，在纳秒时段引起STT转换所需的电流远大于DC阈值电流。因此，IP不够大以引起STT转换。但是，电流IP在自由层83中感生出安培场。
参考图9B，在时间tW3，自由层83中的安培场Hp形成第一中间磁化强度配置。安培场Hp在自由层83中感应出C形弯曲磁化强度129，导致C形畴(domain)结构。在C形畴结构中，沿自由层83短轴L1的磁化强度129保持平行于初始磁化强度配置中它们的方向。短轴L1第一侧131(限定为左侧)的磁化强度129顺时针方向旋转，距离中心线越远旋转越多。短轴L1第二侧133(限定为右侧)的磁化强度129逆时针方向旋转，也是距离短轴L1越远旋转越大。这形成以“C”形取向的磁化强度129。
C形畴结构激励自由层83中的磁化进动。因此，自由层83的磁化强度129在初始磁化强度配置，例如图9A所示，和第一中间磁化强度配置的自由层83磁化强度129，例如图9B所示，之间振荡。振荡频率等级为1GHz。
参考图8，在时间tW4，电流IMTJ增加，且该电流在时间tW5达到IB。在此例中，IB为3mA。
参考图9C，示出了时间tW6的第二中间磁化强度配置。增加的安培场HB放大了C形弯曲，左侧131的磁化强度129进一步顺时针旋转，而右侧133的磁化强度129进一步逆时针旋转。在时间tW5，自由层83的磁化强度129仍然在图9C所示磁化强度129和图9A所示磁化强度129之间振荡。
参考图9D，示出了时间tW7的第三中间磁化强度配置。C形畴结构的对称破坏了。
参考图9E，示出了时间tW8的第四中间磁化强度配置。C形弯曲结构已经不存在，代之的是更加复杂的畴结构。整个自由层83的净磁化强度由例如图9A所示的初始磁化强度配置逆时针旋转。
参考图9F，示出了时间tW9的最终磁化强度配置。大多数磁化强度129反平行于它们在初始磁化强度配置下的方向取向，即反平行于固定层85。在时间tW8，自由层83的磁化强度129不再振荡。
在时间tW9和时间tW10之间，电流IMTJ降至零。
对于AP至P转换，施加相同的电流脉冲，但是电流沿相反方向流动。因此，电流由自由层83流向固定层85。这导致电子由固定层85流向自由层83。驱动通过固定层85的电子被自旋极化且注入自由层83。
在AP至P转换中，可以施加较低的电流。这是因为驱动电子通过固定层85并直接将其注入自由层83比从固定层85散射电子然后注入自由层83更有效。对于AP至P转换，在此例中，IP为0.4mA，IB为1.2mA。
参考图8，典型的现有技术写入周期包括将电流127升为值IPR，保持电流在该值持续给定时间，然后将电流127降至零。如图8所示，当施加预充电电流时引起STT转换需要的电流IB远小于均匀电流脉冲127所需要的电流IPR。这是因为C形畴结构激励了自由层83的磁化进动。使用上述方法引起STT转换需要的电流IB可以低至使用均匀电流脉冲引起STT转换需要的电流IPR的30％到40％。
参考图10A和10B，分别示出了有充电电流和没有充电电流的STT转换的仿真结果。这是0K温度下的STT转换模拟。该模拟结果示出了STT转换需要的归一化电流I/Ic0-1下对脉冲持续时间倒数tp -1的关系。
具体参考图10A，对于AP至P转换，当持续时间2ns、大小为DC阈值的预充电电流脉冲通过MTJ时，对于给定脉冲持续时间的转换电流129可以比不使用预充电电流脉冲时的转换电流131小最高30％。
具体参考图10B，对于P至AP转换，当持续时间2ns、大小为DC阈值的预充电电流脉冲通过MTJ时，对于给定脉冲持续时间的转换电流133也可以比不使用预充电电流脉冲时的转换电流135小最高30％。
另外，使用充电电流显著地降低了纳秒时段的概率分布。因此，MRAM的写电流范围(margin)扩大了。
装置制造
参考图11A至11G，将描述图3A至3D所示存储器阵列的制造方法。图11A，11C，11E和11G示出了沿B-B’线作的图3A所示存储器阵列在制造工艺各阶段的截面图。图11B，11D，11F和11H示出了沿C-C’线作的图3A所示存储器阵列在制造工艺各阶段的截面图。
首先参考图11A和11B，使用STI蚀刻工艺形成硅衬底45中的浅沟槽47，其中填满了介电材料。不包括STI区的衬底区域限定了有源区43。
栅绝缘层53a和字符线53顺序层叠，形成衬底和STI区上的栅叠层。栅叠层侧壁和顶部上形成栅间隔53b。杂质离子注入到衬底45中形成隔离晶体管的源极区61和漏极区63。
现在参考图11C和11D，在整个衬底表面上形成第一绝缘矩阵55。第一绝缘矩阵55被连续图案化和被蚀刻以开放通孔51，暴露每个漏极区63的一部分。然后，在衬底上形成一个或多个导电层并填充通孔51。然后，典型地使用研磨(planarisation)工艺，去除导电层的上部，以去除形成在通孔51内以外的全部导电层，暴露第一绝缘矩阵55的上表面。
然后，在第一绝缘矩阵55上形成另一层导电层。该导电层被图案化然后被蚀刻形成传感线49，传感线49垂直于字符线延伸并与通孔51中的导电层接触。然后，在该结构上形成第二绝缘矩阵50。通过与以上关于通孔51所述类似的形式，在第一绝缘矩阵和第二绝缘矩阵中形成通孔41，接触每个源极区61的表面。
现在参考图11E和11F，在衬底上形成导电层。然后，图案化和蚀刻该导电层形成接触通孔41的底部电极39。
然后，根据以下步骤制造MTJ 37。
顺序沉积缓冲层89和反铁磁钉扎层87。通过加热和施加外部磁场设置钉扎层87的磁化强度，这将在钉扎层87冷却之后继续保持。之后，在钉扎层87上顺序沉积第一铁磁子层91，反铁磁耦合层95和第二铁磁子层93。
然后，沉积势垒材料。这可以通过r-f溅射该材料，或者沉积镁(magnesium)然后通过诸如等离子氧化等工艺氧化镁来实现。
然后，沉积铁磁自由层83。在铁磁自由层83上沉积覆盖层82。
然后，将形成的叠层图案化为多个单元以形成MTJ 37。可以通过在保护覆盖层上沉积一层光刻胶，使用光刻图案化光刻胶，然后去除未被保护的材料来进行图案化。
现在参考图11G和11H，然后在包括MTJ 37的衬底的上表面上形成第三绝缘矩阵123。该第三绝缘矩阵123被图案化形成比特线接触孔125，暴露覆盖层82的表面。之后在衬底上和比特线接触孔125中形成导电层。然后，图案化和蚀刻该导电层形成覆盖比特线接触孔125并平行于传感线49的比特线31。
在以上所述的制造工艺中，可以使用本领域熟知的方法形成导电层，诸如化学汽相沉积，物理汽相沉积，等离子增强化学汽相沉积，或者溅射等。
第二实施例
装置设计
参照图12A至12C，示出了存储器阵列的第二实施例。该存储器阵列为MRAM。
具体参照图12A，在第一方向设置多个比特线201，此处限定为x轴。比特线201定义了阵列的第一维度，在此例中为阵列的行。
设置多个MTJ 207。MTJ 207具有与以上参照第一实施例描述的MTJ 37相同的结构。使易磁化轴平行于比特线201，即平行于x轴，来设置MTJ 207。
具体参照图12B，每个MTJ 207连接至比特线201的下侧。因此，MTJ 207与辅助电流线203电绝缘。
具体参照图12A，每个MTJ 207连接至底部电极209。底部电极209在x-y平面内为矩形形状，具有长边和短边。底部电极209的长边和短边大约与MTJ 207的长轴和短轴具有相同尺寸。
具体参照图12B，通孔211将每个底部电极209连接到衬底215的有源区213。
衬底215上有源区213通过STI区216相互隔离。
具体参照图12B，传感线217在每个比特线之下延伸。传感线217不与比特线201、MTJ或者底部电极209接触。通孔219将传感线217与有源区213相连接。
具体参照图12A，每个传感线217的边与边关于一纵轴相互交织。该纵轴平行于x轴。每个有源区213的边与边也关于一平行于x轴的纵轴相互交织。
传感线217的交织节奏与有源区213的交织节奏相同。该交织为180°反相以使传感线217的交织与有源层213的交织一致并在通孔219接触。
在传感线217与有源层213彼此相距最远处，设置连接底部电极209与有源区213的通孔211。因此，传感线217相距连接底部电极209与有源区213的通孔211一定间隔。
具体参照图12C，在衬底215上设置多个字符线221，二者通过栅氧化物221a相互隔离。字符线221垂直于比特线201。字符线221排列在第二方向，此处限定为y轴。字符线221通过绝缘矩阵223与传感线隔离。每个字符线221都设置在连接传感线217与有源区213的通孔219和连接底部电极209与有源区213的通孔211之间。
字符线221定义阵列的第二维度，在此例中为阵列的列。每个MTJ 207都设置两条字符线221。因此，阵列的每列由位于MTJ 207一列任一侧的两个字符线221定义。
具体参考图12C，源极区227设置在有源区213中，位于每个连接底部电极209与有源区213的通孔211之下。漏极区229设置在有源区213中，位于每个连接传感线217与有源区213的通孔219之下。每个源极区227和漏极区229通过两区之间的字符线221导电。因此，所述字符线221作为隔离晶体管233的栅极231。
每个MTJ 207提供两个晶体管233，因此每个存储器单元235由一个MTJ207和两个晶体管233定义。每个晶体管233的漏极区229在相邻存储器单元235之间共享。每个存储器单元235的面积为8F2。
存储器阵列的特征尺寸F在50nm和100nm之间。
参考图13，示出了存储器阵列的控制电路。
存储器阵列的每行都设置写驱动器236和传感放大器237。每个比特线201连接至相应写驱动器236的第一输出238。每个传感线217连接至相应写驱动器237的第二输出239。每个比特线201还连接至相应传感放大器237的第一输入/输出端口240。
连接241设置在传感放大器237的第二输出和相应写驱动器236的第一输入之间。
写驱动器236具有第二输入242，用于施加写放大器使能(WAE)电压。
传感放大器237具有第二输入243，用于施加传感放大器使能(SAE)电压。传感放大器237具有第三输入/输出端口244，用于施加传感放大器输入/输出(SAIO)电压。
提供了单一的字符线驱动器245。每个字符线221与字符线驱动器245的相应输出相连接。
每个MTJ 207通过MTJ 207任一侧的两个隔离晶体管233中的一个将比特线201与相同行的传感线217连接。每个隔离晶体管233的基极连接至单个字符线221。当施加偏压至限定存储器单元235列的两个字符线221，和施加偏压至限定MTJ 207行的比特线201或者传感线203时，电流将流过MTJ207。以此方式，每个MTJ 207可以通过两个字符线221，和单个比特线201或者传感线217寻址。
通过两个字符线221寻址每个MTJ 207减少了通过隔离晶体管233的电流。这是有利的，因为隔离晶体管233的最大通过电流设置了可以用在STT转换中的电流的上限。
装置工作
图12A至12C所示的存储器单元的读和写与之前相对图3A至图3D所示存储器单元描述的一样。
装置制造
图12A至12C所示的存储器单元的制造工艺步骤与之前相对图3A至图3D所示存储器单元描述的一样。
替代MTJ结构
参考图14，示出了通过x-z平面所作的替代MTJ 247的截面。MTJ 247可以替代第一实施例的MTJ 37或者第二实施例的MTJ 207使用。
MTJ 247包括一系列层，包括自由层249，隧道势垒层251，和固定(pinned)层253。在此例中，自由层距离衬底最远，固定层距离衬底最近。
自由层249包括铁磁材料。自由层249具有相对低的矫顽力，在施加转换电流或磁场时可以被转换。
隧道势垒层251由绝缘材料构成，诸如氧化镁(MgO)，并且足够薄使电子可以隧穿。
固定层253包括铁磁材料。固定层253比自由层249厚。这给它提供了比自由层249更高的矫顽力。因此，自由层249能够在施加转换电流和辅助磁场时转换，固定层253不能在施加转换电流和辅助磁场时转换。
参考图15，示出了另一替代MTJ 255的x-z平面的截面。MTJ 255也可以替代第一实施例的MTJ 37或者第二实施例的MTJ 207使用。
MTJ 255包括一系列层，包括自由层257，隧道势垒层259，固定(pinned)层261，和钉扎(pinning)层263。在此例中，自由层距离衬底最远，钉扎层距离衬底最近。
自由层257包括铁磁材料。自由层257具有相对低的矫顽力，在施加转换电流或磁场时可以被转换。
隧道势垒层259由绝缘材料构成，诸如氧化镁(MgO)，并且足够薄使电子可以隧穿。
固定层261包括铁磁材料。固定层261具有相对高的矫顽力，在施加转换电流或磁场时不可以被转换。
钉扎层263包括反铁磁材料。钉扎层263使固定层261的磁化强度固定(pin)，以在施加磁场或转换电流时阻止固定层261磁化强度的转换。
替代MTJ 247，255相比于第一实施例使用的MTJ 37和第二实施例使用的MTJ 207具有更简单的结构的优点。因此，替代MTJ 247，255制造更简单。但是，替代MTJ 247，255不表现出如MTJ 37和MTJ 207那样高的磁阻率。
在另一示例(未示出)中，MTJ设置有另外的铁磁层覆盖在自由层上。该另外的铁磁层通过非磁性导体与上述铁磁层隔离。在电流由固定层流向自由层时，该另外的铁磁层可以增加自旋极化电子注入到自由层的比例。
在又一示例(未示出)中，替代MTJ设置自旋阀。自旋阀包括一系列层，包括通过非磁性导体隔离的铁磁自由层和铁磁固定层。
应当理解对以上所述实施例可以作许多修改。
例如，电流脉冲预充电部分的持续时间和值可以依据MTJ的组成调整。所需电流脉冲预充电部分的持续时间与自由层的吉尔伯特阻尼常数(Gilbertdamping constant)相关。
另外，MTJ相对比特线和传感线的取向可以变化。
MTJ的尺寸(dimension)也可以变化。但是，具有椭圆截面的MTJ因为磁形状各向异性而具有改善的热稳定性。

Claims (20)

1.一种写入磁性存储装置的方法，该磁性存储装置包括第一(31；201)和第二(49；217)引脚，和所述引脚之间设置的磁阻多层结构(37；207；247；255)，所述多层结构呈现出相对较高的第一阻态和相对较低的第二阻态，该多层结构响应于给定持续时间和量值的脉冲可由第一态切换至第二态，该脉冲量值为一电流阈值，该电流阈值是切换该多层结构所需的最小电流值且其基于该脉冲的持续时间，所述方法包括：
将小于阈值电流值的第一量值的电流通过该多层结构；和
增加通过该多层结构的电流，从而通过小于所述阈值电流值的较高量值的第二电流。
2.根据权利要求1所述的方法，其中将电流通过该多层结构(37；207；247；255)包括：
将小于所述阈值电流值的第一量值的电流通过该多层结构，其持续时间小于给定持续时间。
3.根据权利要求1所述的方法，其中将电流通过该多层结构(37；207；247；255)包括：
将所述阈值电流值0.1至0.5倍之间的第一量值的电流通过该多层结构。
4.根据权利要求1所述的方法，其中将第一量值的电流通过该多层结构(37；207；247；255)包括：
将电流通过该多层结构，其持续时间为给定持续时间的0.1至0.4倍之间。
5.根据权利要求4所述的方法，其中该给定持续时间小于10ns。
6.根据权利要求1所述的方法，其中将第一量值的电流通过该多层结构(37；207；247；255)包括：
在持续时间内以固定强度将电流通过该多层结构。
7.根据权利要求1所述的方法，其中将电流通过该多层结构(37；207；247；255)包括：
将小于或等于DC阈值电流的第一量值的电流通过该多层结构，该DC阈值电流为切换该多层结构需要的最小DC电流。
8.根据权利要求1所述的方法，其中将电流通过该多层结构(37；207；247；255)包括：
将小于所述阈值电流值的第一量值的电流通过该多层结构，其持续时间在1ns和2ns之间。
9.根据权利要求1所述的方法，其中增加电流包括：
增加电流至所述阈值0.3至0.5倍之间的第二量值。
10.根据权利要求1所述的方法，其中增加电流包括：
增加电流至预定的强度，并在小于给定持续时间的一周期内将电流保持在该强度。
11.根据权利要求1所述的方法，其中增加电流包括：
增加电流至预定的强度，并在处于给定持续时间的0.1至0.4倍之间的一周期内将电流保持在该强度。
12.根据权利要求11所述的方法，其中该给定持续时间小于10ns。
13.根据权利要求1所述的方法，其中增加电流包括：
增加电流至预定的强度，并保持电流在固定的强度上。
14.根据权利要求1所述的方法，进一步包括：
将电流从基准电流强度升为预定电流强度。
15.根据权利要求1所述的方法，进一步包括：
将电流从零电流强度升为预定电流强度。
16.根据权利要求1所述的方法，进一步包括：
将电流从预定电流强度升为量值较高的第二电流强度。
17.根据权利要求1所述的方法，进一步包括：
将电流从量值较高的第二电流强度降为较低电流强度。
18.根据权利要求14所述的方法，进一步包括：
将电流从量值较高的第二电流强度降为基准强度。
19.根据权利要求1所述的方法，其中该切换多层结构需要的电流阈值I是：
I＝Ic0(1+C·tp -1)
其中Ic0是DC阈值电流，为切换多层结构需要的最小DC电流，C是常数，tp是脉冲的持续时间。
20.一种存储器，其包括：
磁性存储装置，其包括
第一(31；201)和第二(49；217)引脚；
所述引脚之间设置的磁阻多层结构(37；207；247；255)，所述多层结构呈现出相对较高的第一阻态和相对较低的第二阻态，该多层结构响应于给定持续时间和量值的脉冲可由第一态切换至第二态，该脉冲量值为一电流阈值，该电流阈值是切换该多层结构所需的最小电流值且其基于该脉冲的持续时间；和
控制该磁性存储装置的电路，其配置成执行前述任一权利要求的方法。
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