[go: up one dir, main page]

CN1248314C - 电平移动电路 - Google Patents

电平移动电路 Download PDF

Info

Publication number
CN1248314C
CN1248314C CN03101695.2A CN03101695A CN1248314C CN 1248314 C CN1248314 C CN 1248314C CN 03101695 A CN03101695 A CN 03101695A CN 1248314 C CN1248314 C CN 1248314C
Authority
CN
China
Prior art keywords
signal
input
type transistor
inverted
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN03101695.2A
Other languages
English (en)
Other versions
CN1433076A (zh
Inventor
祗园雅弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1433076A publication Critical patent/CN1433076A/zh
Application granted granted Critical
Publication of CN1248314C publication Critical patent/CN1248314C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Landscapes

  • Logic Circuits (AREA)

Abstract

一种电平移动电路，在将输入信号IN或反转输入信号XIN输入到栅极的用于信号输入的N型晶体管(1、2)中，通过用于衬底偏置的P型晶体管(5、6)将所述信号IN或XIN也提供给该衬底。在信号IN或XIN上升变化时，用于信号输入的N型晶体管(1、2)的各阈值电压因衬底偏置效果而下降。因此，即使信号IN或XIN是低电压电平，也能进行高速地动作。另外，如果输出信号OUT或反转输出信号XOUT变化为高电压电平，则所述用于衬底偏置的晶体管(5、6)变为非导通状态，所以在信号变化以外时，不将输入信号IN或反转输入信号XIN提供给用于信号输入的N型晶体管(1、2)的衬底。因此，在这些衬底中始终不会流过贯通电流。

Description

电平移动电路
技术领域
本发明涉及用于电源电压不同的电路之间接口的电平移动电路。
背景技术
随着近年来制造的精细化，因元件的可靠性问题，半导体集成电路的内部电路的电源电压有低电压化的趋势。而在电子机器等系统中所使用的元件中还存在延用以往的电源电压的元件。为了获得这些电源电压不同的元件和半导体集成电路之间的连接，一般将电平移动电路内置在半导体集成电路内。
最近，即使在半导体集成电路中，为了降低功耗，也采取了对每个电路区块供给最佳电源电压的措施，而为了获得这些电源电压不同的电路区块相互间的连接，也使用了电平移动电路。今后，该电平移动电路的重要性会进一步增加。
以往的电平移动电路的例子示于图13。在该图中，1、2是N沟道型晶体管，3、4是P沟道型晶体管，VDD是高电压电源，VSS是接地电源，IN是输入信号，XIN是反转输入信号，OUT是输出信号，XOUT是反转输出信号。将所述输入信号IN和反转输入信号XIN分别输入到各N沟道型晶体管1、2的栅极，而将它们的源极连接到接地电源VSS。此外，将P沟道型晶体管3、4的漏极连接到所述N沟道型晶体管1、2的漏极，将其各源极连接到高电压电源VDD。在这两个P沟道型晶体管3、4中，形成将其一方的栅极连接到另一方的漏极上的交叉耦合连接。从P沟道型晶体管3和N沟道型晶体管1的连接点输出反转输出信号XOUT，从P沟道型晶体管4和N沟道型晶体管2的连接点输出输出信号OUT。
下面，说明上述现有的电平移动电路的动作。以输入信号IN和反转输入信号XIN的振幅电平为1.5V，高电压电源VDD的电源电位为3V，接地电源VSS的电位为0V，输出信号OUT和反转输出信号XOUT的振幅电平为3V为例，说明其动作。
首先，作为初始状态，设输入信号IN为0V，反转输入信号XIN为1.5V，输出信号OUT为0V，反转输出信号XOUT为3V。此时，N沟道型晶体管1和P沟道型晶体管4为非导通状态，N沟道型晶体管2和P沟道型晶体管3为导通状态。
下面，考虑输入信号IN变化为1.5V、反转输入信号XIN变化为0V的情况。通过该变化，N沟道型晶体管1转换为导通状态，N沟道型晶体管2转换为非导通状态。此时，由于P沟道型晶体管3为导通状态，所以反转输出信号XOUT的电位下降至由N沟道型晶体管1和P沟道型晶体管3的导通电阻值之比所确定的中间值。如果该中间值超过P沟道型晶体管4的阈值电压，则P沟道型晶体管4向导通状态转换，使输出信号OUT的电位上升。如果输出信号OUT的电位上升，则P沟道型晶体管3向非导通状态转换，所以P沟道型晶体管3的导通电阻值上升，反转输出信号XOUT的电位进一步下降。
通过这样的正反馈，输出信号OUT变化为3V，反转输出信号XOUT变化为0V，完成了将低振幅电平的输入信号移动到大振幅电平的输出信号的动作。因此，例如可以将半导体集成电路内部的电源电压电平低的信号移动到外部的电源电压电平高的信号上(专利文献1：(日本)特开平9-121152号公报)。
但是，在上述以往的电平移动电路中，当进一步实施电源电压的低电压化时，以下所示的问题变得明显。即，在图13所示的电平移动电路中，N沟道型晶体管1、2为了可耐高电压而使用了栅极氧化膜较厚的耐压高的晶体管，但该耐压高的晶体管一般具有较大的阈值电压(例如0.5V)。因此，当输入信号IN和反转输入信号XIN的电压电平下降至接近N沟道型晶体管1、2的阈值电压(例如0.7V)时，则栅极上接收了这些信号IN、XIN的N沟道型晶体管1、2的能力急剧下降。其结果，在这些信号IN、XIN从0V变化到规定电压电平(0.7V)的过程中，因向导通状态转换的N沟道型晶体管1、2的动作较慢，造成作为电平移动电路整体的动作速度恶化。
如上所述，由于近年来微细化的发展，半导体集成电路的内部电源电压有低电压化的倾向，所以如果低电压电平化进一步发展，则将该低电压电平的信号如何高速移动到高电压电平的信号就成为重要的课题。
发明内容
本发明是解决上述问题的发明，其目的在于，在将电压电平低的输入信号移动到电压电平高的输出信号的电平移动电路中，即使输入信号的低电压电平化进一步深入，也可以高速度且低功耗地进行其信号的电平移动。
为了实现上述目的，在本发明中，在利用晶体管的衬底偏置效果，并在栅极被输入输入信号的晶体管中，仅在该输入信号上升到电源电压电平的信号变化时，将正电压提供给该晶体管的衬底而降低阈值电压，实现其高速动作化。
具体地说，方案1的电平移动电路输入输入信号和将所述输入信号反转的反转输入信号，将所述输入信号和反转输入信号的振幅电平移动到比该振幅电平大的振幅电平上，将具有该移动后的振幅电平的输出信号和将该输出信号反转后的反转输出信号的至少一个进行输出，其特征在于，该电平移动电路包括：用于信号输入的第1N型晶体管，将所述输入信号输入到栅极；用于信号输入的第2N型晶体管，将所述反转输入信号输入到栅极；用于衬底偏置的第1P型晶体管，将所述输入信号输入到源极，将漏极连接到所述信号输入用的第1N型晶体管的衬底上，将所述输出信号输入到栅极；以及用于衬底偏置的第2P型晶体管，将所述反转输入信号输入到源极，将漏极连接到所述信号输入用的第2N型晶体管的衬底，将所述反转输入信号输入到栅极。
方案2的发明的特征在于，在所述方案1所述的电平移动电路中，包括：用于复位的第1N型晶体管，将源极连接到低电压电源，将漏极连接到用于所述信号输入的第1N型晶体管的衬底，将所述输出信号连接到栅极；以及用于复位的第2N型晶体管，将源极连接到所述低电压电源，将漏极连接到用于所述信号输入的第2N型晶体管的衬底，将所述反转输入信号输入到栅极。
方案3的发明的特征在于，在所述方案2所述的电平移动电路中，包括：第1延迟元件，被连接到用于所述复位的第1N型晶体管的栅极，使输入到该栅极的所述输出信号被延迟；以及第2延迟元件，被连接到所述用于复位的第2N型晶体管的栅极，使输入到该栅极的所述反转输入信号被延迟。
方案4的发明的特征在于，在所述方案1、2或3所述的电平移动电路中，包括：用于所述信号输入的第1及第2N型晶体管在其漏极上分别接收所述反转输入信号和输出信号，该电平移动电路还包括：用于断路的P型晶体管，被配置在将所述高电压电源连接到用于所述信号输入的第1及第2N型晶体管的漏极的路径上，在输出所述输入信号和反转输入信号的电路的电源锁闭(shutdown)时，在栅极上接收控制信号而变成非导通状态；以及用于锁闭的第1及第2N型晶体管，被分别配置在用于所述信号输入的第1及第2N型晶体管的漏极和低电压电源之间，在所述锁闭时P型晶体管接收所述控制信号而分别变成导通状态。
方案5的发明的特征在于，在所述方案1、2、3或4所述的电平移动电路中，至少将用于信号输入的第1及第2N型晶体管形成在绝缘衬底上。
方案6的发明的特征在于，在所述方案1、2、3、4或5所述的电平移动电路中，将信号线连接到用于所述信号输入的第1及第2N型晶体管的某一个的漏极，通过该信号线仅输出所述输出信号及所述反转输出信号中的某一个信号。
方案7的发明的电平移动电路输入输入信号和将所述输入信号反转的反转输入信号，将所述输入信号和反转输入信号的振幅电平移动到比该振幅电平大的振幅电平上，将具有该移动后的振幅电平的输出信号和将该输出信号反转后的反转输出信号的至少一个进行输出，其特征在于，该电平移动电路包括：用于信号输入的第1N型晶体管，将所述输入信号输入到栅极；用于信号输入的第2N型晶体管，将所述反转输入信号输入到栅极；用于衬底偏置的第1N型晶体管，将所述输入信号输入到源极，将漏极连接到所述信号输入用的第1N型晶体管的衬底上，将所述反转输出信号输入到栅极；以及用于衬底偏置的第2N型晶体管，将所述反转输入信号输入到源极，将漏极连接到所述信号输入用的第2N型晶体管的衬底，将所述输出信号输入到栅极。
方案8的发明的特征在于，在所述方案7所述的电平移动电路中，包括：用于复位的第1N型晶体管，将源极连接到低电压电源，将漏极连接到用于所述信号输入的第1N型晶体管的衬底，将所述输出信号输入到栅极；以及用于复位的第2N型晶体管，将源极连接到所述低电压电源，将漏极连接到用于所述信号输入的的第2N型晶体管，将所述反转输出信号输入到栅极。
方案9的发明的特征在于，在所述方案8所述的电平移动电路中，包括：第1延迟元件，连接到所述用于偏置的第1N型晶体管的栅极，使对该栅极输入的所述反转输入信号被延迟；以及第2延迟元件，连接到所述用于偏置的第2N型晶体管的栅极，使对该栅极输入的所述反转输出信号被延迟。
方案10的发明的特征在于，在所述方案7、8或9所述的电平移动电路中，所述用于信号输入的第1及第2N型晶体管在其漏极上分别接收所述反转输出信号和输出信号，而且该电平移动电路还包括：用于断路的P型晶体管，将高电压电源配置在连接到所述用于信号输入的第1及第2N型晶体管的漏极的路径上，在输出所述输入信号及反转输入信号的电路的电源锁闭时栅极接收控制信号而变为非导通状态；以及用于锁闭的第1及第2N型晶体管，分别配置在所述用于信号输入的第1及第2N型晶体管的漏极和低电源电压之间，在所述锁闭时栅极接收所述控制信号而分别变为导通状态。
方案11的发明的特征在于，在所述方案7、8、9、或10所述的电平移动电路中，至少将用于信号输入的第1及第2N型晶体管形成在绝缘衬底上。
方案12的发明的特征在于，在所述方案7、8、9、10、或11所述的电平移动电路中，将信号线连接到所述用于信号输入的第1及第2N型晶体管的任何一个的漏极，通过该信号线仅输出所述输出信号和所述反转输出信号中的其中一个信号。
根据以上所述，在方案1～12所述的发明中，在输入信号或反转输入信号上升到高电压电平的信号变化时，该信号也被提供给栅极接收该信号的用于信号输入的第1或第2N型晶体管的衬底。其结果，由于用于该信号输入的第1或第2N型晶体管因衬底偏置效果而使其阈值电压下降，所以即使该输入信号或反转输入信号的电压电平被低电压化，也能高速地进入导通状态。
而且，在输入信号或反转输入信号上升到高电压电平后，由于输出信号或反转输出信号的电位变为高电压电平，对应的用于衬底偏置的第1或第2P型或N型晶体管转变到非导通状态，所以在这些信号的上升变化以外时，禁止将这些信号提供给用于信号输入的第1或第2N型晶体管的衬底。因此，可防止在用于该信号输入的第1或第2N型晶体管的衬底中始终流过贯通电流，使功耗低。
此外，在方案2和方案8所述的发明中，例如，在通过输入信号上升使输出信号上升到高电压电平时，通过该输出信号使用于复位的第1N型晶体管变为导通状态，将栅极接收所述输入信号的用于信号输入的第1N型晶体管的衬底复位到低电压电源的电位，为下次输入信号的上升作准备，所以可抑制用于信号输入的第1N型晶体管动作的滞后效应，可有效地抑制其动作延迟的离散。
而且，在方案3和方案9所述的发明中，用于复位的第1及第2N型晶体管的复位动作由对应的第1及第2延迟元件进行延迟，所以可将基于用于信号输入的第1及第2N型晶体管的衬底偏置效果的高速动作维持至信号变化的结束。
此外，在方案4和方案10所述的发明中，在输出输入信号及反转输入信号的电路的电源锁闭时，随着该输入信号和反转输入信号的电位电平变得不稳定，用于信号输入的第1及第2N型晶体管变为导通状态，担心在电平移动电路内流过贯通电流，但此时用于断路的P型晶体管为非导通状态，用于锁闭的第1和第2N型晶体管为导通状态，从电平移动电路的高电压电源经由用于信号输入的第1及第2N型晶体管的贯通电流路径被隔断，所以在锁闭时可阻止流过贯通电流。此外，输出信号和反转输出信号被固定为接地电位，所以可阻止贯通电流流入后级电路。
此外，在方案5和方案11的发明中，将用于信号输入的第1及第2N型晶体管形成在绝缘衬底上，所以不需要将这两个晶体管的衬底之间进行分离的分离区域，使布局面积减少。
附图说明
图1是表示本发明第1实施例的电平移动电路的结构图。
图2是表示该实施例的电平移动电路的变形例的图。
图3(a)是该电平移动电路中配置的用于信号输入的晶体管的布局结构的平面图；图3(b)是该图(a)的A-A线剖面图；图3(c)是该图(a)的B-B线剖面图。
图4(a)是表示将用于信号输入的晶体管并排排列两个的布局结构的剖面图，图4(b)是其平面图。
图5是表示由N型晶体管构成图1所示的第1实施例的电平移动电路的用于衬底偏置的第1及第2P型晶体管的变形例的图。
图6是表示由N型晶体管构成图2所示的电平移动电路的用于衬底偏置的第1及第2P型晶体管的变形例的图。
图7是表示本发明第2实施例的电平移动电路的结构图。
图8是表示由N型晶体管构成图7所示的电平移动电路的用于衬底偏置的第1及第2P型晶体管的变形例的图。
图9是表示本发明第3实施例的电平移动电路的结构图。
图10是表示由N型晶体管构成图9所示的电平移动电路的用于衬底偏置的第1及第2P型晶体管的变形例的图。
图11是表示本发明第4实施例的电平移动电路的结构图。
图12是表示由N型晶体管构成图11所示的电平移动电路的用于衬底偏置的第1及第2P型晶体管的变形例的图。
图13是表示现有的电平移动电路的结构图。
图14(a)是表示通常的晶体管的布局结构的平面图，图14(b)是其纵向剖面图，图14(c)是其横向剖面图。
图15(a)是表示由三重阱构造形成两个晶体管的布局构造的剖面图，
图15(b)是其平面图。
其中：1-用于信号输入的第1N型晶体管；1a-绝缘板(绝缘衬底)；1b-背栅极(衬底)；2-用于信号输入的第2N型晶体管；5-用于衬底偏置的第1P型晶体管；6-用于衬底偏置的第2P型晶体管；7-用于复位的第1N型晶体管；8-用于复位的第2N型晶体管；9-第1延迟元件；10-第2延迟元件；15、16-信号线；20-用于锁闭的第1N型晶体管；21-用于锁闭的第2N型晶体管；22-用于遮断的P型晶体管；55-用于衬底偏置的第1N型晶体管；56-用于衬底偏置的第2N型晶体管；VDD-高电压电源；IN-输入信号；XIN-反转输入信号；OUT-输出信号；XOUT-反转输出信号；C-控制信号。
具体实施方式
以下，根据附图说明本发明的实施例。
(第1实施例)
图1表示本发明第1实施例的电平移动电路。在该图中，VDD是高电压电源，VSS是接地电源，IN是输入信号，XIN是反转输入信号，OUT是输出信号，XOUT是反转输出信号。
此外，1是在栅极输入了所述输入信号IN的、用于信号输入的第1N沟道型晶体管，2是在栅极输入了所述反转输入信号XIN的、用于信号输入的第2N沟道型晶体管，两晶体管1、2的源极被连接到接地电压VSS。3和4是将源极连接到所述高电压电源VDD的第1及第2P沟道型晶体管，在这两个P沟道型晶体管3、4间，构成了一个P沟道型晶体管的栅极被连接到另一P沟道型晶体管的漏极的交叉耦合连接。所述第2P沟道型晶体管4的漏极被连接到用于信号输入的第2N沟道型晶体管2的漏极，将信号线15连接到这两个晶体管2、4的连接点，输出信号OUT从该信号线15输出。同样，将第1P沟道型晶体管3的漏极连接到用于信号输入的第1P沟道型晶体管1的漏极，将信号线16连接到这两个晶体管1、3的连接点，反转输出信号XOUT从该信号线16输出。
并且，作为本发明的特征，具有用于衬底偏置的第1和第2P沟道型晶体管5和6。将输入信号IN输入到用于衬底偏置的第1P沟道型晶体管5的源极，将漏极连接到用于所述信号输入的第1N沟道型晶体管1的衬底，将所述信号线15的输出信号OUT输入到栅极。另一方面，将反转输入信号XIN输入到用于衬底偏置的第2P沟道型晶体管6的其源极，将漏极连接到用于所述信号输入的第2N沟道型晶体管2的衬底，将所述信号线16的反转输出信号XOUT输入到栅极。
下面，说明本实施例的电平移动电路的动作。作为一例，说明输入信号IN和反转输入信号XIN的振幅电平为0.7V、高电压电源VDD的电压电位为3V、接地电源BSS的电位为0V、输出信号OUT和反转输出信号XOUT的振幅电平为3V时的动作。
首先，作为初始状态，设输入信号IN为0V、反转输入信号XIN为0.7V、输出信号OUT为0V、反转输出信号XOUT为3V。此时，用于信号输入的第1N沟道型晶体管1、P沟道型晶体管4、以及用于衬底偏置的第2P沟道型晶体管6为非导通状态。另一方面，用于信号输入的第2N沟道型晶体管2、P沟道型晶体管3、以及用于衬底偏置的第1P沟道型晶体管5为导通状态。
下面，考虑输入信号IN变化到0.7V、反转输入信号XIN变化到0V的情况。通过该电位变化，用于信号输入的第1N沟道型晶体管1转变为导通状态，用于信号输入的第2N沟道型晶体管2转变为非导通状态。此时，由于用于衬底偏置的第1P沟道型晶体管5为导通状态，所以输入信号IN的电压经用于该衬底偏置的晶体管5提供给用于信号输入的第1N沟道型晶体管1的衬底。由此，在用于信号输入的第1N沟道型晶体管1中产生衬底偏置效应，使其阈值电压下降，而使向其导通状态的转变高速进行。因此，即使输入信号IN的低电压化进一步发展，本实施例的电平移动电路也可以确保高速动作。
其后，接着进行以下的动作。即，如上所述，如果用于信号输入的第1N沟道型晶体管1变为导通状态，则P沟道型晶体管3为导通状态，所以反转输出信号XOUT的电位下降至由N沟道型晶体管1和P沟道型晶体管3的导通电阻值之比确定的中间值。如果该中间值超过P沟道型晶体管4的阈值电压，则P沟道型晶体管4向导通状态转变，所以输出信号OUT的电位上升。如果输出信号OUT的电位上升，则P沟道型晶体管3向非导通状态转变，所以P沟道型晶体管3的导通电阻值上升，而反转输出信号XOUT的电位进一步下降。通过实施以上的正反馈，输出信号OUT改变为3V，反转输出信号XOUT改变为0V，完成将低振幅电平(0.7V)的输入信号IN、XIN移动到大振幅电平(3V)的输出信号OUT、XOUT的动作。
而且，在本实施例中，如果输出信号OUT变为3V，则用于衬底偏置的第1P沟道型晶体管5为非导通状态，由于输入信号IN流入用于信号输入的第1N沟道型晶体管1的衬底的路径被隔断，所以流向衬底的贯通电流受到阻止，因而可以削减不必要的电力消耗。以上，以输入信号IN的上升变化时为例进行了说明，但反转输入信号XIN的上升变化时也与上述说明同样，所以省略其说明。
因此，在本实施例的电平移动电路中，由于可以仅在输入信号IN、XIN的上升变化时使用于信号输入的第1及第2N沟道型晶体管中产生衬底偏置效应，所以即使输入信号IN、XIN的电压电平的低电压化进一步发展，也可以实现高速并且低功耗的动作。
下面，图3表示上述用于信号输入的第1N沟道型晶体管1的布局构造。该图(a)是平面图，该图(b)是图(a)的A-A线剖面图，该图(c)是该图(a)的B-B线剖面图。在该图(a)～(c)中，用于信号输入的第1N沟道型晶体管1具有SOI(Silicon On Insulator)构造。即，用于信号输入的第1N沟道型晶体管1在绝缘板(绝缘衬底)1a上，具有由P-层构成的背栅极(衬底)1b、位于其左右侧的源极和漏极组成的两个N+区域1c、1d、以及在P-层1b上方形成的栅极1e。而且，如上所述，为了将输入信号IN输入到背栅极(衬底)1b，该N沟道型晶体管1的背栅极1b在该图(a)中延长设置到下方，在其侧端部连接P+层1f，在该P+层1f上连接用于输入输入信号IN的触点1g。以上，说明了用于信号输入的第1N沟道型晶体管1的布局构造，而用于信号输入的第2N沟道型晶体管2的布局构造也是同样的，所以省略其说明。
图4(a)和图4(b)表示将所述用于信号输入的第1及第2N沟道型晶体管1、2并排配置的布局构造。该图(a)是剖面图，该图(b)是平面图。在该图(a)和(b)中，用于信号输入的第1和第2N沟道型晶体管1、2以栅极并行延长来配置，从该图(a)可知，用于信号输入的第1N沟道型晶体管1、2的相邻的N+区域1d、2d间用绝缘层17绝缘。
这里，为了与该SOI构造进行比较，说明体(bulk)CMOS晶体管的结构。图14(a)、(b)表示一个晶体管30的布局构造。在该图(a)、(b)中，晶体管30具有在以P-层形成的衬底30a的上端部隔开规定间隔形成的源极和漏极组成的两个N+区域30b、30c，和在位于这两个区域之间的上方形成的栅极30d。而且，在这样的构造中，为了将输入信号IN输入到P-衬底30a，在栅极30d的延长线上隔开规定间隔将P+区域30e形成在P-衬底30a的上端部，该P+区域30e连接输入输入信号IN的触点30f。再有，图中，30g是绝缘层。图15(a)、(b)表示将这样的晶体管30并排配置两个的布局构造。在该图(a)和(b)中，在各晶体管30、30的P-衬底30a、30a的下方为配置了N-层形成的衬底30h的三重阱构造，需要使该N-衬底30h的一部分区域30i位于两晶体管30、30间而将两晶体管30、30的衬底30a、30a之间分离的构造。
因此，在用本实施例的图4所示的SOI构造形成晶体管时，对于晶体管1、2间仅用一个绝缘层17分离来说，在图15所示的三重阱构造中，需要用于分离两晶体管30、30的区域30i和两个绝缘区域30g、30g。因此，在本实施例中，由于由SOI构造形成图1所示的用于信号输入的第1和第2N沟道型晶体管1、2，所以不需要设置图15所示的分离区域30i和一个绝缘层30g，相应地，可以减少这部分的布局面积，因而可以实现集成度更高的电平移动电路。
再有，在本实施例中，虽然是通过连接信号线15、16，将输出信号OUT和反转输出信号XOUT双方输出，但本发明并不限于此，此外，当然可以采用以下结构：如图2所示，在输出信号OUT和反转输出信号XOUT中仅输出其中一个信号(在该图中，是仅连接信号线15并仅将输出信号OUT进行输出的结构)。
(第1实施例的变形例)
图5表示图1所示的第1实施例的电平移动电路的变形例。在图5的电平移动电路中，取代图1的电平移动电路具有的用于衬底偏置用的第1和第2P沟道型晶体管5、6，由N沟道型的晶体管构成用于衬底偏置的第1及第2晶体管55、56双方。此外，随着将晶体管的极性从P沟道型变更为N沟道型，将取代输出信号OUT的反转输出信号XOUT输入到用于衬底偏置的第1N沟道型晶体管55的栅极，将取代反转输出信号XOUT的输出信号OUT输入到用于衬底偏置的第2N沟道型晶体管56的栅极。
具体地说，将输入信号IN输入到用于衬底偏置的第1N沟道型晶体管55的源极，将漏极连接到用于信号输入的第1N沟道型晶体管1的衬底，将反转输出信号XOUT输入到栅极。此外，将反转输入信号XIN输入到用于衬底偏置的第2N沟道型晶体管56的源极，将漏极连接到所述用于信号输入的第2N沟道型晶体管2的衬底，将输出信号OUT输入到栅极。
因此，在本变形例中，用于衬底偏置的第1及第2N沟道型晶体管55、56进行与图1所示的用于衬底偏置的第1及第2P沟道型晶体管5、6相同的动作，具有与第1实施例的电平移动电路相同的效果。
而且，在本变形例中，将输入信号IN、反转输入信号XIN的低电压输入到用于衬底偏置的第1及第2N沟道型晶体管55、56的源极，将反转输出信号XOUT、输出信号OUT的高电压输入到其栅极，所以源极的输入信号IN、反转输入信号XIN的电压被传递到衬底，而不会在N沟道型晶体管55、56中导致其阈值电压下降。而且，由于这些用于衬底偏置的N沟道型晶体管55、56，与图1所示的用于衬底偏置的P沟道型晶体管5、6相比，在相同栅极宽度的条件下驱动力高，所以可以用栅极宽度比这些P沟道型晶体管5、6窄的N沟道型晶体管来构成，因而可进行小型化。
图6是由用于衬底偏置的N沟道型的晶体管55、56，来构成上述图2所示的电平移动电路中配有的用于衬底偏置的第1及第2P沟道型晶体管5、6的图。
(第2实施例)
图7表示本发明第2实施例的电平移动电路。
该图的电平移动电路具有以下特征：在上述第1实施例的电平移动电路的结构中，附加了用于复位的第1及第2N沟道型晶体管7、8。将所述用于复位的第1N沟道型晶体管7的源极连接到接地电源(低电源电压)VSS，将漏极连接到用于信号输入的第1N沟道型晶体管1的衬底，将信号线15的输出信号OUT输入到栅极。同样，将所述用于复位的第2N沟道型晶体管8的源极连接到接地电源(低电源电压)VSS，将漏极连接到用于信号输入的第2N沟道型晶体管2的衬底，将信号线16的反转输出信号XOUT输入到栅极。
在本实施例中，由于基本结构与上述第1实施例相同，所以与上述第1实施例同样，仅在输入信号IN或反转输入信号XIN的上升变化时，在用于信号输入的第1或第2N沟道型晶体管1、2上产生衬底偏置效应，因而即使这些信号IN、XIN的电压电平的低电压化进一步发展，也可以与所述第1实施例同样，通过高速地进行在栅极上接收了这些信号的用于信号输入的第1或第2N沟道型晶体管1、2的向导通状态的转换，可以获得能够高速地进行电平移动的电平移动电路，同时由用于衬底偏置的第1及第2P沟道型晶体管5、6、断开这些信号IN、XIN流入用于信号输入的第1或第2N沟道型晶体管1、2的衬底的路径，可以防止始终流过贯通电流，而起到低功耗的效果。
而且，在本实施例中，例如，当输入信号IN上升到高电压电平(0.7V)而使输出信号OUT变化到高电压电平(3V)后，通过该高电压电平的输出信号OUT、使用于复位的第1N沟道型晶体管7变为导通状态，将用于信号输入的第1N沟道型晶体管1的衬底电位，复位到接地电源VSS的电位。因此，在输入信号IN从高电压电平(0.7V)下降至低电压电平(0V)，使用于信号输入的第1N沟道型晶体管1变为非导通状态后，接着在输入信号IN从低电压电平(0V)上升到高电压电平(0.7V)的过程中，当该输入信号IN经用于衬底偏置的第1P沟道型晶体管5流入用于信号输入的第1N沟道型晶体管1的衬底时，由于其衬底电位必然从接地电源VSS的电位起上升，所以可抑制用于信号输入的第1N沟道型晶体管1的动作的滞后效应，从而可有效地抑制其动作延迟的离散性。由于用于复位的第2N沟道型晶体管8的动作和作用也是同样的，所以省略其说明。
因此，在本实施例中，由于通过用于复位的第1及第2N沟道型晶体管7、8，可以使用于信号输入的第1和第2N沟道型晶体管1、2，在每次相同的衬底状态下进入输入信号IN和反转输入信号XIN的下次上升变化，所以可以起到使这些N沟道型晶体管1、2的动作速度每次相同的效果。
图8是表示由N型晶体管55、56来构成图7所示的本实施例的电平移动电路的用于衬底偏置的第1和第2P型晶体管5、6的变形例的图。该变形例也具有与本实施例的电平移动电路同样的效果。
再有，如果用图4所示的SOI构造来构成图7和图8所示的用于信号输入的晶体管1、2，则如上所述，可以减少将各晶体管1、2的衬底之间进行分离所需的布局面积，因而可以实现更高集成的电平移动电路。而且，在表示本实施例和其变形例的图7及图8的电平移动电路中，不用说，也可以仅将输出信号OUT和反转输出信号XOUT的某一个输出信号进行输出。
(第3实施例)
图9表示本发明的第3实施例的电平移动电路。该图的电平移动电路具有以下特征：在上述图7所示的第2实施例的电平移动电路结构中，附加了第1及第2延迟元件9、10。所述第1延迟元件9被配置在输出信号OUT的信号线15和用于复位的第1N沟道型晶体管7的栅极之间。而所述第2延迟元件10被配置在反转输出信号XOUT的信号线16和用于复位的第2N沟道型晶体管8的栅极之间。
本实施例的电平移动电路具有上述第2实施例的电平移动电路的结构，所以如上所述，仅在输入信号IN和反转输入信号XIN的上升变化时，栅极上接收了这些信号的N沟道型晶体管1、2产生衬底偏置效应，因而即使输入信号IN和反转输入信号XIN被低电压电平化，也可以实现高速并且低功耗的动作，同时在这些N沟道型晶体管1、2导通动作前，将衬底电位复位到接地电源VSS的电位，具有可以有效地抑制这些用于信号输入的第1和第2N型晶体管1、2的动作速度离散的效果。
而且，在本实施例中，在用于复位的第1N沟道型晶体管7的栅极和输出信号OUT的信号线15之间，以及用于复位的第2N沟道型晶体管8的栅极和反转输出信号XOUT的信号线16之间，分别配置第1和第2延迟元件9、10，所以与上述第2实施例相比，这些用于复位的N沟道型晶体管7、8仅延迟第1和第2延迟元件9、10的延迟时间就变为导通状态，在该延迟时间将用于信号输入的第1和第2N沟道型晶体管1、2的衬底电位复位到接地电源VSS的电位的定时延迟。因此，例如，在通过输入信号IN的上升使用于信号输入的第1N沟道型晶体管1变为导通状态，反转输出信号XOUT转向低电压电平(0V)，输出信号OUT转向高电压电平(3V)时，用于信号输入的N沟道型晶体管1维持高的能力而使反转输出信号OUT尽快下降到0V，在该信号变化结束后，为了准备下一个信号变化，可以将用于该信号输入的第1N沟道型晶体管1的衬底电位复位到0V。因此，将用于信号输入的第1和第2N沟道型晶体管1、2的高速动作维持至信号变化的结束，具有可以有效地抑制其动作速度的离散性的效果。
图10是表示由N型晶体管55、56构成图9所示的本实施例的电平移动电路的用于衬底偏置的第1和第2P型晶体管5、6的变形例的图，具有与本实施例的电平移动电路同样的效果。
再有，如果用图4所示的SOI构造来形成图9和图10所示的用于信号输入的晶体管1、2，则如上所述，可以减少将各晶体管1、2的衬底之间进行分离所需的布局面积，可以实现更高集成的电平移动电路。而且，在表示本实施例和其变形例的图9和图10的电平移动电路中，当然也可以仅进行输出信号OUT和反转输出信号XOUT的其中一个输出信号的输出。
(第4实施例)
图11表示本发明的第4实施例的电平移动电路。该图的电平移动电路具有锁闭功能，具有以下特征：在上述图1所示的第1实施例的电平移动电路结构中，附加了用于锁闭的第1和第2N沟道型晶体管20、21、以及用于断路的P沟道型晶体管22。
在图11中，将用于锁闭的第1和第2N沟道型晶体管20、21的源极都连接到接地电源VSS，将控制信号C输入到栅极。将用于锁闭的第1N沟道型晶体管20的漏极连接到用于信号输入的第1N沟道型晶体管1的漏极，将用于锁闭的第2N沟道型晶体管21的漏极连接到用于信号输入的第2N沟道型晶体管2的漏极。所述控制信号C是在输出输入信号IN和反转输入信号XIN的电路的电源为锁闭时变为“H”电平，而在除此以外的通常时为“L”的信号。此外，将用于断路的P沟道型晶体管22的源极连接到高电压电源VDD，将漏极连接到第1和第2P沟道型晶体管3、4的各源极，将所述控制信号C输入到栅极。
由于本实施例的电平移动电路具有上述第1实施例的电平移动电路的结构，所以如上所述，仅在输入信号IN和反转输入信号XIN的上升变化时，栅极上接收了这些信号的N沟道型晶体管1、2产生衬底偏置效应，因而即使输入信号IN和反转输入信号XIN被低电压电平化，也可以实现高速并且低功耗的动作。
而且，在本实施例中，在输出输入信号IN和反转输入信号XIN的电路的电源锁闭时，控制信号C变为“H”电平，使用于断路的P沟道型晶体管22变为非导通状态，同时使用于锁闭的第1和第2N沟道型晶体管20、21变为导通状态。其结果，从高电压电源VDD经由用于信号输入的第1或第2N沟道型晶体管1、2至接地电源VSS的贯通电流路径，受到用于断路的P沟道型晶体管22的隔断，同时由于接收了输入信号IN或反转输入信号XIN的用于信号输入的第1和第2N沟道型晶体管1、2的源极及漏极都被连接到接地电源VSS，所以即使该锁闭时输入信号IN或反转输入信号XIN的电位不稳定，也可以可靠地阻止因串联连接的N沟道型晶体管1和P沟道型晶体管3之间、或N沟道型晶体管2和P沟道型晶体管4之间都变为导通状态而引起的贯通电流流动。此外，由于输出信号和反转输出信号被固定在接地电位，所以还可阻止贯通电流流向后级的电路。
图12是表示用N型晶体管55、56来构成图11所示的本实施例的电平移动电路的用于衬底偏置的第1和第2P型晶体管5、6的变形例的图，具有与本实施例的电平移动电路同样的效果。
再有，如果用图4所示的SOI构造形成图11和图12所示的用于信号输入的晶体管1、2，则如上所述，可以减少将各晶体管1、2的衬底之间进行分离所需的布局面积，可以实现更高集成的电平移动电路。而且，在表示本实施例和其变形例的图11和图12的电平移动电路中，当然也可以仅进行输出信号OUT和反转输出信号XOUT的其中一个输出信号的输出。
此外，在表示本实施例和变形例的图11和图12中，以图1及图5所示的电平移动电路作为基本结构，但不用说，也可以以图7、图8、图9或图10所示的电平移动电路作为基本结构，设置用于锁闭的N沟道型晶体管20、21及用于断路的P沟道型晶体管22。
而且，在上述第1～第4的各实施例中，说明了作为电平移动电路配有P沟道型晶体管3、4的结构，但本发明不限于此，可采用其他各种结构的电平移动电路，只要至少配置用于信号输入的第1和第2N沟道型晶体管1、2就可以。
如以上说明，根据方案1～方案12所述发明的电平移动电路，可有效地防止贯通电流始终流入衬底，同时仅在输入信号和反转输入信号的上升变化过程中，在用于信号输入的晶体管上产生衬底偏置效应而降低其阈值电压，所以即使在输入信号和反转输入信号的低电压电平化进一步发展时，也可以用低功耗实现这些用于信号输入的晶体管的动作高速化。
特别是根据方案2和方案8所述的发明，可抑制用于信号输入的晶体管的动作的滞后效应，并有效地抑制其动作延迟的离散性。
而且，根据方案3和方案9所述的发明，可以将用于信号输入的晶体管的基于衬底偏置效应的高速动作维持至输入信号和反转输入信号的上升变化的结束。
此外，根据方案4和方案10所述的发明，即使在输出输入信号和反转输入信号的电路的电源锁闭时，也可以将从电平移动电路的电源经由用于信号输入的晶体管的贯通电流路径进行隔断，有效地阻止流过贯通电流。
此外，根据方案5和方案11所述的发明，不需要将用于信号输入的两个晶体管的衬底之间分离的分离区域，可以减少布局面积，可以实现集成度更高的电平移动电路。

Claims (12)

1.一种电平移动电路，输入输入信号和将所述输入信号反转的反转输入信号，将所述输入信号和反转输入信号的振幅电平移动到比该振幅电平大的振幅电平上，并输出具有该移动后的振幅电平的输出信号和将该输出信号反转后的反转输出信号中的至少一方，其特征在于，该电平移动电路包括：
在栅极上被输入所述输入信号的、用于信号输入的第1N型晶体管；
在栅极上被输入所述反转输入信号的、用于信号输入的第2N型晶体管；
在源极上被输入所述输入信号，漏极与所述用于信号输入的第1N型晶体管的衬底连接，在栅极上被输入所述输出信号的、用于衬底偏置的第1P型晶体管；以及
在源极上被输入所述反转输入信号，漏极与所述用于信号输入的第2N型晶体管的衬底连接，在栅极上被输入所述反转输出信号的、用于衬底偏置的第2P型晶体管。
2.如权利要求1所述的电平移动电路，其特征在于，包括：用于复位的第1N型晶体管和用于复位的第2N型晶体管，其中：
所述用于复位的第1N型晶体管的源极连接到低电压电源，漏极连接到所述用于信号输入的第1N型晶体管的衬底，在栅极上被输入所述输出信号；而
所述用于复位的第2N型晶体管的源极连接到所述低电压电源，漏极连接到所述用于信号输入的第2N型晶体管的衬底，在栅极上被输入所述反转输出信号。
3.如权利要求2所述的电平移动电路，其特征在于，包括：第1延迟元件和第2延迟元件，其中：
所述第1延迟元件，被连接到所述用于复位的第1N型晶体管的栅极，使输入到该栅极的所述输出信号被延迟；而
所述第2延迟元件，被连接到所述用于复位的第2N型晶体管的栅极，使输入到该栅极的所述反转输出信号被延迟。
4.如权利要求1、2或3所述的电平移动电路，其特征在于，所述用于信号输入的第1及第2N型晶体管，在其漏极上分别得到所述反转输出信号和输出信号，
并且，还包括：用于断路的P型晶体管和用于锁闭的第1及第2N型晶体管，其中：
所述用于断路的P型晶体管，被配置在将高电压电源连接到所述用于信号输入的第1及第2N型晶体管的漏极的路径上，在输出所述输入信号及反转输入信号的电路的电源锁闭时，在栅极上得到控制信号而变成非导通状态；而
所述用于锁闭的第1及第2N型晶体管，被分别配置在所述用于信号输入的第1及第2N型晶体管的漏极与低电压电源之间，在所述锁闭时在栅极上得到控制信号而均变成导通状态。
5.如权利要求1、2或3所述的电平移动电路，其特征在于，至少将用于信号输入的第1及第2N型晶体管形成在绝缘衬底上。
6.如权利要求1、2或3所述的电平移动电路，其特征在于，将信号线连接到所述用于信号输入的第1及第2N型晶体管中的任一方的漏极，并且，当将所述信号线连接到所述用于信号输入的第1N型晶体管的漏极时，则通过该信号线仅输出所述反转输出信号；当将所述信号线连接到所述用于信号输入的第2N型晶体管的漏极时，则通过该信号线仅输出所述输出信号。
7.一种电平移动电路，输入输入信号和将所述输入信号反转的反转输入信号，将所述输入信号和反转输入信号的振幅电平移动到比该振幅电平大的振幅电平上，并输出具有该移动后的振幅电平的输出信号和将该输出信号反转后的反转输出信号中的至少一方，其特征在于，该电平移动电路包括：
在栅极上被输入所述输入信号的、用于信号输入的第1N型晶体管；
在栅极上被输入所述反转输入信号的、用于信号输入的第2N型晶体管；
用于衬底偏置的第1N型晶体管，其状态是在源极被输入所述输入信号，漏极与所述用于信号输入的第1N型晶体管的衬底连接，在栅极被输入所述反转输出信号；以及
用于衬底偏置的第2N型晶体管，其状态是在源极被输入所述反转输入信号，漏极与所述用于信号输入的第2N型晶体管的衬底连接，在栅极被输入所述输出信号。
8.如权利要求7所述的电平移动电路，其特征在于，包括：用于复位的第1N型晶体管和用于复位的第2N型晶体管，其中：
所述用于复位的第1N型晶体管的源极连接到低电压电源，漏极连接到所述用于信号输入的第1N型晶体管的衬底，在栅极上被输入所述输出信号；而
所述用于复位的第2N型晶体管的源极连接到所述低电压电源，漏极连接到所述用于信号输入的第2N型晶体管的衬底，在栅极上被输入所述反转输出信号。
9.如权利要求8所述的电平移动电路，其特征在于，包括：第1延迟元件和第2延迟元件，其中：
所述第1延迟元件，被连接到所述用于复位的第1N型晶体管的栅极，使输入到该栅极的所述输出信号被延迟；而
所述第2延迟元件，被连接到所述用于复位的第2N型晶体管的栅极，使输入到该栅极的所述反转输出信号被延迟。
10.如权利要求7、8或9所述的电平移动电路，其特征在于，所述用于信号输入的第1及第2N型晶体管，在其漏极上分别得到所述反转输出信号和输出信号，
并且，还包括：用于断路的P型晶体管和用于锁闭的第1及第2N型晶体管，其中：
所述用于断路的P型晶体管，被配置在将高电压电源连接到所述用于信号输入的第1及第2N型晶体管的漏极的路径上，在输出所述输入信号及反转输入信号的电路的电源锁闭时，在栅极上得到控制信号而变成非导通状态；而
所述用于锁闭的第1及第2N型晶体管，被分别配置在所述用于信号输入的第1及第2N型晶体管的漏极与低电压电源之间，在所述锁闭时在栅极上得到控制信号而均变成导通状态。
11.如权利要求7、8或9所述的电平移动电路，其特征在于，至少将用于信号输入的第1及第2N型晶体管形成在绝缘衬底上。
12.如权利要求7、8或9所述的电平移动电路，其特征在于，将信号线连接到所述用于信号输入的第1及第2N型晶体管中的任一方的漏极，并且，当将所述信号线连接到所述用于信号输入的第1N型晶体管的漏极时，则通过该信号线仅输出所述反转输出信号；当将所述信号线连接到所述用于信号输入的第2N型晶体管的漏极时，则通过该信号线仅输出所述输出信号。
CN03101695.2A 2002-01-15 2003-01-15 电平移动电路 Expired - Fee Related CN1248314C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002005576 2002-01-15
JP2002005576 2002-01-15
JP2002338340 2002-11-21
JP2002338340A JP3865689B2 (ja) 2002-01-15 2002-11-21 レベルシフト回路

Publications (2)

Publication Number Publication Date
CN1433076A CN1433076A (zh) 2003-07-30
CN1248314C true CN1248314C (zh) 2006-03-29

Family

ID=26625513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03101695.2A Expired - Fee Related CN1248314C (zh) 2002-01-15 2003-01-15 电平移动电路

Country Status (3)

Country Link
US (1) US6703863B2 (zh)
JP (1) JP3865689B2 (zh)
CN (1) CN1248314C (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP3946077B2 (ja) * 2002-04-24 2007-07-18 富士通株式会社 ラッチ形レベルコンバータおよび受信回路
JP2004343396A (ja) * 2003-05-15 2004-12-02 Matsushita Electric Ind Co Ltd レベルシフト回路
TWI283391B (en) * 2003-12-02 2007-07-01 Tpo Displays Corp Level shifter
CN100346575C (zh) * 2003-12-08 2007-10-31 统宝光电股份有限公司 位阶转换器
TWI230506B (en) * 2003-12-22 2005-04-01 Sunplus Technology Co Ltd Level shifter
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
KR100672987B1 (ko) * 2004-12-20 2007-01-24 삼성전자주식회사 고속 아날로그 인벨롭 디텍터
JP4609884B2 (ja) * 2005-02-23 2011-01-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7323924B2 (en) * 2005-04-19 2008-01-29 Semiconductor Energy Laboratory Co., Ltd. Level shifter circuit
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
JP5215534B2 (ja) 2006-05-19 2013-06-19 株式会社ジャパンディスプレイイースト 画像表示装置
EP3346611B1 (en) * 2008-02-28 2021-09-22 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
JP5198309B2 (ja) * 2009-02-10 2013-05-15 株式会社東芝 レベルシフタ回路
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
JP2013115621A (ja) * 2011-11-29 2013-06-10 Seiko Epson Corp レベルシフター回路、集積回路装置、電子時計
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US9214932B2 (en) * 2013-02-11 2015-12-15 Triquint Semiconductor, Inc. Body-biased switching device
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
CN104935296B (zh) * 2015-07-01 2017-06-30 东南大学 氮化镓基低漏电流悬臂梁的rs触发器
CN104935295B (zh) * 2015-07-01 2017-06-09 东南大学 氮化镓基低漏电流固支梁的rs触发器
CN105187046A (zh) * 2015-08-26 2015-12-23 昆山龙腾光电有限公司 一种双向电平转换电路板
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
CN111989865A (zh) * 2018-04-20 2020-11-24 株式会社半导体能源研究所 半导体装置
CN111064457A (zh) * 2018-10-16 2020-04-24 圣邦微电子（北京）股份有限公司 一种低电压下使输出级mos管导通的方法
JP2020120241A (ja) * 2019-01-23 2020-08-06 常州欣盛半導體技術股▲ふん▼有限公司 集積回路用の臨界電圧値の調整可能な電圧レベルシフタ
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361003A (en) * 1993-01-14 1994-11-01 Micron Semiconductor, Inc. Adjustable buffer driver
EP0739097B1 (en) 1995-04-21 2004-04-07 Nippon Telegraph And Telephone Corporation MOSFET circuit and CMOS logic circuit using the same
JP3463269B2 (ja) 1995-04-21 2003-11-05 日本電信電話株式会社 Ｍｏｓｆｅｔ回路
US5821800A (en) * 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
JP3123463B2 (ja) * 1997-05-16 2001-01-09 日本電気株式会社 レベル変換回路
JP3343218B2 (ja) * 1998-09-09 2002-11-11 株式会社 沖マイクロデザイン 演算増幅器
TW410503B (en) * 1998-12-10 2000-11-01 Via Tech Inc A voltage level converter with single input via gate voltage
GB9926070D0 (en) * 1999-11-03 2000-01-12 Sgs Thomson Microelectronics Complementary logic circuit
EP1139567B1 (en) * 2000-03-27 2006-02-08 Kabushiki Kaisha Toshiba Level converter circuit
TW445714B (en) * 2000-05-05 2001-07-11 Ind Tech Res Inst Capacitor-coupled differential logic circuit
US6580291B1 (en) * 2000-12-18 2003-06-17 Cypress Semiconductor Corp. High voltage output buffer using low voltage transistors

Also Published As

Publication number Publication date
US20030132778A1 (en) 2003-07-17
CN1433076A (zh) 2003-07-30
JP3865689B2 (ja) 2007-01-10
US6703863B2 (en) 2004-03-09
JP2003283326A (ja) 2003-10-03

Similar Documents

Publication Publication Date Title
CN1248314C (zh) 电平移动电路
CN1258877C (zh) 半导体器件
JP3796034B2 (ja) レベル変換回路および半導体集積回路装置
CN1227740C (zh) 半导体集成电路
CN1311635C (zh) 电平移位电路
JP4758726B2 (ja) レベルシフト回路
CN1398045A (zh) 电平移动电路
US20070290735A1 (en) Method and apparatus of a level shifter circuit having a structure to reduce fall and rise path delay
CN1520037A (zh) 带自动延迟调整功能的电平变换电路
JP2006121654A (ja) レベル変換回路
JP5198309B2 (ja) レベルシフタ回路
JP2003143004A (ja) レベルシフタ回路
CN1190825A (zh) 振荡电路及延迟电路
CN1305218C (zh) 半导体装置
CN1855724A (zh) 缓冲电路
JP3980383B2 (ja) 半導体集積回路装置
CN1674443A (zh) 电平变换电路
KR20040002722A (ko) 레벨 시프터, 반도체 집적 회로 및 정보 처리 시스템
CN101043211A (zh) 互补信号生成电路
JP4609884B2 (ja) 半導体集積回路装置
CN1773859A (zh) 半导体集成电路器件、以及制造该器件的方法
CN102859877B (zh) 电平位移器及包括该电平位移器的半导体集成电路
CN1685612A (zh) 半导体集成电路
CN1783720A (zh) 切换模组和高电压相容输入/输出电路
CN101154942A (zh) 缓冲电路及其控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151118

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060329

Termination date: 20160115

EXPY Termination of patent right or utility model