JP2003283326A - レベルシフト回路 - Google Patents
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Abstract
(57)【要約】
【課題】 レベルシフト回路において低電源電圧化して
も高速に動作させる。 【解決手段】 入力信号ＩＮ又は反転入力信号ＸＩＮが
ゲート電極に入力される信号入力用のＮ型トランジスタ
１、２において、その基板にも基板バイアス用のＰ型ト
ランジスタ５、６を介して前記信号ＩＮ又はＸＩＮを与
える。信号ＩＮ又はＸＩＮの立上り変化時には、信号入
力用のＮ型トランジスタ１、２の各閾値電圧が基板バイ
アス効果により下がる。従って、信号ＩＮ又はＸＩＮが
低電圧レベルであっても、高速に動作する。また、出力
信号ＯＵＴ又は反転出力信号ＸＯＵＴが高電圧レベルに
変化すると、前記基板バイアス用のトランジスタ５、６
が非導通状態となるので、信号変化時以外は信号入力用
のＮ型トランジスタ１、２の基板には入力信号ＩＮ又は
反転入力信号ＸＩＮは与えられない。従って、それらの
基板に常時貫通電流が流れることはない。
も高速に動作させる。 【解決手段】 入力信号ＩＮ又は反転入力信号ＸＩＮが
ゲート電極に入力される信号入力用のＮ型トランジスタ
１、２において、その基板にも基板バイアス用のＰ型ト
ランジスタ５、６を介して前記信号ＩＮ又はＸＩＮを与
える。信号ＩＮ又はＸＩＮの立上り変化時には、信号入
力用のＮ型トランジスタ１、２の各閾値電圧が基板バイ
アス効果により下がる。従って、信号ＩＮ又はＸＩＮが
低電圧レベルであっても、高速に動作する。また、出力
信号ＯＵＴ又は反転出力信号ＸＯＵＴが高電圧レベルに
変化すると、前記基板バイアス用のトランジスタ５、６
が非導通状態となるので、信号変化時以外は信号入力用
のＮ型トランジスタ１、２の基板には入力信号ＩＮ又は
反転入力信号ＸＩＮは与えられない。従って、それらの
基板に常時貫通電流が流れることはない。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧の異なる
回路相互間のインターフェイスに用いられるレベルシフ
ト回路に関する。
回路相互間のインターフェイスに用いられるレベルシフ
ト回路に関する。
【０００２】
【従来の技術】近年のプロセスの微細化に伴って、素子
の信頼性の問題から、半導体集積回路の内部回路の電源
電圧は低電圧化の傾向にある。一方、電子機器などのシ
ステムにおいて使用される素子の中には従来の電源電圧
を継承しているものもある。これら電源電圧の異なる素
子と半導体集積回路との間のインターフェイスをとるた
めに、半導体集積回路内にレベルシフト回路を内蔵する
ことが一般的に行われている。
の信頼性の問題から、半導体集積回路の内部回路の電源
電圧は低電圧化の傾向にある。一方、電子機器などのシ
ステムにおいて使用される素子の中には従来の電源電圧
を継承しているものもある。これら電源電圧の異なる素
子と半導体集積回路との間のインターフェイスをとるた
めに、半導体集積回路内にレベルシフト回路を内蔵する
ことが一般的に行われている。
【０００３】また、最近では、半導体集積回路の中で
も、消費電力の削減化のために、回路ブロック毎に最適
な電源電圧を供給することが行われており、これら電源
電圧が異なる回路ブロック相互間のインターフェイスを
とるためにも、レベルシフト回路が使用されている。今
後、このレベルシフト回路の重要性は更に増していくと
考えられる。
も、消費電力の削減化のために、回路ブロック毎に最適
な電源電圧を供給することが行われており、これら電源
電圧が異なる回路ブロック相互間のインターフェイスを
とるためにも、レベルシフト回路が使用されている。今
後、このレベルシフト回路の重要性は更に増していくと
考えられる。
【０００４】従来のレベルシフト回路の例を図１３に示
す。同図において、１、２はＮチャネル型トランジス
タ、３、４はＰチャネル型トランジスタ、ＶＤＤは高電
圧電源、ＶＳＳは接地電源、ＩＮは入力信号、ＸＩＮは
反転入力信号、ＯＵＴは出力信号、ＸＯＵＴは反転出力
信号である。各Ｎチャネル型トランジスタ１、２のゲー
ト電極には前記入力信号ＩＮ及び反転入力信号ＸＩＮが
各々入力され、それ等のソース電極は接地電源ＶＳＳに
接続される。また、Ｐチャネル型トランジスタ３、４
は、そのドレイン電極が前記Ｎチャネル型トランジスタ
１、２のドレイン電極に接続され、その各ソース電極は
高電圧電源ＶＤＤに接続される。この両Ｐチャネル型ト
ランジスタ３、４では、その一方のゲート電極が他方の
ドレイン電極に接続されたクロスカップル接続とされて
いる。Ｐチャネル型トランジスタ３とＮチャネル型トラ
ンジスタ１との接続点から反転出力信号ＸＯＵＴが出力
され、Ｐチャネル型トランジスタ４とＮチャネル型トラ
ンジスタ２との接続点から出力信号ＯＵＴが出力され
る。
す。同図において、１、２はＮチャネル型トランジス
タ、３、４はＰチャネル型トランジスタ、ＶＤＤは高電
圧電源、ＶＳＳは接地電源、ＩＮは入力信号、ＸＩＮは
反転入力信号、ＯＵＴは出力信号、ＸＯＵＴは反転出力
信号である。各Ｎチャネル型トランジスタ１、２のゲー
ト電極には前記入力信号ＩＮ及び反転入力信号ＸＩＮが
各々入力され、それ等のソース電極は接地電源ＶＳＳに
接続される。また、Ｐチャネル型トランジスタ３、４
は、そのドレイン電極が前記Ｎチャネル型トランジスタ
１、２のドレイン電極に接続され、その各ソース電極は
高電圧電源ＶＤＤに接続される。この両Ｐチャネル型ト
ランジスタ３、４では、その一方のゲート電極が他方の
ドレイン電極に接続されたクロスカップル接続とされて
いる。Ｐチャネル型トランジスタ３とＮチャネル型トラ
ンジスタ１との接続点から反転出力信号ＸＯＵＴが出力
され、Ｐチャネル型トランジスタ４とＮチャネル型トラ
ンジスタ２との接続点から出力信号ＯＵＴが出力され
る。
【０００５】次に、前記従来のレベルシフト回路の動作
を説明する。一例として、入力信号ＩＮ及び反転入力信
号ＸＩＮの振幅レベルが１．５Ｖ、高電圧電源ＶＤＤの
電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出力信
号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが３Ｖ
として、動作を説明する。
を説明する。一例として、入力信号ＩＮ及び反転入力信
号ＸＩＮの振幅レベルが１．５Ｖ、高電圧電源ＶＤＤの
電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出力信
号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが３Ｖ
として、動作を説明する。
【０００６】先ず、初期状態として、入力信号ＩＮが０
Ｖ、反転入力信号ＸＩＮが１．５Ｖ、出力信号ＯＵＴが
０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この
時、Ｎチャネル型トランジスタ１及びＰチャネル型トラ
ンジスタ４は非導通状態、Ｎチャネル型トランジスタ２
及びＰチャネル型トランジスタ３は導通状態である。
Ｖ、反転入力信号ＸＩＮが１．５Ｖ、出力信号ＯＵＴが
０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この
時、Ｎチャネル型トランジスタ１及びＰチャネル型トラ
ンジスタ４は非導通状態、Ｎチャネル型トランジスタ２
及びＰチャネル型トランジスタ３は導通状態である。
【０００７】次に、入力信号ＩＮが１．５Ｖに、反転入
力信号ＸＩＮが０Ｖに各々変化した場合を考える。この
変化により、Ｎチャネル型トランジスタ１は導通状態に
遷移し、Ｎチャネル型トランジスタ２は非導通状態に遷
移する。この時、Ｐチャネル型トランジスタ３は導通状
態であるので、反転出力信号ＸＯＵＴの電位はＮチャネ
ル型トランジスタ１とＰチャネル型トランジスタ３との
導通抵抗値の比で決まる中間値まで低下する。この中間
値がＰチャネル型トランジスタ４の閾値電圧を超える
と、Ｐチャネル型トランジスタ４が導通状態へと遷移し
て行き、出力信号ＯＵＴの電位を上昇させる。出力信号
ＯＵＴの電位が上昇すると、Ｐチャネル型トランジスタ
３が非導通状態へと遷移して行くため、Ｐチャネル型ト
ランジスタ３の導通抵抗値が上昇して、反転出力信号Ｘ
ＯＵＴの電位は更に低下する。
力信号ＸＩＮが０Ｖに各々変化した場合を考える。この
変化により、Ｎチャネル型トランジスタ１は導通状態に
遷移し、Ｎチャネル型トランジスタ２は非導通状態に遷
移する。この時、Ｐチャネル型トランジスタ３は導通状
態であるので、反転出力信号ＸＯＵＴの電位はＮチャネ
ル型トランジスタ１とＰチャネル型トランジスタ３との
導通抵抗値の比で決まる中間値まで低下する。この中間
値がＰチャネル型トランジスタ４の閾値電圧を超える
と、Ｐチャネル型トランジスタ４が導通状態へと遷移し
て行き、出力信号ＯＵＴの電位を上昇させる。出力信号
ＯＵＴの電位が上昇すると、Ｐチャネル型トランジスタ
３が非導通状態へと遷移して行くため、Ｐチャネル型ト
ランジスタ３の導通抵抗値が上昇して、反転出力信号Ｘ
ＯＵＴの電位は更に低下する。
【０００８】以上のような正帰還がかかることにより、
出力信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖ
に各々変化して、低振幅レベルの入力信号を大振幅レベ
ルの出力信号にシフトする動作が完了する。従って、例
えば半導体集積回路内部の電源電圧レベルの低い信号を
外部の電源電圧のレベルの高い信号にシフトすることが
できる。
出力信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖ
に各々変化して、低振幅レベルの入力信号を大振幅レベ
ルの出力信号にシフトする動作が完了する。従って、例
えば半導体集積回路内部の電源電圧レベルの低い信号を
外部の電源電圧のレベルの高い信号にシフトすることが
できる。
【０００９】
【特許文献１】特開平９−１２１１５２号公報
【００１０】
【発明が解決しようとする課題】しかしながら、前記従
来のレベルシフト回路では、電源電圧の低電圧化が進む
と、以下に示す問題点が顕著になることが判った。すな
わち、図１３に示したレベルシフト回路において、Ｎチ
ャネル型トランジスタ１、２は、高電圧に耐え得るよう
にゲート酸化膜の厚い高耐圧のトランジスタが使用され
るが、この高耐圧のトランジスタは一般的に大きな閾値
電圧（例えば０．５Ｖ）を持っている。このため、入力
信号ＩＮ及び反転入力信号ＸＩＮの電圧レベルがＮチャ
ネル型トランジスタ１、２の閾値電圧近く（例えば０．
７Ｖ）まで低下してくると、これら信号ＩＮ、ＸＩＮを
ゲート電極に受けるＮチャネル型トランジスタ１、２は
急激に能力が低下する。その結果、これら信号ＩＮ、Ｘ
ＩＮが０Ｖから所定電圧レベル（０．７Ｖ）に変化する
際には、導通状態へ遷移する側のＮチャネル型トランジ
スタ１、２の動作が遅く、レベルシフト回路全体として
動作速度の劣化が生じるという不具合が生じる。
来のレベルシフト回路では、電源電圧の低電圧化が進む
と、以下に示す問題点が顕著になることが判った。すな
わち、図１３に示したレベルシフト回路において、Ｎチ
ャネル型トランジスタ１、２は、高電圧に耐え得るよう
にゲート酸化膜の厚い高耐圧のトランジスタが使用され
るが、この高耐圧のトランジスタは一般的に大きな閾値
電圧（例えば０．５Ｖ）を持っている。このため、入力
信号ＩＮ及び反転入力信号ＸＩＮの電圧レベルがＮチャ
ネル型トランジスタ１、２の閾値電圧近く（例えば０．
７Ｖ）まで低下してくると、これら信号ＩＮ、ＸＩＮを
ゲート電極に受けるＮチャネル型トランジスタ１、２は
急激に能力が低下する。その結果、これら信号ＩＮ、Ｘ
ＩＮが０Ｖから所定電圧レベル（０．７Ｖ）に変化する
際には、導通状態へ遷移する側のＮチャネル型トランジ
スタ１、２の動作が遅く、レベルシフト回路全体として
動作速度の劣化が生じるという不具合が生じる。
【００１１】既述の通り、近年の微細化の進展により半
導体集積回路の内部の電源電圧は低電圧化の傾向にある
ため、低電圧レベル化がより進展すると、この低電圧レ
ベルの信号を如何に高速度で高電圧レベルの信号にシフ
トするかが重要な課題となっている。
導体集積回路の内部の電源電圧は低電圧化の傾向にある
ため、低電圧レベル化がより進展すると、この低電圧レ
ベルの信号を如何に高速度で高電圧レベルの信号にシフ
トするかが重要な課題となっている。
【００１２】本発明は前記従来の問題点を解決するもの
であり、その目的は、電圧レベルの低い入力信号を電圧
レベルの高い出力信号にシフトするレベルシフト回路に
おいて、入力信号の低電圧レベル化が進展しても、その
信号のレベルシフトを高速度で且つ低消費電力で行い得
るようにすることにある。
であり、その目的は、電圧レベルの低い入力信号を電圧
レベルの高い出力信号にシフトするレベルシフト回路に
おいて、入力信号の低電圧レベル化が進展しても、その
信号のレベルシフトを高速度で且つ低消費電力で行い得
るようにすることにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、トランジスタの基板バイアス効果を利
用し、入力信号がゲート電極に入力されるトランジスタ
において、その入力信号が電源電圧レベルに立ち上がる
信号変化時にのみ、そのトランジスタの基板に正の電圧
を与えて閾値電圧を下げ、その高速動作化を図ることと
する。
め、本発明では、トランジスタの基板バイアス効果を利
用し、入力信号がゲート電極に入力されるトランジスタ
において、その入力信号が電源電圧レベルに立ち上がる
信号変化時にのみ、そのトランジスタの基板に正の電圧
を与えて閾値電圧を下げ、その高速動作化を図ることと
する。
【００１４】具体的には、請求項１記載のレベルシフト
回路は、入力信号及び前記入力信号を反転した反転入力
信号が入力され、前記入力信号及び反転入力信号の振幅
レベルを、この振幅レベルよりも大きい振幅レベルにシ
フトし、このシフト後の振幅レベルを持つ出力信号及び
この出力信号を反転した反転出力信号の少なくとも一方
を出力するレベルシフト回路であって、ゲート電極に前
記入力信号が入力される信号入力用の第１のＮ型トラン
ジスタと、ゲート電極に前記反転入力信号が入力される
信号入力用の第２のＮ型トランジスタと、ソース電極に
前記入力信号が入力され、ドレイン電極が前記信号入力
用の第１のＮ型トランジスタの基板に接続され、ゲート
電極に前記出力信号が入力される基板バイアス用の第１
のＰ型トランジスタと、ソース電極に前記反転入力信号
が入力され、ドレイン電極が前記信号入力用の第２のＮ
型トランジスタの基板に接続され、ゲート電極に前記反
転出力信号が入力される基板バイアス用の第２のＰ型ト
ランジスタとを備えたことを特徴とする。
回路は、入力信号及び前記入力信号を反転した反転入力
信号が入力され、前記入力信号及び反転入力信号の振幅
レベルを、この振幅レベルよりも大きい振幅レベルにシ
フトし、このシフト後の振幅レベルを持つ出力信号及び
この出力信号を反転した反転出力信号の少なくとも一方
を出力するレベルシフト回路であって、ゲート電極に前
記入力信号が入力される信号入力用の第１のＮ型トラン
ジスタと、ゲート電極に前記反転入力信号が入力される
信号入力用の第２のＮ型トランジスタと、ソース電極に
前記入力信号が入力され、ドレイン電極が前記信号入力
用の第１のＮ型トランジスタの基板に接続され、ゲート
電極に前記出力信号が入力される基板バイアス用の第１
のＰ型トランジスタと、ソース電極に前記反転入力信号
が入力され、ドレイン電極が前記信号入力用の第２のＮ
型トランジスタの基板に接続され、ゲート電極に前記反
転出力信号が入力される基板バイアス用の第２のＰ型ト
ランジスタとを備えたことを特徴とする。
【００１５】また、請求項２記載の発明は、前記請求項
１記載のレベルシフト回路において、ソース電極が低電
圧電源に接続され、ドレイン電極が前記信号入力用の第
１のＮ型トランジスタの基板に接続され、ゲート電極に
前記出力信号が入力されるリセット用の第１のＮ型トラ
ンジスタと、ソース電極が前記低電圧電源に接続され、
ドレイン電極が前記信号入力用の第２のＮ型トランジス
タの基板に接続され、ゲート電極に前記反転出力信号が
入力されるリセット用の第２のＮ型トランジスタとを備
えたことを特徴とする。
１記載のレベルシフト回路において、ソース電極が低電
圧電源に接続され、ドレイン電極が前記信号入力用の第
１のＮ型トランジスタの基板に接続され、ゲート電極に
前記出力信号が入力されるリセット用の第１のＮ型トラ
ンジスタと、ソース電極が前記低電圧電源に接続され、
ドレイン電極が前記信号入力用の第２のＮ型トランジス
タの基板に接続され、ゲート電極に前記反転出力信号が
入力されるリセット用の第２のＮ型トランジスタとを備
えたことを特徴とする。
【００１６】更に、請求項３記載の発明は、前記請求項
２記載のレベルシフト回路において、前記リセット用の
第１のＮ型トランジスタのゲート電極に接続され、この
ゲート電極への前記出力信号の入力を遅延させる第１の
遅延素子と、前記リセット用の第２のＮ型トランジスタ
のゲート電極に接続され、このゲート電極への前記反転
出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とする。
２記載のレベルシフト回路において、前記リセット用の
第１のＮ型トランジスタのゲート電極に接続され、この
ゲート電極への前記出力信号の入力を遅延させる第１の
遅延素子と、前記リセット用の第２のＮ型トランジスタ
のゲート電極に接続され、このゲート電極への前記反転
出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とする。
【００１７】加えて、請求項４記載の発明は、前記請求
項１、２又は３記載のレベルシフト回路において、前記
信号入力用の第１及び第２のＮ型トランジスタは、その
ドレイン電極に前記反転出力信号及び出力信号を各々受
け、更に、高電圧電源を前記信号入力用の第１及び第２
のＮ型トランジスタのドレイン電極に接続する経路に配
置され、前記入力信号及び反転入力信号を出力する回路
の電源のシャットダウン時に制御信号をゲート電極に受
けて非導通状態となる遮断用のＰ型トランジスタと、前
記信号入力用の第１及び第２のＮ型トランジスタのドレ
イン電極と低電圧電源との間に各々配置され、前記シャ
ットダウン時にゲート電極に前記制御信号を受けて各々
導通状態となるシャットダウン用の第１及び第２のＮ型
トランジスタとを備えたことを特徴とする。
項１、２又は３記載のレベルシフト回路において、前記
信号入力用の第１及び第２のＮ型トランジスタは、その
ドレイン電極に前記反転出力信号及び出力信号を各々受
け、更に、高電圧電源を前記信号入力用の第１及び第２
のＮ型トランジスタのドレイン電極に接続する経路に配
置され、前記入力信号及び反転入力信号を出力する回路
の電源のシャットダウン時に制御信号をゲート電極に受
けて非導通状態となる遮断用のＰ型トランジスタと、前
記信号入力用の第１及び第２のＮ型トランジスタのドレ
イン電極と低電圧電源との間に各々配置され、前記シャ
ットダウン時にゲート電極に前記制御信号を受けて各々
導通状態となるシャットダウン用の第１及び第２のＮ型
トランジスタとを備えたことを特徴とする。
【００１８】また、請求項５記載の発明は、前記請求項
１、２、３又は４記載のレベルシフト回路において、少
なくとも信号入力用の第１及び第２のＮ型トランジスタ
は、絶縁基板上に形成されることを特徴とする。
１、２、３又は４記載のレベルシフト回路において、少
なくとも信号入力用の第１及び第２のＮ型トランジスタ
は、絶縁基板上に形成されることを特徴とする。
【００１９】更に、請求項６記載の発明は、前記請求項
１、２、３、４又は５記載のレベルシフト回路におい
て、前記信号入力用の第１及び第２のＮ型トランジスタ
の何れか一方のドレイン電極には信号線が接続され、こ
の信号線により前記出力信号及び前記反転出力信号のう
ち何れか一方のみを出力することを特徴とする。
１、２、３、４又は５記載のレベルシフト回路におい
て、前記信号入力用の第１及び第２のＮ型トランジスタ
の何れか一方のドレイン電極には信号線が接続され、こ
の信号線により前記出力信号及び前記反転出力信号のう
ち何れか一方のみを出力することを特徴とする。
【００２０】加えて、請求項７記載の発明のレベルシフ
ト回路は、入力信号及び前記入力信号を反転した反転入
力信号が入力され、前記入力信号及び反転入力信号の振
幅レベルを、この振幅レベルよりも大きい振幅レベルに
シフトし、このシフト後の振幅レベルを持つ出力信号及
びこの出力信号を反転した反転出力信号の少なくとも一
方を出力するレベルシフト回路であって、ゲート電極に
前記入力信号が入力される信号入力用の第１のＮ型トラ
ンジスタと、ゲート電極に前記反転入力信号が入力され
る信号入力用の第２のＮ型トランジスタと、ソース電極
に前記入力信号が入力され、ドレイン電極が前記信号入
力用の第１のＮ型トランジスタの基板に接続され、ゲー
ト電極に前記反転出力信号が入力される基板バイアス用
の第１のＮ型トランジスタと、ソース電極に前記反転入
力信号が入力され、ドレイン電極が前記信号入力用の第
２のＮ型トランジスタの基板に接続され、ゲート電極に
前記出力信号が入力される基板バイアス用の第２のＮ型
トランジスタとを備えたことを特徴とする。
ト回路は、入力信号及び前記入力信号を反転した反転入
力信号が入力され、前記入力信号及び反転入力信号の振
幅レベルを、この振幅レベルよりも大きい振幅レベルに
シフトし、このシフト後の振幅レベルを持つ出力信号及
びこの出力信号を反転した反転出力信号の少なくとも一
方を出力するレベルシフト回路であって、ゲート電極に
前記入力信号が入力される信号入力用の第１のＮ型トラ
ンジスタと、ゲート電極に前記反転入力信号が入力され
る信号入力用の第２のＮ型トランジスタと、ソース電極
に前記入力信号が入力され、ドレイン電極が前記信号入
力用の第１のＮ型トランジスタの基板に接続され、ゲー
ト電極に前記反転出力信号が入力される基板バイアス用
の第１のＮ型トランジスタと、ソース電極に前記反転入
力信号が入力され、ドレイン電極が前記信号入力用の第
２のＮ型トランジスタの基板に接続され、ゲート電極に
前記出力信号が入力される基板バイアス用の第２のＮ型
トランジスタとを備えたことを特徴とする。
【００２１】更に加えて、請求項８記載の発明は、前記
請求項７記載のレベルシフト回路において、ソース電極
が低電圧電源に接続され、ドレイン電極が前記信号入力
用の第１のＮ型トランジスタの基板に接続され、ゲート
電極に前記出力信号が入力されるリセット用の第１のＮ
型トランジスタと、ソース電極が前記低電圧電源に接続
され、ドレイン電極が前記信号入力用の第２のＮ型トラ
ンジスタの基板に接続され、ゲート電極に前記反転出力
信号が入力されるリセット用の第２のＮ型トランジスタ
とを備えたことを特徴とする。
請求項７記載のレベルシフト回路において、ソース電極
が低電圧電源に接続され、ドレイン電極が前記信号入力
用の第１のＮ型トランジスタの基板に接続され、ゲート
電極に前記出力信号が入力されるリセット用の第１のＮ
型トランジスタと、ソース電極が前記低電圧電源に接続
され、ドレイン電極が前記信号入力用の第２のＮ型トラ
ンジスタの基板に接続され、ゲート電極に前記反転出力
信号が入力されるリセット用の第２のＮ型トランジスタ
とを備えたことを特徴とする。
【００２２】また、請求項９記載の発明は、前記請求項
８記載のレベルシフト回路において、前記リセット用の
第１のＮ型トランジスタのゲート電極に接続され、この
ゲート電極への前記出力信号の入力を遅延させる第１の
遅延素子と、前記リセット用の第２のＮ型トランジスタ
のゲート電極に接続され、このゲート電極への前記反転
出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とする。
８記載のレベルシフト回路において、前記リセット用の
第１のＮ型トランジスタのゲート電極に接続され、この
ゲート電極への前記出力信号の入力を遅延させる第１の
遅延素子と、前記リセット用の第２のＮ型トランジスタ
のゲート電極に接続され、このゲート電極への前記反転
出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とする。
【００２３】更に、請求項１０記載の発明は、前記請求
項７、８又は９記載のレベルシフト回路において、前記
信号入力用の第１及び第２のＮ型トランジスタは、その
ドレイン電極に前記反転出力信号及び出力信号を各々受
け、更に、高電圧電源を前記信号入力用の第１及び第２
のＮ型トランジスタのドレイン電極に接続する経路に配
置され、前記入力信号及び反転入力信号を出力する回路
の電源のシャットダウン時に制御信号をゲート電極に受
けて非導通状態となる遮断用のＰ型トランジスタと、前
記信号入力用の第１及び第２のＮ型トランジスタのドレ
イン電極と低電圧電源との間に各々配置され、前記シャ
ットダウン時にゲート電極に前記制御信号を受けて各々
導通状態となるシャットダウン用の第１及び第２のＮ型
トランジスタとを備えたことを特徴とする。
項７、８又は９記載のレベルシフト回路において、前記
信号入力用の第１及び第２のＮ型トランジスタは、その
ドレイン電極に前記反転出力信号及び出力信号を各々受
け、更に、高電圧電源を前記信号入力用の第１及び第２
のＮ型トランジスタのドレイン電極に接続する経路に配
置され、前記入力信号及び反転入力信号を出力する回路
の電源のシャットダウン時に制御信号をゲート電極に受
けて非導通状態となる遮断用のＰ型トランジスタと、前
記信号入力用の第１及び第２のＮ型トランジスタのドレ
イン電極と低電圧電源との間に各々配置され、前記シャ
ットダウン時にゲート電極に前記制御信号を受けて各々
導通状態となるシャットダウン用の第１及び第２のＮ型
トランジスタとを備えたことを特徴とする。
【００２４】更に加えて、請求項１１記載の発明は、前
記請求項７、８、９又は１０記載のレベルシフト回路に
おいて、少なくとも信号入力用の第１及び第２のＮ型ト
ランジスタは、絶縁基板上に形成されることを特徴とす
る。
記請求項７、８、９又は１０記載のレベルシフト回路に
おいて、少なくとも信号入力用の第１及び第２のＮ型ト
ランジスタは、絶縁基板上に形成されることを特徴とす
る。
【００２５】また、請求項１２記載の発明は、前記請求
項７、８、９、１０又は１１記載のレベルシフト回路に
おいて、前記信号入力用の第１及び第２のＮ型トランジ
スタの何れか一方のドレイン電極には信号線が接続さ
れ、この信号線により前記出力信号及び前記反転出力信
号のうち何れか一方のみを出力することを特徴とする。
項７、８、９、１０又は１１記載のレベルシフト回路に
おいて、前記信号入力用の第１及び第２のＮ型トランジ
スタの何れか一方のドレイン電極には信号線が接続さ
れ、この信号線により前記出力信号及び前記反転出力信
号のうち何れか一方のみを出力することを特徴とする。
【００２６】以上により、請求項１〜１２記載の発明で
は、入力信号又は反転入力信号が高電圧レベル側に立上
る信号変化時には、その信号がこれをゲート電極に受け
る信号入力用の第１又は第２のＮ型トランジスタの基板
にも与えられる。その結果、この信号入力用の第１又は
第２のＮ型トランジスタは、基板バイアス効果によりそ
の閾値電圧が下がるので、その入力信号又は反転入力信
号の電圧レベルが低電圧化されていても、高速に導通状
態に動作することになる。
は、入力信号又は反転入力信号が高電圧レベル側に立上
る信号変化時には、その信号がこれをゲート電極に受け
る信号入力用の第１又は第２のＮ型トランジスタの基板
にも与えられる。その結果、この信号入力用の第１又は
第２のＮ型トランジスタは、基板バイアス効果によりそ
の閾値電圧が下がるので、その入力信号又は反転入力信
号の電圧レベルが低電圧化されていても、高速に導通状
態に動作することになる。
【００２７】しかも、入力信号又は反転入力信号が高電
圧レベルに立上った後は、出力信号又は反転出力信号の
電位が高電圧レベルになって、対応する基板バイアス用
の第１又は第２のＰ型又はＮ型のトランジスタが非導通
状態に遷移するので、それら信号の立上り変化時以外で
は、それら信号が信号入力用の第１又は第２のＮ型トラ
ンジスタの基板に与えられることが禁止される。従っ
て、この信号入力用の第１又は第２のＮ型トランジスタ
の基板に貫通電流が常時流れることが防止されて、低消
費電力となる。
圧レベルに立上った後は、出力信号又は反転出力信号の
電位が高電圧レベルになって、対応する基板バイアス用
の第１又は第２のＰ型又はＮ型のトランジスタが非導通
状態に遷移するので、それら信号の立上り変化時以外で
は、それら信号が信号入力用の第１又は第２のＮ型トラ
ンジスタの基板に与えられることが禁止される。従っ
て、この信号入力用の第１又は第２のＮ型トランジスタ
の基板に貫通電流が常時流れることが防止されて、低消
費電力となる。
【００２８】また、請求項２及び請求項８記載の発明で
は、例えば、入力信号の立上りにより出力信号が高電圧
レベルに立上った時には、この出力信号によりリセット
用の第１のＮ型トランジスタが導通状態となって、前記
入力信号をゲート電極に受ける信号入力用の第１のＮ型
トランジスタの基板が低電圧電源の電位にリセットさ
れ、次回の入力信号の立上り時に備えるので、信号入力
用の第１のＮ型トランジスタの動作の履歴効果が抑制さ
れて、その動作遅延のバラツキが有効に抑制される。
は、例えば、入力信号の立上りにより出力信号が高電圧
レベルに立上った時には、この出力信号によりリセット
用の第１のＮ型トランジスタが導通状態となって、前記
入力信号をゲート電極に受ける信号入力用の第１のＮ型
トランジスタの基板が低電圧電源の電位にリセットさ
れ、次回の入力信号の立上り時に備えるので、信号入力
用の第１のＮ型トランジスタの動作の履歴効果が抑制さ
れて、その動作遅延のバラツキが有効に抑制される。
【００２９】更に、請求項３及び請求項９記載の発明で
は、リセット用の第１及び第２のＮ型トランジスタのリ
セット動作が、対応する第１及び第２の遅延素子で遅延
するので、信号入力用の第１及び第２のＮ型トランジス
タの基板バイアス効果に基づく高速動作が信号変化の完
了まで維持されることになる。
は、リセット用の第１及び第２のＮ型トランジスタのリ
セット動作が、対応する第１及び第２の遅延素子で遅延
するので、信号入力用の第１及び第２のＮ型トランジス
タの基板バイアス効果に基づく高速動作が信号変化の完
了まで維持されることになる。
【００３０】加えて、請求項４及び請求項１０記載の発
明では、入力信号及び反転入力信号を出力する回路の電
源のシャットダウン時には、その入力信号及び反転入力
信号の電位レベルが不定となるのに伴い、信号入力用の
第１及び第２のＮ型トランジスタが導通状態となって、
レベルシフト回路内で貫通電流が流れる懸念が生じる
が、この際には、遮断用のＰ型トランジスタが非導通状
態に、シャットダウン用の第１及び第２のＮ型トランジ
スタが導通状態となって、レベルシフト回路の高電圧電
源から信号入力用の第１及び第２のＮ型トランジスタを
経る貫通電流経路が遮断されるので、シャットダウン時
に貫通電流が流れることが阻止される。また、出力信号
及び反転出力信号が接地電位に固定されるので、後段の
回路に貫通電流が流れることも阻止される。
明では、入力信号及び反転入力信号を出力する回路の電
源のシャットダウン時には、その入力信号及び反転入力
信号の電位レベルが不定となるのに伴い、信号入力用の
第１及び第２のＮ型トランジスタが導通状態となって、
レベルシフト回路内で貫通電流が流れる懸念が生じる
が、この際には、遮断用のＰ型トランジスタが非導通状
態に、シャットダウン用の第１及び第２のＮ型トランジ
スタが導通状態となって、レベルシフト回路の高電圧電
源から信号入力用の第１及び第２のＮ型トランジスタを
経る貫通電流経路が遮断されるので、シャットダウン時
に貫通電流が流れることが阻止される。また、出力信号
及び反転出力信号が接地電位に固定されるので、後段の
回路に貫通電流が流れることも阻止される。
【００３１】更に加えて、請求項５及び請求項１１記載
の発明では、信号入力用の第１及び第２のＮ型トランジ
スタが絶縁基板上に形成されるので、この両トランジス
タの基板同士を分離する分離領域が不要となって、レイ
アウト面積が少なくなる。
の発明では、信号入力用の第１及び第２のＮ型トランジ
スタが絶縁基板上に形成されるので、この両トランジス
タの基板同士を分離する分離領域が不要となって、レイ
アウト面積が少なくなる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００３３】（第１の実施の形態）図１は本発明の第１
の実施の形態のレベルシフト回路を示す。同図におい
て、ＶＤＤは高電圧電源、ＶＳＳは接地電源、ＩＮは入
力信号、ＸＩＮは反転入力信号、ＯＵＴは出力信号、Ｘ
ＯＵＴは反転出力信号である。
の実施の形態のレベルシフト回路を示す。同図におい
て、ＶＤＤは高電圧電源、ＶＳＳは接地電源、ＩＮは入
力信号、ＸＩＮは反転入力信号、ＯＵＴは出力信号、Ｘ
ＯＵＴは反転出力信号である。
【００３４】また、１は前記入力信号ＩＮがゲート電極
に入力される信号入力用の第１のＮチャネル型トランジ
スタ、２は前記反転入力信号ＸＩＮがゲート電極に入力
される信号入力用の第２のＮチャネル型トランジスタで
あり、この両トランジスタ１、２のソース電極は接地電
源ＶＳＳに接続される。３及び４は前記高電圧電源ＶＤ
Ｄにソース電極が接続された第１及び第２のＰチャネル
型トランジスタであって、その２つのＰチャネル型トラ
ンジスタ３、４間では、その一方のＰチャネル型トラン
ジスタのゲート電極が他方のＰチャネル型トランジスタ
のドレイン電極に接続されたクロスカップル接続となっ
ている。前記第２のＰチャネル型トランジスタ４のドレ
イン電極は信号入力用の第２のＮチャネル型トランジス
タ２のドレイン電極に接続され、この両トランジスタ
２、４の接続点に信号線１５が接続されて、この信号線
１５から出力信号ＯＵＴが出力される。同様に、第１の
Ｐチャネル型トランジスタ３のドレイン電極は信号入力
用の第１のＮチャネル型トランジスタ１のドレイン電極
に接続され、この両トランジスタ１、３の接続点に信号
線１６が接続されて、この信号線１６から反転出力信号
ＸＯＵＴが出力される。
に入力される信号入力用の第１のＮチャネル型トランジ
スタ、２は前記反転入力信号ＸＩＮがゲート電極に入力
される信号入力用の第２のＮチャネル型トランジスタで
あり、この両トランジスタ１、２のソース電極は接地電
源ＶＳＳに接続される。３及び４は前記高電圧電源ＶＤ
Ｄにソース電極が接続された第１及び第２のＰチャネル
型トランジスタであって、その２つのＰチャネル型トラ
ンジスタ３、４間では、その一方のＰチャネル型トラン
ジスタのゲート電極が他方のＰチャネル型トランジスタ
のドレイン電極に接続されたクロスカップル接続となっ
ている。前記第２のＰチャネル型トランジスタ４のドレ
イン電極は信号入力用の第２のＮチャネル型トランジス
タ２のドレイン電極に接続され、この両トランジスタ
２、４の接続点に信号線１５が接続されて、この信号線
１５から出力信号ＯＵＴが出力される。同様に、第１の
Ｐチャネル型トランジスタ３のドレイン電極は信号入力
用の第１のＮチャネル型トランジスタ１のドレイン電極
に接続され、この両トランジスタ１、３の接続点に信号
線１６が接続されて、この信号線１６から反転出力信号
ＸＯＵＴが出力される。
【００３５】そして、本発明の特徴として、基板バイア
ス用の第１及び第２のＰチャネル型トランジスタ５及び
６が備えられる。基板バイアス用の第１のＰチャネル型
トランジスタ５は、そのソース電極に入力信号ＩＮが入
力され、ドレイン電極が前記信号入力用の第１のＮチャ
ネル型トランジスタ１の基板に接続され、ゲート電極に
前記信号線１５の出力信号ＯＵＴが入力される。一方、
基板バイアス用の第２のＰチャネル型トランジスタ６
は、そのソース電極に反転入力信号ＸＩＮが入力され、
ドレイン電極が前記信号入力用の第２のＮチャネル型ト
ランジスタ２の基板に接続され、ゲート電極に前記信号
線１６の反転出力信号ＸＯＵＴが入力されている。
ス用の第１及び第２のＰチャネル型トランジスタ５及び
６が備えられる。基板バイアス用の第１のＰチャネル型
トランジスタ５は、そのソース電極に入力信号ＩＮが入
力され、ドレイン電極が前記信号入力用の第１のＮチャ
ネル型トランジスタ１の基板に接続され、ゲート電極に
前記信号線１５の出力信号ＯＵＴが入力される。一方、
基板バイアス用の第２のＰチャネル型トランジスタ６
は、そのソース電極に反転入力信号ＸＩＮが入力され、
ドレイン電極が前記信号入力用の第２のＮチャネル型ト
ランジスタ２の基板に接続され、ゲート電極に前記信号
線１６の反転出力信号ＸＯＵＴが入力されている。
【００３６】次に、本実施の形態のレベルシフト回路の
動作を説明する。一例として、入力信号ＩＮ及び反転入
力信号ＸＩＮの振幅レベルが０．７Ｖ、高電圧電源ＶＤ
Ｄの電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出
力信号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが
３Ｖであるとして、動作を説明する。
動作を説明する。一例として、入力信号ＩＮ及び反転入
力信号ＸＩＮの振幅レベルが０．７Ｖ、高電圧電源ＶＤ
Ｄの電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出
力信号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが
３Ｖであるとして、動作を説明する。
【００３７】先ず、初期状態として、入力信号ＩＮが０
Ｖ、反転入力信号ＸＩＮが０．７Ｖ、出力信号ＯＵＴが
０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この
時、信号入力用の第１のＮチャネル型トランジスタ１、
Ｐチャネル型トランジスタ４、及び基板バイアス用の第
２のＰチャネル型トランジスタ６は非導通状態である。
一方、信号入力用の第２のＮチャネル型トランジスタ
２、Ｐチャネル型トランジスタ３、及び基板バイアス用
の第１のＰチャネル型トランジスタ５は導通状態であ
る。
Ｖ、反転入力信号ＸＩＮが０．７Ｖ、出力信号ＯＵＴが
０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この
時、信号入力用の第１のＮチャネル型トランジスタ１、
Ｐチャネル型トランジスタ４、及び基板バイアス用の第
２のＰチャネル型トランジスタ６は非導通状態である。
一方、信号入力用の第２のＮチャネル型トランジスタ
２、Ｐチャネル型トランジスタ３、及び基板バイアス用
の第１のＰチャネル型トランジスタ５は導通状態であ
る。
【００３８】次に、入力信号ＩＮが０．７Ｖに、反転入
力信号ＸＩＮが０Ｖに変化する場合を考える。この電位
変化により、信号入力用の第１のＮチャネル型トランジ
スタ１は導通状態に、信号入力用の第２のＮチャネル型
トランジスタ２は非導通状態に各々遷移する。この時、
基板バイアス用の第１のＰチャネル型トランジスタ５が
導通状態であるので、入力信号ＩＮの電圧がこの基板バ
イアス用のトランジスタ５を経て信号入力用の第１のＮ
チャネル型トランジスタ１の基板に与えられる。これに
より、信号入力用の第１のＮチャネル型トランジスタ１
には基板バイアス効果が生じて、その閾値電圧が下り、
その導通状態への遷移は高速に行われる。従って、入力
信号ＩＮの低電圧化が進展しても、本実施の形態のレベ
ルシフト回路では高速動作を確保することができる。
力信号ＸＩＮが０Ｖに変化する場合を考える。この電位
変化により、信号入力用の第１のＮチャネル型トランジ
スタ１は導通状態に、信号入力用の第２のＮチャネル型
トランジスタ２は非導通状態に各々遷移する。この時、
基板バイアス用の第１のＰチャネル型トランジスタ５が
導通状態であるので、入力信号ＩＮの電圧がこの基板バ
イアス用のトランジスタ５を経て信号入力用の第１のＮ
チャネル型トランジスタ１の基板に与えられる。これに
より、信号入力用の第１のＮチャネル型トランジスタ１
には基板バイアス効果が生じて、その閾値電圧が下り、
その導通状態への遷移は高速に行われる。従って、入力
信号ＩＮの低電圧化が進展しても、本実施の形態のレベ
ルシフト回路では高速動作を確保することができる。
【００３９】その後は、引き続いて以下の動作が行われ
る。つまり、既述のように信号入力用の第１のＮチャネ
ル型トランジスタ１が導通状態となると、Ｐチャネル型
トランジスタ３が導通状態であるので、反転出力信号Ｘ
ＯＵＴの電位はＮチャネル型トランジスタ１とＰチャネ
ル型トランジスタ３との導通抵抗値の比で決まる中間値
まで低下する。この中間値がＰチャネル型トランジスタ
４の閾値電圧を超えると、Ｐチャネル型トランジスタ４
が導通状態へと遷移して行くので、出力信号ＯＵＴの電
位は上昇する。出力信号ＯＵＴの電位が上昇すると、Ｐ
チャネル型トランジスタ３が非導通状態へと遷移して行
くので、Ｐチャネル型トランジスタ３の導通抵抗値が上
昇し、反転出力信号ＸＯＵＴの電位は更に低下すること
になる。以上のような正帰還がかかることにより、出力
信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖに変
化し、低振幅レベル（０．７Ｖ）の入力信号ＩＮ、ＸＩ
Ｎを大振幅レベル（３Ｖ）の出力信号ＯＵＴ、ＸＯＵＴ
にシフトする動作が完了する。
る。つまり、既述のように信号入力用の第１のＮチャネ
ル型トランジスタ１が導通状態となると、Ｐチャネル型
トランジスタ３が導通状態であるので、反転出力信号Ｘ
ＯＵＴの電位はＮチャネル型トランジスタ１とＰチャネ
ル型トランジスタ３との導通抵抗値の比で決まる中間値
まで低下する。この中間値がＰチャネル型トランジスタ
４の閾値電圧を超えると、Ｐチャネル型トランジスタ４
が導通状態へと遷移して行くので、出力信号ＯＵＴの電
位は上昇する。出力信号ＯＵＴの電位が上昇すると、Ｐ
チャネル型トランジスタ３が非導通状態へと遷移して行
くので、Ｐチャネル型トランジスタ３の導通抵抗値が上
昇し、反転出力信号ＸＯＵＴの電位は更に低下すること
になる。以上のような正帰還がかかることにより、出力
信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖに変
化し、低振幅レベル（０．７Ｖ）の入力信号ＩＮ、ＸＩ
Ｎを大振幅レベル（３Ｖ）の出力信号ＯＵＴ、ＸＯＵＴ
にシフトする動作が完了する。
【００４０】更に、本実施の形態では、出力信号ＯＵＴ
が３Ｖになると、基板バイアス用の第１のＰチャネル型
トランジスタ５が非導通状態となって、入力信号ＩＮが
信号入力用の第１のＮチャネル型トランジスタ１の基板
に流れる経路が遮断されるので、基板への貫通電流が阻
止され、不必要な電力消費を削減することができる。以
上、入力信号ＩＮの立上り変化時を例に挙げて説明した
が、反転入力信号ＸＩＮの立上り変化時も既述の説明と
同様であるので、その説明を省略する。
が３Ｖになると、基板バイアス用の第１のＰチャネル型
トランジスタ５が非導通状態となって、入力信号ＩＮが
信号入力用の第１のＮチャネル型トランジスタ１の基板
に流れる経路が遮断されるので、基板への貫通電流が阻
止され、不必要な電力消費を削減することができる。以
上、入力信号ＩＮの立上り変化時を例に挙げて説明した
が、反転入力信号ＸＩＮの立上り変化時も既述の説明と
同様であるので、その説明を省略する。
【００４１】よって、本実施の形態のレベルシフト回路
では、入力信号ＩＮ、ＸＩＮの立上り変化時のみ信号入
力用の第１及び第２のＮチャネル型トランジスタ１、２
に基板バイアス効果を生じさせることができるので、入
力信号ＩＮ、ＸＩＮの電圧レベルの低電圧化が進展して
も、高速且つ低消費電力な動作を実現することができ
る。
では、入力信号ＩＮ、ＸＩＮの立上り変化時のみ信号入
力用の第１及び第２のＮチャネル型トランジスタ１、２
に基板バイアス効果を生じさせることができるので、入
力信号ＩＮ、ＸＩＮの電圧レベルの低電圧化が進展して
も、高速且つ低消費電力な動作を実現することができ
る。
【００４２】次に、前記信号入力用の第１のＮチャネル
型トランジスタ１のレイアウト構造を図３に示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断
面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線断面図であ
る。同図（ａ）〜（ｃ）において、信号入力用の第１の
Ｎチャネル型トランジスタ１は、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を持つ。即ち、信号
入力用の第１のＮチャネル型トランジスタ１は、絶縁板
（絶縁基板）１ａに、Ｐ-層より成るバックゲート電極
（基板）１ｂと、その左右側方に位置するソース電極及
びドレイン電極となる２つのＮ+ 領域１ｃ、１ｄと、Ｐ
-層１ｂの上方に形成されたゲート電極１ｅとを有す
る。更に、このＮチャネル型トランジスタ１は、既述の
ように入力信号ＩＮをバックゲート電極（基板）１ｂに
入力するように、バックゲート電極１ｂが同図（ａ）で
下方に延設され、その側端部にＰ+層１ｆが接して形成
され、このＰ+層１ｆに入力信号ＩＮを入力するための
コンタクト１ｇが接続されている。以上、信号入力用の
第１のＮチャネル型トランジスタ１のレイアウト構造を
説明したが、信号入力用の第２のＮチャネル型トランジ
スタ２のレイアウト構造も同様であるので、その説明を
省略する。
型トランジスタ１のレイアウト構造を図３に示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断
面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線断面図であ
る。同図（ａ）〜（ｃ）において、信号入力用の第１の
Ｎチャネル型トランジスタ１は、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を持つ。即ち、信号
入力用の第１のＮチャネル型トランジスタ１は、絶縁板
（絶縁基板）１ａに、Ｐ-層より成るバックゲート電極
（基板）１ｂと、その左右側方に位置するソース電極及
びドレイン電極となる２つのＮ+ 領域１ｃ、１ｄと、Ｐ
-層１ｂの上方に形成されたゲート電極１ｅとを有す
る。更に、このＮチャネル型トランジスタ１は、既述の
ように入力信号ＩＮをバックゲート電極（基板）１ｂに
入力するように、バックゲート電極１ｂが同図（ａ）で
下方に延設され、その側端部にＰ+層１ｆが接して形成
され、このＰ+層１ｆに入力信号ＩＮを入力するための
コンタクト１ｇが接続されている。以上、信号入力用の
第１のＮチャネル型トランジスタ１のレイアウト構造を
説明したが、信号入力用の第２のＮチャネル型トランジ
スタ２のレイアウト構造も同様であるので、その説明を
省略する。
【００４３】図４（ａ）及び（ｂ）は、前記信号入力用
の第１及び第２のＮチャネル型トランジスタ１、２を並
べて配置したレイアウト構造を示す。同図（ａ）は断面
図、同図（ｂ）は平面図である。同図（ａ）及び（ｂ）
において、信号入力用の第１及び第２のＮチャネル型ト
ランジスタ１、２は、ゲート電極が並行に延びるように
配置されており、同図（ａ）から判るように、信号入力
用の第１のＮチャネル型トランジスタ１、２の隣接する
Ｎ+領域１ｄ、２ｄ間は、絶縁層１７で絶縁されてい
る。
の第１及び第２のＮチャネル型トランジスタ１、２を並
べて配置したレイアウト構造を示す。同図（ａ）は断面
図、同図（ｂ）は平面図である。同図（ａ）及び（ｂ）
において、信号入力用の第１及び第２のＮチャネル型ト
ランジスタ１、２は、ゲート電極が並行に延びるように
配置されており、同図（ａ）から判るように、信号入力
用の第１のＮチャネル型トランジスタ１、２の隣接する
Ｎ+領域１ｄ、２ｄ間は、絶縁層１７で絶縁されてい
る。
【００４４】ここで、このＳＯＩ構造と比較するため
に、バルクＣＭＯＳトランジスタの構成を説明する。図
１４（ａ）、（ｂ）は１つのトランジスタ３０のレイア
ウト構造を示す。同図（ａ）、（ｂ）において、トラン
ジスタ３０は、Ｐ-層で形成された基板３０ａの上端部
に所定間隔隔てて形成されたソース電極及びドレイン電
極となる２つのＮ+ 領域３０ｂ、３０ｃと、その両領域
の間に位置するＰ-領域の上方に形成されたゲート電極
３０ｄとを有する。更に、このような構造において、Ｐ
-基板３０ａに入力信号ＩＮを入力するためには、ゲー
ト電極３０ｄの延長線上に所定間隔を隔ててＰ+領域３
０ｅをＰ-基板３０ａの上端部に形成し、このＰ+領域３
０ｅに入力信号ＩＮを入力するコンタクト３０ｆを接続
する。尚、図中、３０ｇは絶縁層である。図１５
（ａ）、（ｂ）はこのようなトランジスタ３０を２つ並
行に配置したレイアウト構造を示す。同図（ａ）及び
（ｂ）では、各トランジスタ３０、３０のＰ-基板３０
ａ、３０ａの下方にＮ-層で形成された基板３０ｈを配
置したトリプルウェル構造とし、両トランジスタ３０、
３０間にこのＮ-基板３０ｈの一部領域３０ｉを位置さ
せて両トランジスタ３０、３０の基板３０ａ、３０ａ同
士を分離する構造が必要となる。
に、バルクＣＭＯＳトランジスタの構成を説明する。図
１４（ａ）、（ｂ）は１つのトランジスタ３０のレイア
ウト構造を示す。同図（ａ）、（ｂ）において、トラン
ジスタ３０は、Ｐ-層で形成された基板３０ａの上端部
に所定間隔隔てて形成されたソース電極及びドレイン電
極となる２つのＮ+ 領域３０ｂ、３０ｃと、その両領域
の間に位置するＰ-領域の上方に形成されたゲート電極
３０ｄとを有する。更に、このような構造において、Ｐ
-基板３０ａに入力信号ＩＮを入力するためには、ゲー
ト電極３０ｄの延長線上に所定間隔を隔ててＰ+領域３
０ｅをＰ-基板３０ａの上端部に形成し、このＰ+領域３
０ｅに入力信号ＩＮを入力するコンタクト３０ｆを接続
する。尚、図中、３０ｇは絶縁層である。図１５
（ａ）、（ｂ）はこのようなトランジスタ３０を２つ並
行に配置したレイアウト構造を示す。同図（ａ）及び
（ｂ）では、各トランジスタ３０、３０のＰ-基板３０
ａ、３０ａの下方にＮ-層で形成された基板３０ｈを配
置したトリプルウェル構造とし、両トランジスタ３０、
３０間にこのＮ-基板３０ｈの一部領域３０ｉを位置さ
せて両トランジスタ３０、３０の基板３０ａ、３０ａ同
士を分離する構造が必要となる。
【００４５】従って、本実施の形態の図４に示したＳＯ
Ｉ構造でトランジスタを形成する場合には、トランジス
タ１、２間は１つの絶縁層１７でのみ分離されるのに対
し、図１５に示したトリプルウェル構造では、両トラン
ジスタ３０、３０を分離するための領域３０ｉと２つの
絶縁領域３０ｇ、３０ｇとを必要とする。よって、本実
施の形態では、図１で示した信号入力用の第１及び第２
のＮチャネル型トランジスタ１、２をＳＯＩ構造で形成
するので、図１５に示した分離領域３０ｉ及び１つの絶
縁層３０ｇとを設ける必要がなく、その分、レイアウト
面積を少なくすることができ、より高集積なレベルシフ
ト回路を実現できる。
Ｉ構造でトランジスタを形成する場合には、トランジス
タ１、２間は１つの絶縁層１７でのみ分離されるのに対
し、図１５に示したトリプルウェル構造では、両トラン
ジスタ３０、３０を分離するための領域３０ｉと２つの
絶縁領域３０ｇ、３０ｇとを必要とする。よって、本実
施の形態では、図１で示した信号入力用の第１及び第２
のＮチャネル型トランジスタ１、２をＳＯＩ構造で形成
するので、図１５に示した分離領域３０ｉ及び１つの絶
縁層３０ｇとを設ける必要がなく、その分、レイアウト
面積を少なくすることができ、より高集積なレベルシフ
ト回路を実現できる。
【００４６】尚、本実施の形態では、信号線１５、１６
を接続して出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの
双方を出力するようにしたが、本発明はこれに限定され
ず、その他、図２に示すように、出力信号ＯＵＴ及び反
転出力信号ＸＯＵＴのうち何れか一方の信号のみを出力
する構成（同図では信号線１５のみを接続して出力信号
ＯＵＴのみを出力する構成）を採用しても良いのは勿論
である。
を接続して出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの
双方を出力するようにしたが、本発明はこれに限定され
ず、その他、図２に示すように、出力信号ＯＵＴ及び反
転出力信号ＸＯＵＴのうち何れか一方の信号のみを出力
する構成（同図では信号線１５のみを接続して出力信号
ＯＵＴのみを出力する構成）を採用しても良いのは勿論
である。
【００４７】（第１の実施の形態の変形例）図５は、図
１に示した第１の実施の形態のレベルシフト回路の変形
例を示す。図５のレベルシフト回路では、図１のレベル
シフト回路が有する基板バイアス用の第１及び第２のＰ
チャネル型トランジスタ５、６に代えて、基板バイアス
用の第１及び第２のトランジスタ５５、５６の双方をＮ
チャネル型のトランジスタで構成している。また、トラ
ンジスタの極性をＰチャネル型からＮチャネル型に変更
したのに伴い、基板バイアス用の第１のＮチャネル型ト
ランジスタ５５のゲート電極には、出力信号ＯＵＴに代
えて反転出力信号ＸＯＵＴを入力し、基板バイアス用の
第２のＮチャネル型トランジスタ５６のゲート電極に
は、反転出力信号ＸＯＵＴに代えて出力信号ＯＵＴを入
力している。
１に示した第１の実施の形態のレベルシフト回路の変形
例を示す。図５のレベルシフト回路では、図１のレベル
シフト回路が有する基板バイアス用の第１及び第２のＰ
チャネル型トランジスタ５、６に代えて、基板バイアス
用の第１及び第２のトランジスタ５５、５６の双方をＮ
チャネル型のトランジスタで構成している。また、トラ
ンジスタの極性をＰチャネル型からＮチャネル型に変更
したのに伴い、基板バイアス用の第１のＮチャネル型ト
ランジスタ５５のゲート電極には、出力信号ＯＵＴに代
えて反転出力信号ＸＯＵＴを入力し、基板バイアス用の
第２のＮチャネル型トランジスタ５６のゲート電極に
は、反転出力信号ＸＯＵＴに代えて出力信号ＯＵＴを入
力している。
【００４８】具体的には、基板バイアス用の第１のＮチ
ャネル型トランジスタ５５は、そのソース電極に入力信
号ＩＮが入力され、ドレイン電極が信号入力用の第１の
Ｎチャネル型トランジスタ１の基板に接続され、ゲート
電極には反転出力信号ＸＯＵＴが入力される。また、基
板バイアス用の第２のＮチャネル型トランジスタ５６
は、そのソース電極に反転入力信号ＸＩＮが入力され、
ドレイン電極が前記信号入力用の第２のＮチャネル型ト
ランジスタ２の基板に接続され、ゲート電極には出力信
号ＯＵＴが入力される。
ャネル型トランジスタ５５は、そのソース電極に入力信
号ＩＮが入力され、ドレイン電極が信号入力用の第１の
Ｎチャネル型トランジスタ１の基板に接続され、ゲート
電極には反転出力信号ＸＯＵＴが入力される。また、基
板バイアス用の第２のＮチャネル型トランジスタ５６
は、そのソース電極に反転入力信号ＸＩＮが入力され、
ドレイン電極が前記信号入力用の第２のＮチャネル型ト
ランジスタ２の基板に接続され、ゲート電極には出力信
号ＯＵＴが入力される。
【００４９】従って、本変形例においては、基板バイア
ス用の第１及び第２のＮチャネル型トランジスタ５５、
５６は、図１に示した基板バイアス用の第１及び第２の
Ｐチャネル型トランジスタ５、６と同一の動作をして、
第１の実施の形態のレベルシフト回路と同一の効果を奏
する。
ス用の第１及び第２のＮチャネル型トランジスタ５５、
５６は、図１に示した基板バイアス用の第１及び第２の
Ｐチャネル型トランジスタ５、６と同一の動作をして、
第１の実施の形態のレベルシフト回路と同一の効果を奏
する。
【００５０】しかも、本変形例では、基板バイアス用の
第１及び第２のＮチャネル型トランジスタ５５、５６
は、そのソース電極には入力信号ＩＮ、反転入力信号Ｘ
ＩＮである低電圧が入力され、そのゲート電極には反転
出力信号ＸＯＵＴ、出力信号ＯＵＴである高電圧が入力
されるので、ソース電極の入力信号ＩＮ、反転入力信号
ＸＩＮの電圧がＮチャネル型トランジスタ５５、５６に
おいてその閾値電圧分の低下を招くことなく、基板に伝
達される。更に、これら基板バイアス用のＮチャネル型
トランジスタ５５、５６は、図１に示した基板バイアス
用のＰチャネル型トランジスタ５、６と比較して、同一
ゲート幅の条件下では駆動力が高いので、これらＰチャ
ネル型トランジスタ５、６よりもゲート幅の狭いＮチャ
ネル型トランジスタで構成することができ、その分、小
型化が可能である。
第１及び第２のＮチャネル型トランジスタ５５、５６
は、そのソース電極には入力信号ＩＮ、反転入力信号Ｘ
ＩＮである低電圧が入力され、そのゲート電極には反転
出力信号ＸＯＵＴ、出力信号ＯＵＴである高電圧が入力
されるので、ソース電極の入力信号ＩＮ、反転入力信号
ＸＩＮの電圧がＮチャネル型トランジスタ５５、５６に
おいてその閾値電圧分の低下を招くことなく、基板に伝
達される。更に、これら基板バイアス用のＮチャネル型
トランジスタ５５、５６は、図１に示した基板バイアス
用のＰチャネル型トランジスタ５、６と比較して、同一
ゲート幅の条件下では駆動力が高いので、これらＰチャ
ネル型トランジスタ５、６よりもゲート幅の狭いＮチャ
ネル型トランジスタで構成することができ、その分、小
型化が可能である。
【００５１】図６は、前記図２に示したレベルシフト回
路に備える基板バイアス用の第１及び第２のＰチャネル
型トランジスタ５、６を、基板バイアス用のＮチャネル
型のトランジスタ５５、５６により構成したものであ
る。
路に備える基板バイアス用の第１及び第２のＰチャネル
型トランジスタ５、６を、基板バイアス用のＮチャネル
型のトランジスタ５５、５６により構成したものであ
る。
【００５２】（第２の実施の形態）図７は本発明の第２
の実施の形態のレベルシフト回路を示す。
の実施の形態のレベルシフト回路を示す。
【００５３】同図のレベルシフト回路は、前記第１の実
施の形態のレベルシフト回路の構成に、リセット用の第
１及び第２のＮチャネル型トランジスタ７、８を付加し
た構成に特徴を有する。前記リセット用の第１のＮチャ
ネル型トランジスタ７は、ソース電極が接地電源（低電
圧電源）ＶＳＳに接続され、ドレイン電極が信号入力用
の第１のＮチャネル型トランジスタ１の基板に接続さ
れ、ゲート電極に信号線１５の出力信号ＯＵＴが入力さ
れる。同様に、リセット用の第２のＮチャネル型トラン
ジスタ８は、ソース電極が接地電源ＶＳＳに接続され、
ドレイン電極が信号入力用の第２のＮチャネル型トラン
ジスタ２の基板に接続され、ゲート電極に信号線１６の
反転出力信号ＸＯＵＴが入力される。
施の形態のレベルシフト回路の構成に、リセット用の第
１及び第２のＮチャネル型トランジスタ７、８を付加し
た構成に特徴を有する。前記リセット用の第１のＮチャ
ネル型トランジスタ７は、ソース電極が接地電源（低電
圧電源）ＶＳＳに接続され、ドレイン電極が信号入力用
の第１のＮチャネル型トランジスタ１の基板に接続さ
れ、ゲート電極に信号線１５の出力信号ＯＵＴが入力さ
れる。同様に、リセット用の第２のＮチャネル型トラン
ジスタ８は、ソース電極が接地電源ＶＳＳに接続され、
ドレイン電極が信号入力用の第２のＮチャネル型トラン
ジスタ２の基板に接続され、ゲート電極に信号線１６の
反転出力信号ＸＯＵＴが入力される。
【００５４】本実施の形態では、基本構成が前記第１の
実施の形態と同一であるので、入力信号ＩＮ又は反転入
力信号ＸＩＮの立上り変化時にのみ、信号入力用の第１
又は第２のＮチャネル型トランジスタ１、２に基板バイ
アス効果を生じさせて、これら信号ＩＮ、ＸＩＮの電圧
レベルの低電圧化が進展しても、これら信号をゲート電
極に受ける信号入力用の第１又は第２のＮチャネル型ト
ランジスタ１、２の導通状態への遷移を高速に行って、
高速にレベルシフトできるレベルシフト回路を得ること
ができると共に、これら信号ＩＮ、ＸＩＮが信号入力用
の第１又は第２のＮチャネル型トランジスタ１、２の基
板に流れる経路を基板バイアス用の第１及び第２のＰ型
トランジスタ５、６により遮断して、貫通電流が常時流
れることを防止でき、低消費電力化を図ることができる
効果を奏するのは、前記第１の実施の形態と同様であ
る。
実施の形態と同一であるので、入力信号ＩＮ又は反転入
力信号ＸＩＮの立上り変化時にのみ、信号入力用の第１
又は第２のＮチャネル型トランジスタ１、２に基板バイ
アス効果を生じさせて、これら信号ＩＮ、ＸＩＮの電圧
レベルの低電圧化が進展しても、これら信号をゲート電
極に受ける信号入力用の第１又は第２のＮチャネル型ト
ランジスタ１、２の導通状態への遷移を高速に行って、
高速にレベルシフトできるレベルシフト回路を得ること
ができると共に、これら信号ＩＮ、ＸＩＮが信号入力用
の第１又は第２のＮチャネル型トランジスタ１、２の基
板に流れる経路を基板バイアス用の第１及び第２のＰ型
トランジスタ５、６により遮断して、貫通電流が常時流
れることを防止でき、低消費電力化を図ることができる
効果を奏するのは、前記第１の実施の形態と同様であ
る。
【００５５】更に、本実施の形態では、例えば、入力信
号ＩＮが高電圧レベル（０．７Ｖ）に立上って出力信号
ＯＵＴが高電圧レベル（３Ｖ）に変化した後は、この高
電圧レベルの出力信号ＯＵＴによりリセット用の第１の
Ｎチャネル型トランジスタ７が導通状態となって、信号
入力用の第１のＮチャネル型トランジスタ１の基板の電
位を接地電源ＶＳＳの電位にリセットする。従って、次
に、入力信号ＩＮが高電圧レベル（０．７Ｖ）から低電
圧レベル（０Ｖ）に立下って信号入力用の第１のＮチャ
ネル型トランジスタ１が非導通状態となった後、続いて
入力信号ＩＮが低電圧レベル（０Ｖ）から高電圧レベル
（０．７Ｖ）に立ち上る際に、この入力信号ＩＮが基板
バイアス用の第１のＰチャネル型トランジスタ５を経て
信号入力用の第１のＮチャネル型トランジスタ１の基板
に流れると、その基板電位は必ず接地電源ＶＳＳの電位
から上昇するので、信号入力用の第１のＮチャネル型ト
ランジスタ１の動作の履歴効果が抑制されて、その動作
遅延のバラツキが有効に抑制される。リセット用の第２
のＮチャネル型トランジスタ８の動作及び作用も同様で
あるので、その説明を省略する。
号ＩＮが高電圧レベル（０．７Ｖ）に立上って出力信号
ＯＵＴが高電圧レベル（３Ｖ）に変化した後は、この高
電圧レベルの出力信号ＯＵＴによりリセット用の第１の
Ｎチャネル型トランジスタ７が導通状態となって、信号
入力用の第１のＮチャネル型トランジスタ１の基板の電
位を接地電源ＶＳＳの電位にリセットする。従って、次
に、入力信号ＩＮが高電圧レベル（０．７Ｖ）から低電
圧レベル（０Ｖ）に立下って信号入力用の第１のＮチャ
ネル型トランジスタ１が非導通状態となった後、続いて
入力信号ＩＮが低電圧レベル（０Ｖ）から高電圧レベル
（０．７Ｖ）に立ち上る際に、この入力信号ＩＮが基板
バイアス用の第１のＰチャネル型トランジスタ５を経て
信号入力用の第１のＮチャネル型トランジスタ１の基板
に流れると、その基板電位は必ず接地電源ＶＳＳの電位
から上昇するので、信号入力用の第１のＮチャネル型ト
ランジスタ１の動作の履歴効果が抑制されて、その動作
遅延のバラツキが有効に抑制される。リセット用の第２
のＮチャネル型トランジスタ８の動作及び作用も同様で
あるので、その説明を省略する。
【００５６】従って、本実施の形態では、リセット用の
第１及び第２のＮチャネル型トランジスタ７、８によっ
て、信号入力用の第１及び第２のＮチャネル型トランジ
スタ１、２は毎回同一の基板状態で入力信号ＩＮ及び反
転入力信号ＸＩＮの次の立上り変化に備えることができ
るので、これらＮチャネル型トランジスタ１、２の動作
速度を毎回均一にできる効果を奏する。
第１及び第２のＮチャネル型トランジスタ７、８によっ
て、信号入力用の第１及び第２のＮチャネル型トランジ
スタ１、２は毎回同一の基板状態で入力信号ＩＮ及び反
転入力信号ＸＩＮの次の立上り変化に備えることができ
るので、これらＮチャネル型トランジスタ１、２の動作
速度を毎回均一にできる効果を奏する。
【００５７】図８は、図７に示した本実施の形態のレベ
ルシフト回路の基板バイアス用の第１及び第２のＰ型ト
ランジスタ５、６をＮ型トランジスタ５５、５６で構成
した変形例を示す図である。この変形例も、本実施の形
態のレベルシフト回路と同様の効果を奏する。
ルシフト回路の基板バイアス用の第１及び第２のＰ型ト
ランジスタ５、６をＮ型トランジスタ５５、５６で構成
した変形例を示す図である。この変形例も、本実施の形
態のレベルシフト回路と同様の効果を奏する。
【００５８】尚、図７及び図８に示した信号入力用トラ
ンジスタ１、２を図４に示したＳＯＩ構造で形成すれ
ば、既述の通り各トランジスタ１、２の基板同士を分離
するのに必要なレイアウト面積を少なくでき、より高集
積なレベルシフト回路を実現できる。更に、本実施の形
態及びその変形例を示す図７及び図８のレベルシフト回
路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵ
Ｔの何れか一方のみを出力するようにしても良いのは言
うまでもない。
ンジスタ１、２を図４に示したＳＯＩ構造で形成すれ
ば、既述の通り各トランジスタ１、２の基板同士を分離
するのに必要なレイアウト面積を少なくでき、より高集
積なレベルシフト回路を実現できる。更に、本実施の形
態及びその変形例を示す図７及び図８のレベルシフト回
路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵ
Ｔの何れか一方のみを出力するようにしても良いのは言
うまでもない。
【００５９】（第３の実施の形態）図９は本発明の第３
の実施の形態のレベルシフト回路を示す。同図のレベル
シフト回路は、前記図７に示した第２の実施の形態のレ
ベルシフト回路の構成に、第１及び第２の遅延素子９、
１０を付加した構成に特徴を有する。前記第１の遅延素
子９は、出力信号ＯＵＴの信号線１５とリセット用の第
１のＮチャネル型トランジスタ７のゲート電極との間に
配置される。また、前記第２の遅延素子１０は、反転出
力信号ＸＯＵＴの信号線１６とリセット用の第２のＮチ
ャネル型トランジスタ８のゲート電極との間に配置され
る。
の実施の形態のレベルシフト回路を示す。同図のレベル
シフト回路は、前記図７に示した第２の実施の形態のレ
ベルシフト回路の構成に、第１及び第２の遅延素子９、
１０を付加した構成に特徴を有する。前記第１の遅延素
子９は、出力信号ＯＵＴの信号線１５とリセット用の第
１のＮチャネル型トランジスタ７のゲート電極との間に
配置される。また、前記第２の遅延素子１０は、反転出
力信号ＸＯＵＴの信号線１６とリセット用の第２のＮチ
ャネル型トランジスタ８のゲート電極との間に配置され
る。
【００６０】本実施の形態のレベルシフト回路は、前記
第２の実施の形態のレベルシフト回路の構成を有するの
で、既述のように、入力信号ＩＮ及び反転入力信号ＸＩ
Ｎの立上り変化時においてのみ、これら信号をゲート電
極に受けるＮチャネル型トランジスタ１、２に基板バイ
アス効果を生じさせて、入力信号ＩＮ及び反転入力信号
ＸＩＮが低電圧レベル化されても高速且つ低消費電力で
の動作を実現することができると共に、これらＮチャネ
ル型トランジスタ１、２が導通動作する前に基板電位を
接地電源ＶＳＳの電位にリセットして、これら信号入力
用の第１及び第２のＮ型トランジスタ１、２の動作速度
のばらつきを有効に抑制できる効果を奏する。
第２の実施の形態のレベルシフト回路の構成を有するの
で、既述のように、入力信号ＩＮ及び反転入力信号ＸＩ
Ｎの立上り変化時においてのみ、これら信号をゲート電
極に受けるＮチャネル型トランジスタ１、２に基板バイ
アス効果を生じさせて、入力信号ＩＮ及び反転入力信号
ＸＩＮが低電圧レベル化されても高速且つ低消費電力で
の動作を実現することができると共に、これらＮチャネ
ル型トランジスタ１、２が導通動作する前に基板電位を
接地電源ＶＳＳの電位にリセットして、これら信号入力
用の第１及び第２のＮ型トランジスタ１、２の動作速度
のばらつきを有効に抑制できる効果を奏する。
【００６１】更に、本実施の形態では、リセット用の第
１のＮチャネル型トランジスタ７のゲート電極と出力信
号ＯＵＴの信号線１５との間、及びリセット用の第２の
Ｎチャネル型トランジスタ８のゲート電極と反転出力信
号ＸＯＵＴの信号線１６との間には、第１及び第２の遅
延素子９、１０が各々配置されているので、これらリセ
ット用のＮチャネル型トランジスタ７、８は、前記第２
の実施の形態に比べて、第１及び第２の遅延素子９、１
０の遅延時間だけ遅れて導通状態となり、その遅延時間
分、信号入力用の第１及び第２のＮチャネル型トランジ
スタ１、２の基板電位を接地電源ＶＳＳの電位にリセッ
トするタイミングが遅延する。従って、例えば、入力信
号ＩＮの立上りにより信号入力用の第１のＮチャネル型
トランジスタ１が導通状態となって、反転出力信号ＸＯ
ＵＴが低電圧レベル（０Ｖ）に向かい、出力信号ＯＵＴ
が高電圧レベル（３Ｖ）に向かう際には、信号入力用の
第１のＮチャネル型トランジスタ１が高い能力を維持し
て反転出力信号ＸＯＵＴを素早く０Ｖに立下げて、その
信号変化が完了した後に、初めて、次の信号変化に備え
るようこの信号入力用の第１のＮチャネル型トランジス
タ１の基板電位を０Ｖにリセットすることができる。よ
って、信号入力用の第１及び第２のＮチャネル型トラン
ジスタ１、２の高速動作を信号変化の完了まで維持しつ
つ、その動作速度のバラツキを有効に抑制することがで
きる効果を奏する。
１のＮチャネル型トランジスタ７のゲート電極と出力信
号ＯＵＴの信号線１５との間、及びリセット用の第２の
Ｎチャネル型トランジスタ８のゲート電極と反転出力信
号ＸＯＵＴの信号線１６との間には、第１及び第２の遅
延素子９、１０が各々配置されているので、これらリセ
ット用のＮチャネル型トランジスタ７、８は、前記第２
の実施の形態に比べて、第１及び第２の遅延素子９、１
０の遅延時間だけ遅れて導通状態となり、その遅延時間
分、信号入力用の第１及び第２のＮチャネル型トランジ
スタ１、２の基板電位を接地電源ＶＳＳの電位にリセッ
トするタイミングが遅延する。従って、例えば、入力信
号ＩＮの立上りにより信号入力用の第１のＮチャネル型
トランジスタ１が導通状態となって、反転出力信号ＸＯ
ＵＴが低電圧レベル（０Ｖ）に向かい、出力信号ＯＵＴ
が高電圧レベル（３Ｖ）に向かう際には、信号入力用の
第１のＮチャネル型トランジスタ１が高い能力を維持し
て反転出力信号ＸＯＵＴを素早く０Ｖに立下げて、その
信号変化が完了した後に、初めて、次の信号変化に備え
るようこの信号入力用の第１のＮチャネル型トランジス
タ１の基板電位を０Ｖにリセットすることができる。よ
って、信号入力用の第１及び第２のＮチャネル型トラン
ジスタ１、２の高速動作を信号変化の完了まで維持しつ
つ、その動作速度のバラツキを有効に抑制することがで
きる効果を奏する。
【００６２】図１０は、図９に示した本実施の形態のレ
ベルシフト回路の基板バイアス用の第１及び第２のＰ型
トランジスタ５、６をＮ型トランジスタ５５、５６で構
成した変形例を示す図であり、本実施の形態のレベルシ
フト回路と同様の効果を奏する。
ベルシフト回路の基板バイアス用の第１及び第２のＰ型
トランジスタ５、６をＮ型トランジスタ５５、５６で構
成した変形例を示す図であり、本実施の形態のレベルシ
フト回路と同様の効果を奏する。
【００６３】尚、図９及び図１０に示した信号入力用の
トランジスタ１、２を図４に示したＳＯＩ構造で形成す
れば、既述の通り各トランジスタ１、２の基板同士を分
離するのに必要なレイアウト面積を少なくでき、より高
集積なレベルシフト回路を実現できる。更に、本実施の
形態及びその変形例を示す図９及び図１０のレベルシフ
ト回路においても、出力信号ＯＵＴ及び反転出力信号Ｘ
ＯＵＴの何れか一方のみを出力するようにしても良いの
は言うまでもない。
トランジスタ１、２を図４に示したＳＯＩ構造で形成す
れば、既述の通り各トランジスタ１、２の基板同士を分
離するのに必要なレイアウト面積を少なくでき、より高
集積なレベルシフト回路を実現できる。更に、本実施の
形態及びその変形例を示す図９及び図１０のレベルシフ
ト回路においても、出力信号ＯＵＴ及び反転出力信号Ｘ
ＯＵＴの何れか一方のみを出力するようにしても良いの
は言うまでもない。
【００６４】（第４の実施の形態）図１１は本発明の第
４の実施の形態のレベルシフト回路を示す。同図のレベ
ルシフト回路はシャットダウン機能を持つものであっ
て、前記図１に示した第１の実施の形態のレベルシフト
回路の構成に、シャットダウン用の第１及び第２のＮチ
ャネル型トランジスタ２０、２１と、遮断用のＰチャネ
ル型トランジスタ２２とを付加した構成に特徴を有して
いる。
４の実施の形態のレベルシフト回路を示す。同図のレベ
ルシフト回路はシャットダウン機能を持つものであっ
て、前記図１に示した第１の実施の形態のレベルシフト
回路の構成に、シャットダウン用の第１及び第２のＮチ
ャネル型トランジスタ２０、２１と、遮断用のＰチャネ
ル型トランジスタ２２とを付加した構成に特徴を有して
いる。
【００６５】図１１において、シャットダウン用の第１
及び第２のＮチャネル型トランジスタ２０、２１は、共
に、ソース電極が接地電源ＶＳＳに接続され、ゲート電
極には制御信号Ｃが入力される。シャットダウン用の第
１のＮチャネル型トランジスタ２０のドレイン電極は、
信号入力用の第１のＮチャネル型トランジスタ１のドレ
イン電極に接続され、シャットダウン用の第２のＮチャ
ネル型トランジスタ２１のドレイン電極は、信号入力用
の第２のＮチャネル型トランジスタ２のドレイン電極に
接続される。前記制御信号Ｃは、入力信号ＩＮ及び反転
入力信号ＸＩＮを出力する回路の電源のシャットダウン
時に"Ｈ"レベルとなり、それ以外の通常時には"Ｌ"にな
る信号である。また、遮断用のＰチャネル型トランジス
タ２２は、ソース電極が高電圧電源ＶＤＤに接続され、
ドレイン電極が第１及び第２のＰチャネル型トランジス
タ３、４の各ソース電極に接続され、ゲート電極には前
記制御信号Ｃが入力される。
及び第２のＮチャネル型トランジスタ２０、２１は、共
に、ソース電極が接地電源ＶＳＳに接続され、ゲート電
極には制御信号Ｃが入力される。シャットダウン用の第
１のＮチャネル型トランジスタ２０のドレイン電極は、
信号入力用の第１のＮチャネル型トランジスタ１のドレ
イン電極に接続され、シャットダウン用の第２のＮチャ
ネル型トランジスタ２１のドレイン電極は、信号入力用
の第２のＮチャネル型トランジスタ２のドレイン電極に
接続される。前記制御信号Ｃは、入力信号ＩＮ及び反転
入力信号ＸＩＮを出力する回路の電源のシャットダウン
時に"Ｈ"レベルとなり、それ以外の通常時には"Ｌ"にな
る信号である。また、遮断用のＰチャネル型トランジス
タ２２は、ソース電極が高電圧電源ＶＤＤに接続され、
ドレイン電極が第１及び第２のＰチャネル型トランジス
タ３、４の各ソース電極に接続され、ゲート電極には前
記制御信号Ｃが入力される。
【００６６】本実施の形態のレベルシフト回路は、前記
第１の実施の形態のレベルシフト回路の構成を有するの
で、既述のように、入力信号ＩＮ及び反転入力信号ＸＩ
Ｎの立上り変化時においてのみ、これら信号をゲート電
極に受ける信号入力用のＮチャネル型トランジスタ１、
２に基板バイアス効果を生じさせて、入力信号ＩＮ及び
反転入力信号ＸＩＮが低電圧レベル化されても高速且つ
低消費電力での動作を実現することができる。
第１の実施の形態のレベルシフト回路の構成を有するの
で、既述のように、入力信号ＩＮ及び反転入力信号ＸＩ
Ｎの立上り変化時においてのみ、これら信号をゲート電
極に受ける信号入力用のＮチャネル型トランジスタ１、
２に基板バイアス効果を生じさせて、入力信号ＩＮ及び
反転入力信号ＸＩＮが低電圧レベル化されても高速且つ
低消費電力での動作を実現することができる。
【００６７】更に、本実施の形態では、入力信号ＩＮ及
び反転入力信号ＸＩＮを出力する回路の電源のシャット
ダウン時には、制御信号Ｃが"Ｈ"レベルになって、遮断
用のＰチャネル型トランジスタ２２が非導通状態となる
と共に、シャットダウン用の第１及び第２のＮチャネル
型トランジスタ２０、２１が導通状態となる。その結
果、高電圧電源ＶＤＤから信号入力用の第１又は第２の
Ｎチャネル型トランジスタ１、２を経て接地電源ＶＳＳ
に至る貫通電流経路が遮断用のＰチャネル型トランジス
タ２２により遮断されると共に、入力信号ＩＮ又は反転
入力信号ＸＩＮを受ける信号入力用の第１及び第２のＮ
チャネル型トランジスタ１、２のソース電極及びドレイ
ン電極が共に接地電極ＶＳＳに接続されるので、たとえ
このシャットダウン時に入力信号ＩＮ又は反転入力信号
ＸＩＮの電位が不定となっても、直列接続されたＮチャ
ネル型トランジスタ１及びＰチャネル型トランジスタ３
同士、又はＮチャネル型トランジスタ２及びＰチャネル
型トランジスタ４同士が共に導通状態となることに起因
して貫通電流が流れることを確実に阻止することが可能
である。また、出力信号及び反転出力信号が接地電位に
固定されるので、後段の回路に貫通電流が流れることも
阻止される。
び反転入力信号ＸＩＮを出力する回路の電源のシャット
ダウン時には、制御信号Ｃが"Ｈ"レベルになって、遮断
用のＰチャネル型トランジスタ２２が非導通状態となる
と共に、シャットダウン用の第１及び第２のＮチャネル
型トランジスタ２０、２１が導通状態となる。その結
果、高電圧電源ＶＤＤから信号入力用の第１又は第２の
Ｎチャネル型トランジスタ１、２を経て接地電源ＶＳＳ
に至る貫通電流経路が遮断用のＰチャネル型トランジス
タ２２により遮断されると共に、入力信号ＩＮ又は反転
入力信号ＸＩＮを受ける信号入力用の第１及び第２のＮ
チャネル型トランジスタ１、２のソース電極及びドレイ
ン電極が共に接地電極ＶＳＳに接続されるので、たとえ
このシャットダウン時に入力信号ＩＮ又は反転入力信号
ＸＩＮの電位が不定となっても、直列接続されたＮチャ
ネル型トランジスタ１及びＰチャネル型トランジスタ３
同士、又はＮチャネル型トランジスタ２及びＰチャネル
型トランジスタ４同士が共に導通状態となることに起因
して貫通電流が流れることを確実に阻止することが可能
である。また、出力信号及び反転出力信号が接地電位に
固定されるので、後段の回路に貫通電流が流れることも
阻止される。
【００６８】図１２は、図１１に示した本実施の形態の
レベルシフト回路の基板バイアス用の第１及び第２のＰ
型トランジスタ５、６をＮ型トランジスタ５５、５６で
構成した変形例を示す図であり、本実施の形態のレベル
シフト回路と同様の効果を奏する。
レベルシフト回路の基板バイアス用の第１及び第２のＰ
型トランジスタ５、６をＮ型トランジスタ５５、５６で
構成した変形例を示す図であり、本実施の形態のレベル
シフト回路と同様の効果を奏する。
【００６９】尚、図１１及び図１２に示した信号入力用
のトランジスタ１、２を図４に示したＳＯＩ構造で形成
すれば、既述の通り各トランジスタ１、２の基板同士を
分離するのに必要なレイアウト面積を少なくでき、より
高集積なレベルシフト回路を実現できる。更に、更に、
本実施の形態及びその変形例を示す図１１及び図１２の
レベルシフト回路においても、出力信号ＯＵＴ及び反転
出力信号ＸＯＵＴの何れか一方のみを出力するようにし
ても良いのは言うまでもない。
のトランジスタ１、２を図４に示したＳＯＩ構造で形成
すれば、既述の通り各トランジスタ１、２の基板同士を
分離するのに必要なレイアウト面積を少なくでき、より
高集積なレベルシフト回路を実現できる。更に、更に、
本実施の形態及びその変形例を示す図１１及び図１２の
レベルシフト回路においても、出力信号ＯＵＴ及び反転
出力信号ＸＯＵＴの何れか一方のみを出力するようにし
ても良いのは言うまでもない。
【００７０】また、本実施の形態及び変形例を示す図１
１及び図１２では、図１及び図５に示したレベルシフト
回路を基本構成としたが、図７、図８、図９又は図１０
に示したレベルシフト回路を基本構成として、シャット
ダウン用のＮチャネル型トランジスタ２０、２１及び遮
断用のＰチャネル型トランジスタ２２を設けても良いの
は勿論である。
１及び図１２では、図１及び図５に示したレベルシフト
回路を基本構成としたが、図７、図８、図９又は図１０
に示したレベルシフト回路を基本構成として、シャット
ダウン用のＮチャネル型トランジスタ２０、２１及び遮
断用のＰチャネル型トランジスタ２２を設けても良いの
は勿論である。
【００７１】更に、前記第１〜第４の各実施の形態で
は、レベルシフト回路としてＰチャネル型トランジスタ
３、４を備えた構成のものを説明したが、本発明はこれ
に限定されず、その他種々の構成のレベルシフト回路に
適用可能であり、少なくとも信号入力用の第１及び第２
のＮチャネル型トランジスタ１、２を備えれば良い。
は、レベルシフト回路としてＰチャネル型トランジスタ
３、４を備えた構成のものを説明したが、本発明はこれ
に限定されず、その他種々の構成のレベルシフト回路に
適用可能であり、少なくとも信号入力用の第１及び第２
のＮチャネル型トランジスタ１、２を備えれば良い。
【００７２】
【発明の効果】以上説明したように、請求項１〜請求項
１２記載の発明のレベルシフト回路によれば、基板に常
時貫通電流が流れることを有効に防止しながら、入力信
号及び反転入力信号の立上り変化時に限り、信号入力用
のトランジスタに基板バイアス効果を生じさせてその閾
値電圧を低くしたので、入力信号及び反転入力信号の低
電圧レベル化が進展した場合であっても、これら信号入
力用のトランジスタの動作の高速化を低消費電力でもっ
て図ることができる。
１２記載の発明のレベルシフト回路によれば、基板に常
時貫通電流が流れることを有効に防止しながら、入力信
号及び反転入力信号の立上り変化時に限り、信号入力用
のトランジスタに基板バイアス効果を生じさせてその閾
値電圧を低くしたので、入力信号及び反転入力信号の低
電圧レベル化が進展した場合であっても、これら信号入
力用のトランジスタの動作の高速化を低消費電力でもっ
て図ることができる。
【００７３】特に、請求項２及び請求項８記載の発明に
よれば、信号入力用のトランジスタの動作の履歴効果を
抑制し、その動作遅延のバラツキを有効に抑制すること
が可能である。
よれば、信号入力用のトランジスタの動作の履歴効果を
抑制し、その動作遅延のバラツキを有効に抑制すること
が可能である。
【００７４】更に、請求項３及び請求項９記載の発明に
よれば、信号入力用のトランジスタの基板バイアス効果
に基づく高速動作を入力信号及び反転入力信号の立上り
変化の完了まで維持することができる。
よれば、信号入力用のトランジスタの基板バイアス効果
に基づく高速動作を入力信号及び反転入力信号の立上り
変化の完了まで維持することができる。
【００７５】加えて、請求項４及び請求項１０記載の発
明によれば、入力信号及び反転入力信号を出力する回路
の電源のシャットダウン時であっても、レベルシフト回
路の電源から信号入力用のトランジスタを経る貫通電流
経路を遮断して、貫通電流が流れることを有効に阻止す
ることが可能である。
明によれば、入力信号及び反転入力信号を出力する回路
の電源のシャットダウン時であっても、レベルシフト回
路の電源から信号入力用のトランジスタを経る貫通電流
経路を遮断して、貫通電流が流れることを有効に阻止す
ることが可能である。
【００７６】更に加えて、請求項５及び請求項１１記載
の発明によれば、信号入力用の２つのトランジスタの基
板同士を分離する分離領域を不要にして、レイアウト面
積が少なくでき、より集積度の高いレベルシフト回路を
実現できる。
の発明によれば、信号入力用の２つのトランジスタの基
板同士を分離する分離領域を不要にして、レイアウト面
積が少なくでき、より集積度の高いレベルシフト回路を
実現できる。
【図１】本発明の第１の実施の形態のレベルシフト回路
の構成を示す図である。
の構成を示す図である。
【図２】同実施の形態のレベルシフト回路の変形例を示
す図である。
す図である。
【図３】（ａ）は同レベルシフト回路に備える信号入力
用のトランジスタのレイアウト構成を示す平面図、
（ｂ）は同図（ａ）のＡ−Ａ線断面図、（ｃ）は同図
（ａ）のＢ−Ｂ線断面図である。
用のトランジスタのレイアウト構成を示す平面図、
（ｂ）は同図（ａ）のＡ−Ａ線断面図、（ｃ）は同図
（ａ）のＢ−Ｂ線断面図である。
【図４】（ａ）は同信号入力用のトランジスタを２つ並
列に並べたレイアウト構成を示す断面図、（ｂ）は同平
面図である。
列に並べたレイアウト構成を示す断面図、（ｂ）は同平
面図である。
【図５】図１に示した第１の実施の形態のレベルシフト
回路の基板バイアス用の第１及び第２のＰ型トランジス
タをＮ型トランジスタで構成した変形例を示す図であ
る。
回路の基板バイアス用の第１及び第２のＰ型トランジス
タをＮ型トランジスタで構成した変形例を示す図であ
る。
【図６】図２に示したレベルシフト回路の基板バイアス
用の第１及び第２のＰ型トランジスタをＮ型トランジス
タで構成した変形例を示す図である。
用の第１及び第２のＰ型トランジスタをＮ型トランジス
タで構成した変形例を示す図である。
【図７】本発明の第２の実施の形態のレベルシフト回路
の構成を示す図である。
の構成を示す図である。
【図８】図７に示したレベルシフト回路の基板バイアス
用の第１及び第２のＰ型トランジスタをＮ型トランジス
タで構成した変形例を示す図である。
用の第１及び第２のＰ型トランジスタをＮ型トランジス
タで構成した変形例を示す図である。
【図９】本発明の第３の実施の形態のレベルシフト回路
の構成を示す図である。
の構成を示す図である。
【図１０】図９に示したレベルシフト回路の基板バイア
ス用の第１及び第２のＰ型トランジスタをＮ型トランジ
スタで構成した変形例を示す図である。
ス用の第１及び第２のＰ型トランジスタをＮ型トランジ
スタで構成した変形例を示す図である。
【図１１】本発明の第４の実施の形態のレベルシフト回
路の構成を示す図である。
路の構成を示す図である。
【図１２】図１１に示したレベルシフト回路の基板バイ
アス用の第１及び第２のＰ型トランジスタをＮ型トラン
ジスタで構成した変形例を示す図である。
アス用の第１及び第２のＰ型トランジスタをＮ型トラン
ジスタで構成した変形例を示す図である。
【図１３】従来のレベルシフト回路の構成を示す図であ
る。
る。
【図１４】（ａ）は通常のトランジスタのレイアウト構
成を示す平面図、（ｂ）は同縦断面図、（ｃ）は同横断
面図である。
成を示す平面図、（ｂ）は同縦断面図、（ｃ）は同横断
面図である。
【図１５】（ａ）は２つのトランジスタをトリプルウェ
ル構造で形成したレイアウト構造を示す断面図、（ｂ）
は同平面図である。
ル構造で形成したレイアウト構造を示す断面図、（ｂ）
は同平面図である。
１ 信号入力用の第１のＮ型トランジス
タ １ａ 絶縁板（絶縁基板） １ｂ バックゲート電極（基板） ２ 信号入力用の第２のＮ型トランジス
タ ５ 基板バイアス用の第１のＰ型トラン
ジスタ ６ 基板バイアス用の第２のＰ型トラン
ジスタ ７ リセット用の第１のＮ型トランジス
タ ８ リセット用の第２のＮ型トランジス
タ ９ 第１の遅延素子 １０ 第２の遅延素子 １５、１６ 信号線 ２０ シャットダウン用の第１のＮ型トラ
ンジスタ ２１ シャットダウン用の第２のＮ型トラ
ンジスタ ２２ 遮断用のＰ型トランジスタ ５５ 基板バイアス用の第１のＮ型トラン
ジスタ ５６ 基板バイアス用の第２のＮ型トラン
ジスタ ＶＤＤ 高電圧電源 ＶＳＳ 接地電源（低電圧電源） ＩＮ 入力信号 ＸＩＮ 反転入力信号 ＯＵＴ 出力信号 ＸＯＵＴ 反転出力信号 Ｃ 制御信号
タ １ａ 絶縁板（絶縁基板） １ｂ バックゲート電極（基板） ２ 信号入力用の第２のＮ型トランジス
タ ５ 基板バイアス用の第１のＰ型トラン
ジスタ ６ 基板バイアス用の第２のＰ型トラン
ジスタ ７ リセット用の第１のＮ型トランジス
タ ８ リセット用の第２のＮ型トランジス
タ ９ 第１の遅延素子 １０ 第２の遅延素子 １５、１６ 信号線 ２０ シャットダウン用の第１のＮ型トラ
ンジスタ ２１ シャットダウン用の第２のＮ型トラ
ンジスタ ２２ 遮断用のＰ型トランジスタ ５５ 基板バイアス用の第１のＮ型トラン
ジスタ ５６ 基板バイアス用の第２のＮ型トラン
ジスタ ＶＤＤ 高電圧電源 ＶＳＳ 接地電源（低電圧電源） ＩＮ 入力信号 ＸＩＮ 反転入力信号 ＯＵＴ 出力信号 ＸＯＵＴ 反転出力信号 Ｃ 制御信号
Claims (12)
- 【請求項１】 入力信号及び前記入力信号を反転した反
転入力信号が入力され、前記入力信号及び反転入力信号
の振幅レベルを、この振幅レベルよりも大きい振幅レベ
ルにシフトし、このシフト後の振幅レベルを持つ出力信
号及びこの出力信号を反転した反転出力信号の少なくと
も一方を出力するレベルシフト回路であって、 ゲート電極に前記入力信号が入力される信号入力用の第
１のＮ型トランジスタと、 ゲート電極に前記反転入力信号が入力される信号入力用
の第２のＮ型トランジスタと、 ソース電極に前記入力信号が入力され、ドレイン電極が
前記信号入力用の第１のＮ型トランジスタの基板に接続
され、ゲート電極に前記出力信号が入力される基板バイ
アス用の第１のＰ型トランジスタと、 ソース電極に前記反転入力信号が入力され、ドレイン電
極が前記信号入力用の第２のＮ型トランジスタの基板に
接続され、ゲート電極に前記反転出力信号が入力される
基板バイアス用の第２のＰ型トランジスタとを備えたこ
とを特徴とするレベルシフト回路。 - 【請求項２】 ソース電極が低電圧電源に接続され、ド
レイン電極が前記信号入力用の第１のＮ型トランジスタ
の基板に接続され、ゲート電極に前記出力信号が入力さ
れるリセット用の第１のＮ型トランジスタと、 ソース電極が前記低電圧電源に接続され、ドレイン電極
が前記信号入力用の第２のＮ型トランジスタの基板に接
続され、ゲート電極に前記反転出力信号が入力されるリ
セット用の第２のＮ型トランジスタとを備えたことを特
徴とする請求項１記載のレベルシフト回路。 - 【請求項３】 前記リセット用の第１のＮ型トランジス
タのゲート電極に接続され、このゲート電極への前記出
力信号の入力を遅延させる第１の遅延素子と、 前記リセット用の第２のＮ型トランジスタのゲート電極
に接続され、このゲート電極への前記反転出力信号の入
力を遅延させる第２の遅延素子とを備えたことを特徴と
する請求項２記載のレベルシフト回路。 - 【請求項４】 前記信号入力用の第１及び第２のＮ型ト
ランジスタは、そのドレイン電極に前記反転出力信号及
び出力信号を各々受け、 更に、高電圧電源を前記信号入力用の第１及び第２のＮ
型トランジスタのドレイン電極に接続する経路に配置さ
れ、前記入力信号及び反転入力信号を出力する回路の電
源のシャットダウン時に制御信号をゲート電極に受けて
非導通状態となる遮断用のＰ型トランジスタと、 前記信号入力用の第１及び第２のＮ型トランジスタのド
レイン電極と低電圧電源との間に各々配置され、前記シ
ャットダウン時にゲート電極に前記制御信号を受けて各
々導通状態となるシャットダウン用の第１及び第２のＮ
型トランジスタとを備えたことを特徴とする請求項１、
２又は３記載のレベルシフト回路。 - 【請求項５】 少なくとも信号入力用の第１及び第２の
Ｎ型トランジスタは、絶縁基板上に形成されることを特
徴とする請求項１、２、３又は４記載のレベルシフト回
路。 - 【請求項６】 前記信号入力用の第１及び第２のＮ型ト
ランジスタの何れか一方のドレイン電極には信号線が接
続され、この信号線により前記出力信号及び前記反転出
力信号のうち何れか一方のみを出力することを特徴とす
る請求項１、２、３、４又は５記載のレベルシフト回
路。 - 【請求項７】 入力信号及び前記入力信号を反転した反
転入力信号が入力され、前記入力信号及び反転入力信号
の振幅レベルを、この振幅レベルよりも大きい振幅レベ
ルにシフトし、このシフト後の振幅レベルを持つ出力信
号及びこの出力信号を反転した反転出力信号の少なくと
も一方を出力するレベルシフト回路であって、 ゲート電極に前記入力信号が入力される信号入力用の第
１のＮ型トランジスタと、 ゲート電極に前記反転入力信号が入力される信号入力用
の第２のＮ型トランジスタと、 ソース電極に前記入力信号が入力され、ドレイン電極が
前記信号入力用の第１のＮ型トランジスタの基板に接続
され、ゲート電極に前記反転出力信号が入力される基板
バイアス用の第１のＮ型トランジスタと、 ソース電極に前記反転入力信号が入力され、ドレイン電
極が前記信号入力用の第２のＮ型トランジスタの基板に
接続され、ゲート電極に前記出力信号が入力される基板
バイアス用の第２のＮ型トランジスタとを備えたことを
特徴とするレベルシフト回路。 - 【請求項８】 ソース電極が低電圧電源に接続され、ド
レイン電極が前記信号入力用の第１のＮ型トランジスタ
の基板に接続され、ゲート電極に前記出力信号が入力さ
れるリセット用の第１のＮ型トランジスタと、 ソース電極が前記低電圧電源に接続され、ドレイン電極
が前記信号入力用の第２のＮ型トランジスタの基板に接
続され、ゲート電極に前記反転出力信号が入力されるリ
セット用の第２のＮ型トランジスタとを備えたことを特
徴とする請求項７記載のレベルシフト回路。 - 【請求項９】 前記リセット用の第１のＮ型トランジス
タのゲート電極に接続され、このゲート電極への前記出
力信号の入力を遅延させる第１の遅延素子と、 前記リセット用の第２のＮ型トランジスタのゲート電極
に接続され、このゲート電極への前記反転出力信号の入
力を遅延させる第２の遅延素子とを備えたことを特徴と
する請求項８記載のレベルシフト回路。 - 【請求項１０】 前記信号入力用の第１及び第２のＮ型
トランジスタは、そのドレイン電極に前記反転出力信号
及び出力信号を各々受け、 更に、高電圧電源を前記信号入力用の第１及び第２のＮ
型トランジスタのドレイン電極に接続する経路に配置さ
れ、前記入力信号及び反転入力信号を出力する回路の電
源のシャットダウン時に制御信号をゲート電極に受けて
非導通状態となる遮断用のＰ型トランジスタと、 前記信号入力用の第１及び第２のＮ型トランジスタのド
レイン電極と低電圧電源との間に各々配置され、前記シ
ャットダウン時にゲート電極に前記制御信号を受けて各
々導通状態となるシャットダウン用の第１及び第２のＮ
型トランジスタとを備えたことを特徴とする請求項７、
８又は９記載のレベルシフト回路。 - 【請求項１１】 少なくとも信号入力用の第１及び第２
のＮ型トランジスタは、絶縁基板上に形成されることを
特徴とする請求項７、８、９又は１０記載のレベルシフ
ト回路。 - 【請求項１２】 前記信号入力用の第１及び第２のＮ型
トランジスタの何れか一方のドレイン電極には信号線が
接続され、この信号線により前記出力信号及び前記反転
出力信号のうち何れか一方のみを出力することを特徴と
する請求項７、８、９、１０又は１１記載のレベルシフ
ト回路。
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|---|---|---|---|
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| CN03101695.2A CN1248314C (zh) | 2002-01-15 | 2003-01-15 | 电平移动电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-5576 | 2002-01-15 | ||
| JP2002005576 | 2002-01-15 | ||
| JP2002338340A JP3865689B2 (ja) | 2002-01-15 | 2002-11-21 | レベルシフト回路 |
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|---|---|
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|---|---|---|---|
| JP2002338340A Expired - Fee Related JP3865689B2 (ja) | 2002-01-15 | 2002-11-21 | レベルシフト回路 |
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|---|---|
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| JP (1) | JP3865689B2 (ja) |
| CN (1) | CN1248314C (ja) |
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| JP2020120241A (ja) * | 2019-01-23 | 2020-08-06 | 常州欣盛半導體技術股▲ふん▼有限公司 | 集積回路用の臨界電圧値の調整可能な電圧レベルシフタ |
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| CN100346575C (zh) * | 2003-12-08 | 2007-10-31 | 统宝光电股份有限公司 | 位阶转换器 |
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