JP4609884B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、半導体集積回路装置に関し、例えばＳＯＩ（Silicon On Insulator）構造で構成され、レベルシフト回路を備えているものに対して有効な技術に関するものである。

近年、高速化・省電力化のためＬＳＩチップ内部の使用電圧（ＶＤＤ）は年々低下する傾向がある。一方、ＬＳＩチップ間の伝送で使用される電圧レベル（ＶＣＣ）は、様々な要因によりＬＳＩ内部より高いレベルであることが多い。そのため、ＬＳＩ内部からの信号をＬＳＩの外へ出力する際は、信号の電圧レベルをＶＤＤよりＶＣＣに上げ、外部からＬＳＩに信号を入力する際には電圧レベルをＶＣＣからＶＤＤに落とす必要がある。

本願発明をなした後の公知例調査によって、本願発明に関連するとものとして以下の先行技術が報告された。静止電源電流の低減化と動作遅延時間を短縮化したレベルシフタ回路の例として、特開２００３−１４３００４公報、ＳＯＩ基板に形成されたＣＭＯＳ回路の基板バイアス回路の例として特開平９−３６２４６号公報、低電源電圧化で高速動作が可能で、かつ貫通電流が小さなＣＭＯＳ論理回路の例として特開平８−２５１０１２号公報がある。
特開平８−２００３−１４３００４公報 特開平９−３６２４６号公報 特開平８−２５１０１２号公報

上記ＶＤＤとＶＣＣの電圧差は年々拡大し、ＶＣＣが３．３ＶでＶＤＤを１．５Ｖから１．２Ｖのように半分以下の低い電圧になると前記特許文献１のレベルシフタ回路では動作不能に陥るものとなる。つまり、特許文献１のレベルシフタ回路では、上記のような低い電圧レベルでは、ＮチャネルＭＯＳトランジスタ５又は６がオンしたときにラッチ形態のＰチャネルＭＯＳトランジスタ７又は８をオフに切り換えるのに十分な電流が得られずに動作不良に陥る。引用文献３では、低電源電圧化で高速動作のためにＣＭＯＳ回路のＰチャネルＭＯＳトランジスタのゲートとボディを接続し、ＮチャネルＭＯＳトランジスタのソースとボディを接続し、入力信号がロウレベルとなるアクティブ期間にしきい値電圧を上げてリーク電流（貫通電流）をなくすというものであり、ハイレベル／ロウレベルの双方に変化する入力信号に対応した出力信号を形成する回路には向かない。その上にクティブ時においてＰチャネルＭＯＳトランジスタのソースとボディとの間のＰＮ接合に順方向電圧がかかり、上記のように１．２Ｖ又は１．５Ｖのような電源電圧ＶＤＤで動作させる回路では、上記ＰＮ接合を介して電源電圧と回路の接地電位との間に大きな直流電流が流れてしまう。引用文献３の回路では、アクティブ時とスタイバイ時に基板のバイアスを変えるものであり、アクティブ時にレベルシフト動作が可能なようにしきい値電圧を小さくすると、かかるレベルシフトの期間に大きな消費電流を流すものとなる。

本発明の目的は、簡単な構成で低電圧での動作マージンの改善と低消費電力化とを実現したレベルシフト回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１電圧レベルの入力信号を受けて相補的にスイッチ制御される第１導電型の第１及び第２ＭＯＳＦＥＴのドレインに、上記第１電圧レベルよりも大きな第２電圧がソースに供給され、ゲートとドレインが交差接続された第２導電型の第３と第４ＭＯＳＦＥＴのドレインをそれぞれ接続してレベルシフトされた出力信号を得るとともに、上記第１及び第２ＭＯＳＦＥＴのゲートとボディとの間に抵抗手段を設けてオン状態に変化するときにはしきい値電圧を低く、オフ状態に変化するときにはしきい値電圧を高くなるようにする。

簡単な構成により低電圧での動作マージンの改善と低消費電力化とを実現したレベルシフト動作が可能になる。

図１には、この発明に係るレベルシフト回路の一実施例の回路図が示されている。入力信号ＩＮは、電源電圧ＶＤＤに対応した低振幅レベルとされる。この入力信号ＩＮは、インバータ回路ＩＮＶ１を通してＮチャネルＭＯＳＦＥＴＱＮ１のゲートに伝えられる。また、インバータ回路ＩＮＶ１とＩＮＶ２を通してＮチャネルＭＯＳＦＥＴＱＮ２のゲートに伝えられる。これらのインバータ回路ＩＮＶ１，ＩＮＶ２は、上記入力信号ＩＮに対応した電源電圧ＶＤＤにより動作し、上記入力信号ＩＮと同じ低振幅レベルとされる。

上記のようなインバータ回路ＩＮＶ１とＩＮＶ２を通した信号がゲートに供給されるＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２は、入力信号ＩＮに対応して相補的にスイッチ制御される。つまり、入力信号ＩＮがロウレベルのときには、インバータ回路ＩＮＶ１の出力信号がハイレベルとなってＮチャネルＭＯＳＦＥＴＱＮ１をオンにし、インバータ回路ＩＮＶ２の出力信号がロウレベルとなってＮチャネルＭＯＳＦＥＴＱＮ２をオフにする。逆に、入力信号ＩＮがハイレベルのときには、インバータ回路ＩＮＶ１の出力信号がロウレベルとなってＮチャネルＭＯＳＦＥＴＱＮ１をオフにし、インバータ回路ＩＮＶ２の出力信号がハイレベルとなってＮチャネルＭＯＳＦＥＴＱＮ２をオンにする。

上記ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２のドレインと電源電圧ＶＣＣとの間には、ゲートとドレインとが交差接続されてラッチ形態にされたＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２が設けられる。上記電源電圧ＶＣＣは、上記電源電圧ＶＤＤに比べて高い電圧とされる。例えば、電源電圧ＶＣＣは、ＬＳＩチップ間の伝送で使用される電圧に対応した３．３Ｖのような高い電圧とされる。上記電源電圧ＶＤＤは、ＬＳＩチップの内部回路の動作電圧であり、１．５Ｖ又は１．２Ｖのような低い電圧とされる。この実施例のレベルシフト回路は、上記ＶＤＤレベルの信号を上記ＶＣＣレベルの信号にレベルアップさせるためのレベルシフト動作を行う。

上記のようなレベルシフト動作を行うために、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２のゲートには、ＶＣＣレベルの高い電圧が供給される。これに対して、ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２のゲートには、ＶＤＤレベルの低い電圧しか供給されないが、ドレインにＶＣＣレベルの電圧がかかるため、高耐圧仕様の素子構造が必要になる。同様に、ＰチャネルＭＯＳＦＥＴＱＰ１、ＱＰ２も、高耐圧電圧仕様の素子構造が必要となる。インバータ回路ＩＮＶ１〜ＩＮＶ３を構成するＭＯＳＦＥＴは、低耐圧電圧仕様の素子構造とされる。

この実施例では、上記１．５Ｖ又は１．２Ｖのような低電圧でもＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２に上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２からなるラッチ回路を反転させるために必要な電流が流れるようにするために、上記ＭＯＳＦＥＴＱＮ１とＱＮ２のゲートとボディとの間には、それぞれ抵抗Ｒ１とＲ２が設けられる。この抵抗Ｒ１とＲ２は、特に制限されないが、約１ＭΩのような比較的高い抵抗値を持つようにされる。これにより、ＭＯＳＦＥＴＱＮ１又はＱＮ２のゲート電圧がハイレベルとなって、かかるＭＯＳＦＥＴＱＮ１又はＱＮ２をオンにするときには、上記抵抗Ｒ１又はＲ２を介してボディにゲート電圧に対応したハイレベルが伝えられて、しきい値電圧Ｖthを低くするように作用させる。逆に、ＭＯＳＦＥＴＱＮ１又はＱＮ２のゲート電圧がロウレベルとなって、かかるＭＯＳＦＥＴＱＮ１又はＱＮ２をオフにするときには、上記抵抗Ｒ１又はＲ２を介してボディにゲート電圧に対応したロウレベルが伝えられて、しきい値電圧Ｖthを高くするように作用させる。

図２には、この発明に係るレベルシフト回路の動作を説明するためのＮチャネルＭＯＳＦＥＴの基板バイアスとしきい値電圧Ｖthとの関係を示す特性図が示されている。基板バイアス電圧は、上記ボディに供給される電圧であり、ソース電位（０Ｖ）に比べて正電圧にする順バイアス状態では、しきい値電圧Ｖthが低くなり、ソース電位（０Ｖ）に比べて負電圧にする逆バイアス状態では、しきい値電圧Ｖthを高くなる。

この実施例では、上記にＭＯＳＦＥＴＱＮ１をオンにするときには、ゲートには上記１．２Ｖ又は１．５Ｖのようなハイレベルが供給される。これとともに抵抗Ｒ１を介した分だけ電圧降下したハイレベルの電圧がボディに伝えられて、上記基板バイアスを順バイアス状態にして、しきい値電圧Ｖthを小さくするので、上記のような低レベルの入力信号でも比較的大きな電流を流すようにする。

この実施例のレベルシフト回路では、入力信号ＩＮのハイレベルによりＮチャネルＭＯＳＦＥＴＱＮ１がオフし、ＮチャネルＭＯＳＦＥＴＱＮ２がオンしているときには、これに対応してＰチャネルＭＯＳＦＥＴＱＰ１がオンし、ＰチャネルＭＯＳＦＥＴＱＰ２がオフしている。これによって、ＭＯＳＦＥＴＱＮ２とＱＰ２のドレインから得らる出力信号はロウレベルを出力している。この状態から、上記入力信号ＩＮがロウレベルに変化すると、ＮチャネルＭＯＳＦＥＴＱＮ１がオンし、ＮチャネルＭＯＳＦＥＴＱＮ２がオフする。したがって、上記ＭＯＳＦＥＴＱＮ１は、上記ＰチャネルＭＯＳＦＥＴＱＰ２をオフからオンに切り換え、ＰチャネルＭＯＳＦＥＴＱＰ１をオンからオフに切り換えるという動作を行う必要がある。もしも、ＮチャネルＭＯＳＦＥＴＱＮ１に流れる電流がＰチャネルＭＯＳＦＥＴＱＰ１に流れる電流よりも小さいと、言い換えるならば、ＭＯＳＦＥＴＱＮ１とＱＰ１とのコンダクタンス比に対応して決まる比ＭＯＳＦＥＴＱＰ２のゲート電圧が、そのしきい値電圧よりも低下してＰチャネルＭＯＳＦＥＴＱＰ２をオンにさせなければ、上記ラッチ回路を反転させることができない。

この実施例では、上記のような基板バイアスによってＮチャネルＭＯＳＦＥＴＱＮ１をオンにするときには、上記ゲート電圧をボディに伝えてしきい値電圧Ｖthを小さくしているので、上記低電圧ＶＤＤでも上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２からなるラッチ回路を反転させるに必要な電流を流すようにすることができる。つまり、ＰチャネルＭＯＳＦＥＴＱＰ２がオンになると、上記のようにＮチャネルＭＯＳＦＥＴＱＮ２がオフしているので、ＰチャネルＭＯＳＦＥＴＱＰ１のゲート電圧を高くするような電流を流す。このようなＰチャネルＭＯＳＦＥＴＱＰ１のゲート電圧が高くなると、ＰチャネルＭＯＳＦＥＴＱＰ１に流れる電流が小さくなり、上記ＮチャネルＭＯＳＦＥＴＱＮ１との電流比（コンダクタンス比）がより大きくなるという正帰還がかかり、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２からなるラッチ回路が急峻に反転する。このようなＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２の反転動作により、出力信号ＯＵＴは上記ＰチャネルＭＯＳＦＥＴＱＰ２のオンに対応して電源電圧ＶＣＣのようなハイレベルにされる。つまり、ＶＤＤレベルの入力信号に対応してＶＣＣレベルの出力信号を得ることができる。

上記のようなレベル変換動作において、ＮチャネルＭＯＳＦＥＴＱＮ１，ＱＮ２におけるしきい値電圧Ｖthは、図２に示したようなボディバイアス依存性から分るようにボディ電位を制御することにより、しきい値電圧Ｖthを制御することができる。本発明では、これを利用しＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２がオンする際には、ＭＯＳＦＥＴのしきい値電圧Ｖthを小さくしてＭＯＳＦＥＴのオン電流を稼ぎ、ＮチャネルＭＯＳＦＥＴがオフする際にはしきい値電圧Ｖthが大きくしてリーク電流を下げるように作用して動作マージンを向上させる。つまり、オフにさせるＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２は、それと直列形態にされるＰチャネルＭＯＳＦＥＴＱＰ１又はＱＰ２がオンしており、しきい値電圧Ｖthを小さいままにすると、ドレイン−ソース間に流れるリーク電流に対応した直流電流が流れてしまうという不都合が生じるが、上記のようにオフのときのしきい値電圧Ｖthを高くすることにより、上記リーク電流を大幅に低減できる。

この実施例のように抵抗Ｒ１又はＲ２を設けない場合、つまり、前記特許文献２のような基板バイアス方式ではボディ−ソース間に順方向電流が流れてしまう為、かかる電流の発生を防止するためにはオン状態でのＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２のゲートが受ける電圧は０．６Ｖ程度以下に制限する必要がある。しかし、この実施例のように抵抗Ｒ１、Ｒ２を接続した場合には、例えばＶＤＤ＝１．２ＶでもＲ＝１ＭΩ以上にすることで、ゲート−ボディ−ソースに流れる電流Ｉｂ＜０．５ｕＡ程度にできる。

図３には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２のボディバイアスは、前記同様な抵抗Ｒ１とＲ２を介して制御信号ＥＮが与えられる。この制御信号ＥＮは、入力信号ＥＮの変化時に一時的にロウレベルにされる。これによって、入力信号ＩＮがハイレベルからロウレベルに、又はロウレベルからハイレベルに変化するときに制御信号ＥＮがロウレベルにされる。これにより、上記制御信号ＥＮのロウレベルに対応してインバータ回路ＩＮＶ３の出力信号がハイレベルにされる。これにより、ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２のしきい値電圧Ｖthが小さくなり、入力信号ＩＮの変化に対応してオンになるＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２に前記同様に大きな電流が流れてレベルシフト動作を行うことができる。

そして、入力信号ＩＮが変化しないときには、上記制御信号ＥＮがハイレベルとなって、上記ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２のしきい値電圧Ｖthが大きくなり、上記のようにオフのときのＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２のしきい値電圧Ｖthを高くすることにより、前記同様にリーク電流を大幅に低減することができる。

図４には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２においても、ゲートと〔チャネル部〕ボディとの間に抵抗Ｒ３とＲ４がそれぞれに設けられる。これにより、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２においても、ゲートに供給される電圧に対応して基板バイアスが変化して上記ラッチ回路の反転動作を高速にする。ＰチャネルＭＯＳＦＥＴＱＰ１やＱＰ２のゲートには、上記高電圧ＶＣＣが供給されるので、上記抵抗Ｒ３、Ｒ４がないとＭＯＳＦＥＴＱＰ１、ＱＰ２のボディ−ソース間に過大な電流が流れてしまうものであり、かかる抵抗Ｒ３、Ｒ４を設けることの意味はより大きいものとなる。

図５には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、ＮチャネルＭＯＳＦＥＴＱＮ１，ＱＮ２のゲートと、それぞれに対応した抵抗Ｒ１，Ｒ２との間にダイオードＤ１とＤ２が設けられる。この実施例において、ダイオードＤ１、Ｄ２は、等価的にキャパシタとして作用する。具体的には、インバータ回路ＩＮＶ１の出力がハイレベルとなるときＮチャネルＭＯＳＦＥＴＱＮ１がオンし、ダイオードＤ１は逆バイアス印加となる。このとき、ダイオードＤ１の容量カップリングによりＮチャネルＭＯＳＦＥＴＱＮ１の基板バイアスを上げることによって、そのしきい値を下げる。また、インバータ回路ＩＮＶ１の出力がロウレベルのときにはダイオードＤ１は順バイアスとなり、基板バイアスを下げしきい値は相対的に高くなる。これにより低電圧化した際でも動作マージンを確保できる。

図６には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、前記図３の実施例回路のインバータ回路ＩＮＶ３の出力と抵抗Ｒ１，Ｒ２との間にダイオードＤ０が設けられる。この実施例においても、前記同様にダイオードＤ０は、等価的にキャパシタとして作用する。具体的には、インバータ回路ＩＮＶ１の出力がハイレベルとなるときＮチャネルＭＯＳＦＥＴＱＮ１がオンし、ダイオードＤ１は逆バイアス印加となる。このとき、ダイオードＤ１の容量カップリングによりＮチャネルＭＯＳＦＥＴＱＮ１の基板バイアスを上げることによって、そのしきい値を下げる。また、インバータ回路ＩＮＶ１の出力がロウレベルのときにはダイオードＤ１は順バイアスとなり、基板バイアスを下げしきい値は相対的に高くなる。これにより低電圧化した際でも動作マージンを確保できる。

図７には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２ゲートと、それに対応した抵抗Ｒ３とＲ４との間にダイオードＤ３とＤ４がそれぞれ設けられる。これによって、ＰチャネルＭＯＳＦＥＴＱＰ１やＱＰ２においても、ＰチャネルＭＯＳＦＥＴＱＰ１・ＱＰ２のゲート信号変化時にしきい値をオン状態では低く、オフ状態では高く変化させることにより、低電圧化した際でも動作マージンを確保できる。

図８には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、前記図５の実施例回路の変形例であり、ＮチャネルＭＯＳＦＥＴＱＮ１，ＱＮ２のゲートと、それぞれに対応した抵抗Ｒ１，Ｒ２との間にショットキーダイオードＳＤ１とＳＤ２が設けられる。この実施例においは、ショットキーダイオードＳＤ１、ＳＤ２を用いることにより、後述するようにデバイス構造を簡単にできる。

図９には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、前記図６の実施例回路の変形例であり、インバータ回路ＩＮＶ３の出力と抵抗Ｒ１，Ｒ２との間にショットキーダイオードＳＤ０が設けられる。この実施例においは、ショットキーダイオードＳＤ０を用いることにより、後述するようにデバイス構造を簡単にできる。

図１０には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、前記図７の実施例回路の変形例であり、ＮチャネルＭＯＳＦＥＴＱＮ１，ＱＮ２のゲートと、それぞれに対応した抵抗Ｒ１，Ｒ２との間にショットキーダイオードＳＤ１とＳＤ２が設けられる。この実施例においては、ショットキーダイオードＳＤ１、ＳＤ２を用いることにより、後述するようにデバイス構造を簡単にできる。

図１１には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、前記図５の実施例回路の変形例であり、ＮチャネルＭＯＳＦＥＴＱＮ１，ＱＮ２のゲートと、それぞれに対応した抵抗Ｒ１，Ｒ２との間に設けられたダイオードＤ１とＤ２の向きが逆にされる。このようにした場合には、ゲート電圧がハイレベルのときにはダイオードＤ１又はＤ２がオンして、ゲート電圧を抵抗Ｒ１、Ｒ２に伝える。このため、ＮチャネルＭＯＳＦＥＴＱＮ１がオンのときには、ゲート−Ｄ１−Ｒ１−ボディ−ソースの経路で流れる電流を小さくできる。つまり、抵抗Ｒ１の両端に印加される電圧がダイオードＤ１の順方向電圧Ｖｆだけ小さくできる。

図１２には、この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の一実施例のデバイス構造図が示されている。図１２（ａ）は、ソース，ドレイン及びゲートとボディバイアス端子の平面パターンが示され、図１２（ｂ）は、（ａ）ｘ−ｘ’での断面構造が示され、図１２（ｃ）は、（ａ）ｙ−ｙ’での断面構造が示されている。

この実施例の半導体集積回路装置は、ボディ電位制御型ＳＯＩ構造が採用される。特に制限されないが、Ｐ型基板Ｐ−ＳＵＢ上に形成された絶縁膜ＳｉＯ２上に、ゲート電極を挟むによう形成されたｎ＋領域によりソース，ドレインが構成される。ボディはゲート電極下の上記ｎ＋領域に挟まれたｐ−領域で構成される。このボディにバイアス電圧を供給するためのｐ＋領域からなるオーミックコンタクト用半導体領域と上記チャネル部との間には、ゲート電極下のゲート酸化膜よりも厚い厚さにされた分離酸化膜が形成され、かかる分離酸化膜下のｐ−領域が前記抵抗Ｒ１として利用される。

上記ｐ＋領域のオーミックコンタクト用半導体領域には、金属配線層等により配線接続が行われる。この金属配線層の他端は、上記ゲート電極のコンタクト部及びインバータ回路ＩＮＶ１の出力ノード等に接続される。この実施例では、上記のような分離酸化膜下のｐ−領域を利用して抵抗Ｒ１を構成することができるので、デバイス構造を簡単にすることができる。

図１３には、この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の他の一実施例のデバイス構造図が示されている。前記図１２と同様に図１３（ａ）は、ソース，ドレイン及びゲートとボディバイアス端子の平面パターンが示され、図１３（ｂ）は、（ａ）ｘ−ｘ’での断面構造が示され、図１３（ｃ）は、（ａ）ｙ−ｙ’での断面構造が示されている。この実施例では、ショットキーダイオードを形成するために、前記ｐ＋領域のオーミックコンタクト用半導体領域がショットキーダイオードＳＤ１を形成するためにｐ−領域に置き換えられる。これにより、かかるｐ−領域に前記金属配線層を接続するだけで、かかるｐ−領域と金属配線層との接合部でショットキーダイオードＳＤ１を形成することができる。

図１４には、この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の更に他の一実施例のデバイス構造図が示されている。前記図１２と同様に図１４（ａ）は、ソース，ドレイン及びゲートとボディバイアス端子の平面パターンが示され、図１４（ｂ）は、（ａ）ｘ−ｘ’での断面構造が示され、図１４（ｃ）は、（ａ）ｙ−ｙ’での断面構造が示されている。この実施例では、前記図５等のダイオードＤ１を形成するために、前記ｐ＋領域隣接してｎ＋領域を設けて、オーミックコンタクト用半導体領域として用いる。したがって、上記ｎ＋領域に対して金属配線層等により配線接続が行われる。

上記のようなボディ電位制御型ＳＯＩ構造を採用した場合、次に説明するような一般的なバルク構造のＬＳＩに比べ、各ＭＯＳＦＥＴがボディを含めて初めから分離されているので、該当素子のボディを駆動するのはレイアウト上容易であり、バルク構成のようなウェル関係の制約がないために面積も小さくすることができる。そして、なによりも、上記のように正バイアスを加えるような素子の使い方をしても、バルク構成のようにＣＭＯＳ回路に特有のラッチアップについての配慮を行う必要がなく、安定した回路動作を行わせることができる。

図１５には、この発明に用いられるＮチャネルＭＯＳＦＥＴの他の一実施例のデバイス構造図が示されている。この実施例は、一般的なＬＳＩであるバルク構造のＭＯＳＦＥＴに向けられている。ＮチャネルＭＯＳＦＥＴの基板を前記のように独自にバイアスするために、深い深さのＮ型ウェルＤＥＥＰＮ−ｗｅｌｌが設けられて、基板を構成するＰ−ｗｅｌｌの電気的分離が行われる。この構成のようにすれば、基板バイアス電圧を独自に設定できるから前記図１等のようなレベルシフト回路に用いることができる。ただし、抵抗Ｒ１やダイオードは、それぞれ別個設けることが必要となったり、ウェル関係の制約によって、上記ボディ電位制御型ＳＯＩ構造のＬＳＩに比べて必要な面積が大きくなったりするが、一般的なＣＭＯＳ製造プロセスをそのまま利用することができる。

図１６には、この発明に係る半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例のＬＳＩは、高速化・省電力化のためＬＳＩチップ内部の使用電圧（ＶＤＤ）は１．５Ｖ又は１．２Ｖのように低くされる。一方、ＬＳＩチップ間の伝送で使用される電圧レベル（ＶＣＣ）は、既存のシステムに搭載可能とするように３．３Ｖにされる。そのため、ＬＳＩ内部からの信号をＬＳＩの外へ出力する際は、Ｉ／Ｏ部に含まれる出力回路では、信号の電圧レベルをＶＤＤよりＶＣＣに上げるために前記実施例のレベルシフト回路が設けられる。つまり、信号ＤとＴＲＩがレベルシフタによりＶＤＤ→ＶＣＣでレベルアップされて、ＶＣＣで動作するゲート回路Ｇ１、Ｇ２及びインバータ回路Ｎ１からなるトライステート用論理と出力ＭＯＳＦＥＴＱＰ、ＱＮからなる出力バッファからなる出力回路を通して出力される。また、上記Ｉ／Ｏ部に含まれる入力回路では、ＶＣＣレベルの入力信号をＶＤＤに落とすものである。

特に制限されないが、ＬＳＩ内部回路においても、ＶＣＣで動作する内部論理回路１と上記ＶＤＤで動作する内部論理回路２が混在して設けられる。したがって、上記内部論回路１と内部論理回路２のような内部モジュール間で信号をやりとりする場合、各モジュールで使用している電源電圧ＶＣＣとＶＤＤに対応して、信号の電圧レベルを各々のモジュールに合わせる必要がある。つまり、レベルシフタを介して論理回路１と論理回路２との間で信号のやり取りが行われる。この実施例のレベルシフト回路は、上記論理回路２の信号を上記論理回路１に伝えるためのレベルシフト回路として用いられる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図５〜図１０において、図１１と同様にダイオードＤ１〜Ｄ４及びショットキーダイオードＳＤ０，ＳＤ１，ＳＤ２の向きをそれぞれ逆することもできる。また、図５等のようなダイオードＤ１，Ｄ２を設けた場合には、上記ボディとソース間に電流を流さないから抵抗Ｒ１やＲ２を省略し、あるいは抵抗値を上記電流値を小さくたるために大きな抵抗値にする必要はない。この発明は、レベルシフト回路を備えた半導体集積回路装置に広く利用することができる。

この発明に係るレベルシフト回路の一実施例を示す回路図である。 ＮチャネルＭＯＳＦＥＴの基板バイアスとしきい値電圧Ｖthとの関係を示す特性図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に係るレベルシフト回路の他の一実施例を示す回路図である。 この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の一実施例を示すデバイス構造図である。 この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の他の一実施例を示すデバイス構造図である。 この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の他の一実施例を示すデバイス構造図である。 この発明に用いられるＮチャネルＭＯＳＦＥＴＱＮ１の他の一実施例を示すデバイス構造図である。 この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。

符号の説明

ＱＮ，ＱＮ１，ＱＮ２…Ｎ〔Ｐ〕チャネルＭＯＳＦＥＴ、ＱＰ，ＱＰ１，ＱＰ２…ＰチャネルＭＯＳＦＥＴ、Ｎ１，ＩＮＶ１〜ＩＮＶ３…インバータ回路、Ｇ１，Ｇ２…ゲート回路、Ｒ１〜Ｒ４…抵抗、Ｄ０，Ｄ１〜Ｄ４…ダイオード、ＳＤ０，ＳＤ１，ＳＤ２…ショットキーダイオード。

Claims (8)

1. 第１電圧レベルの入力信号を受けて相補的にスイッチ制御される第１導電型の第１及び第２ＭＯＳＦＥＴと、
   上記第１電圧レベルよりも大きな第２電圧がソースに供給され、ゲートとドレインが交差接続され、上記ドレインが上記第１と第２ＭＯＳＦＥＴのドレインにそれぞれ接続された第２導電型の第３と第４ＭＯＳＦＥＴとを有し、
   上記第１又は第２ＭＯＳＦＥＴをオン状態にするときにしきい値電圧を低くなるような電圧を抵抗手段を介して基板に供給し、
   上記第１又は第２ＭＯＳＦＥＴのドレインから上記第２電圧に対応した出力信号を得るレベルシフト回路を備え、
   上記第１から第４ＭＯＳＦＥＴは、ボディ電位制御型ＳＯＩ構造で構成されており、
   上記抵抗手段は、上記ボディ電位制御を行うボディ給電用半導体領域とボディとの間に形成され、ボディ表面のゲート絶縁膜よりも厚い厚さで形成された分離絶縁膜下の半導体領域から構成されていることを特徴とする半導体集積回路装置。
2. 第１電圧レベルの入力信号を受けて相補的にスイッチ制御される第１導電型の第１及び第２ＭＯＳＦＥＴと、
   上記第１電圧レベルよりも大きな第２電圧がソースに供給され、ゲートとドレインが交差接続され、上記ドレインが上記第１と第２ＭＯＳＦＥＴのドレインにそれぞれ接続された第２導電型の第３と第４ＭＯＳＦＥＴとを有し、
   上記第１及び第２ＭＯＳＦＥＴは、それぞれゲートと基板との間に抵抗手段が設けられてオン状態に変化するときにはしきい値電圧が低く、オフ状態に変化するときにはしきい値電圧が高くなるように制御され、
   上記第１又は第２ＭＯＳＦＥＴのドレインから上記第２電圧に対応した出力信号を得るレベルシフト回路を備え、
   上記第１から第４ＭＯＳＦＥＴは、ボディ電位制御型ＳＯＩ構造で構成されており、
   上記抵抗手段は、上記ボディ電位制御を行うボディ給電用半導体領域とボディとの間に形成され、ボディ表面のゲート絶縁膜よりも厚い厚さで形成された分離絶縁膜下の半導体領域から構成されていることを特徴とする半導体集積回路装置。
3. 請求項１又は２において、
   上記第３及び第４ＭＯＳＦＥＴは、それぞれゲートと基板との間に抵抗手段が設けられていることを特徴とする半導体集積回路装置。
4. 請求項１乃至請求項３において、
   上記第１及び第２ＭＯＳＦＥＴのゲートと上記抵抗手段との間に、ダイオードが接続されていることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記ダイオードは、等価的に容量手段として作用するよう電圧が加えられるものであることを特徴とする半導体集積回路装置。
6. 請求項５において、
   上記ボディ給電用半導体領域は、それと接続される金属電極によってショットキーダイオードを構成することを特徴とする半導体集積回路装置。
7. 請求項６において、
   上記ボディ給電用半導体領域には、それと接合されて接合ダイオードを構成する半導体領域が設けられていることを特徴とする半導体集積回路装置。
8. 請求項１乃至請求項７において、
   上記第２電圧レベルの入力信号が供給され、上記第１電圧レベルの内部信号を形成する入力回路と、上記第１電圧レベルの内部信号を上記第２電圧レベルの出力信号を形成する出力回路とからなる入出力回路と、
   上記第１電圧レベルに対応した内部電圧で動作する内部回路とを含み、
   上記レベルシフト回路は、上記内部回路で形成された第１電圧レベルの内部信号を上記第２電圧レベルの内部信号に変換するために用いられることを特徴とする半導体集積回路装置。

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