JP5181893B2

JP5181893B2 - インバータ回路

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Publication number: JP5181893B2
Application number: JP2008185956A
Authority: JP
Inventors: 宏治吉井; 泰貴清水
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-07-17
Filing date: 2008-07-17
Publication date: 2013-04-10
Anticipated expiration: 2028-07-17
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Description

本発明は、インバータ回路に関し、特に入力しきい値電圧を小さくすることができ、しかも、リーク電流の少ないインバータ回路に関する。

近年、環境対策上、省エネルギー化が求められており、その結果、電子回路の省電力化に伴う動作電圧の低電圧化が進んでいる。電源電圧を低下させるためには使用するＭＯＳトランジスタのしきい値電圧を下げなくてはならない。しかし、該しきい値電圧を下げると、ＭＯＳトランジスタのオフ時におけるリーク電流が多くなり、消費電流が増えるという問題があった。また、前記しきい値電圧を大きくすると、ＭＯＳトランジスタのスイッチング速度が遅くなるという問題も発生していた。

一方、信号の種類によっては、通常のレベルとは異なる電圧で、ハイレベルかローレベルかを判断する場合があった。このような場合には、ＭＯＳトランジスタの基板バイアス効果を利用して、しきい値電圧を制御する方法が知られている。すなわち、入力電圧が変化して、ＭＯＳトランジスタがスイッチング動作を行っている場合と動作を停止している場合とで、サブストレートゲート（バックゲートともいう）の電圧を異なる電圧値に制御し、スイッチングを行う場合はＭＯＳトランジスタのしきい値電圧を小さくしてスイッチング速度を向上させ、動作停止時には該しきい値電圧を大きくしてリーク電流を低減させていた。

図６は、従来のインバータ回路の回路例を示した図である（例えば、特許文献１参照。）。
図６のインバータ回路１００は、ＰＭＯＳトランジスタＰ１０１、ＮＭＯＳトランジスタＮ１０１、抵抗Ｒ１０１、コンデンサＣ１０１で構成され、出力端子ＯＵＴには負荷ＣＬが接続されている。
図６において、入力端子ＩＮに入力された入力電圧がローレベル、すなわち接地電圧Ｖｓｓである場合、ＰＭＯＳトランジスタＰ１０１がオンすると共にＮＭＯＳトランジスタＮ１０１がオフしているため、出力端子ＯＵＴはハイレベルになる。

また、このような状態では、コンデンサＣ１０１の両端の電圧はそれぞれローレベルになっていることから、コンデンサＣ１０１には電荷が蓄えられておらず、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートの電圧は接地電圧Ｖｓｓになっている。このため、ＮＭＯＳトランジスタＮ１０１のしきい値電圧は高い状態にあり、ＮＭＯＳトランジスタＮ１０１のリーク電流は小さく、消費電流を低減させることができる。

入力電圧がローレベルからハイレベル、すなわち接地電圧Ｖｓｓから電源電圧Ｖｄｄに変化すると、ＰＭＯＳトランジスタＰ１０１がオフすると共にＮＭＯＳトランジスタＮ１がオンし、出力端子ＯＵＴはローレベルに変化する。
このとき、コンデンサＣ１０１の入力端子ＩＮに接続された端部はハイレベルに引き上げられるため、コンデンサＣ１０１は入力電圧によって充電される。このときの充電電流が抵抗Ｒ１０１に流れるため、抵抗Ｒ１０１には電圧降下が発生し、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートの電圧を上昇させる。該サブストレートゲートの電圧が上昇すると、基板バイアス効果の影響でＮＭＯＳトランジスタＮ１０１のしきい値電圧が低下するため、入力電圧がより小さい電圧でもＮＭＯＳトランジスタＮ１０１はオンし、高速動作が可能になる。

入力電圧がハイレベルに変化してから所定の時間が経過すると、コンデンサＣ１０１の充電が終了する。このとき、コンデンサＣ１０１の両端の電圧は入力電圧のハイレベルと同じ電圧になり、充電電流が流れなくなるため、抵抗Ｒ１０１における電圧降下もなくなり、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートの電圧は接地電圧Ｖｓｓに戻る。
入力電圧がハイレベルからローレベルに変化すると、ＰＭＯＳトランジスタＰ１０１がオンすると共にＮＭＯＳトランジスタＮ１０１がオフし、出力端子ＯＵＴはハイレベルに変化する。

このとき、コンデンサＣ１０１における入力端子ＩＮに接続された端部はローレベルに引き下げられるため、コンデンサＣ１０１は入力端子ＩＮに向かって放電を行う。このときの放電電流が抵抗Ｒ１０１に流れるため、抵抗Ｒ１０１には電圧降下が発生し、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートの電圧を負電圧まで低下させる。該サブストレートゲートの電圧が低下すると、基板バイアス効果の影響でＮＭＯＳトランジスタＮ１０１のしきい値電圧は上昇する。しかし、出力端子ＯＵＴがローレベルからハイレベルに変化するタイミングは、ＰＭＯＳトランジスタＰ１０１のしきい値電圧で決定されるため、出力端子ＯＵＴがローレベルからハイレベルに移行するときの時間は通常のＣＭＯＳインバータ回路と変わらない。

なお、前記入力電圧がローレベルに変化してから所定の時間経過すると、コンデンサＣ１０１の放電が終了し、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートの電圧は接地電圧Ｖｓｓに戻るため、ＮＭＯＳトランジスタＮ１０１のリーク電流は通常のインバータ回路と同程度に維持することができる。
このように、図６のインバータ回路は、入力端子ＩＮの電圧がローレベルからハイレベルに変化する場合に、ＮＭＯＳトランジスタＮ１０１のしきい値電圧を下げることで、高速動作を可能にしており、ＮＭＯＳトランジスタＮ１０１のオフ時はサブストレートゲートを接地電圧Ｖｓｓに保つため、リーク電流の増加も抑えることができる。

なお、図６と同様の構成をＰＭＯＳトランジスタＰ１０１に施して、入力端子ＩＮの電圧がハイレベルからローレベルに変化した場合に高速動作する回路と、図６と同様の構成をＮＭＯＳトランジスタＮ１０１とＰＭＯＳトランジスタＰ１０１の両方に施して、入力端子ＩＮの立ち上がり及び立ち下りの両方で高速化をしたものがあった。
特開２００６−１４７８４５号公報

しかし、図６の回路では、サブストレートゲートの電圧制御を入力端子ＩＮとサブストレートゲートとの間に接続したコンデンサＣ１０１を介して行っているため、前記入力電圧の立ち上がり及び立ち下がりが急峻な信号の場合だけしか、しきい値電圧を変えることができないという問題があった。

また、図６のようなインバータ回路をシリコン基板の半導体チップ上に形成した場合は、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートとソースとの間に寄生ダイオード（図示せず）が形成される。該寄生ダイオードは、ＮＭＯＳトランジスタのサブストレートゲート側がアノードで、ＮＭＯＳトランジスタのソース側がカソードになっている。このような寄生ダイオードが接続された状態で、前記入力電圧がローレベルからハイレベルに変化すると、ＮＭＯＳトランジスタＮ１０１のサブストレートゲートの電圧は前記寄生ダイオードでクランプされるため、前記入力電圧が該寄生ダイオードの順方向電圧を超えると、前記入力電圧でコンデンサＣ１０１を充電することになり、大きな電流が流れてインバータ回路の入力インピーダンスが低下するという問題も発生していた。
更に、コンデンサＣ１０１を追加しなければならず、チップ面積が大きくなるという問題もあった。

本発明は、このような問題を解決するためになされたものであり、入力電圧が徐々に変化した場合でもしきい値電圧を低下させることができ、しかも入力インピーダンスを低下させることがなく、チップ面積の増加を抑えることができるインバータ回路を得ることを目的とする。

この発明に係るインバータ回路は、入力端子に入力された入力信号の信号レベルを反転させて出力端子から出力するインバータ回路において、
ゲートが前記入力端子に接続されたソース接地のＭＯＳトランジスタと、
該ＭＯＳトランジスタに直列に接続された負荷抵抗と、
前記入力端子と前記ＭＯＳトランジスタのサブストレートゲートとの間に接続された抵抗と、
を備え、
前記入力端子とサブストレートゲートとの間に前記抵抗が接続された前記ＭＯＳトランジスタは、サブストレートゲートの電極が、ドレインを形成する半導体領域側に配置された半導体領域に形成されるものである。

また、この発明に係るインバータ回路は、入力端子に入力された入力信号の信号レベルを反転させて出力端子から出力するＣＭＯＳ構成のインバータ回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタの各ドレインとの間に接続された負荷抵抗と、
前記入力端子と前記ＮＭＯＳトランジスタのサブストレートゲートとの間に接続された抵抗と、
を備え、
前記入力端子とサブストレートゲートとの間に前記抵抗が接続された前記ＮＭＯＳトランジスタは、サブストレートゲートの電極が、ドレインを形成する半導体領域側に配置された半導体領域に形成されるものである。

また、この発明に係るインバータ回路は、入力端子に入力された入力信号の信号レベルを反転させて出力端子から出力するＣＭＯＳ構成のインバータ回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタの各ドレインとの間に接続された負荷抵抗と、
前記入力端子と前記ＰＭＯＳトランジスタのサブストレートゲートとの間に接続された抵抗と、
を備え、
前記入力端子とサブストレートゲートとの間に前記抵抗が接続された前記ＰＭＯＳトランジスタは、サブストレートゲートの電極が、ドレインを形成する半導体領域側に配置された半導体領域に形成されるものである。

本発明のインバータ回路によれば、ゲートが前記入力端子に接続されたソース接地のＭＯＳトランジスタのゲートとサブストレートゲートとの間に抵抗を接続するようにしたことから、該ＭＯＳトランジスタのしきい値電圧を入力信号の電圧に応じて変化させることができるため、インバータ回路のしきい値電圧をより小さくすることができる。
また、前記入力端子と前記ＭＯＳトランジスタのサブストレートゲートとをＤＣ結合させたことから、前記入力信号の電圧が徐々に変化するような場合においても、インバータ回路のしきい値電圧を低下させることができる。
更に、コンデンサを使用しないため、チップ面積の増加を抑制することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるインバータ回路の回路例を示した図である。
図１におけるインバータ回路１は、入力端子ＩＮに入力された入力信号Ｓｉｎの信号レベルを反転させて出力端子ＯＵＴから出力信号Ｓｏｕｔとして出力するものであり、ＮＭＯＳトランジスタＮ１、負荷抵抗ＲＬ及び抵抗Ｒ１で構成されている。なお、図１では、ＮＭＯＳトランジスタＮ１のサブストレートゲートとソースとの間に接続されているダイオードＤ１は、ＮＭＯＳトランジスタＮ１を半導体チップ上に形成した際に形成される寄生ダイオードである。

ＮＭＯＳトランジスタＮ１において、ゲートはインバータ回路１の入力端子ＩＮに、ソースは接地電圧Ｖｓｓにそれぞれ接続され、ドレインは負荷抵抗ＲＬを介して電源電圧Ｖｄｄに接続されている。抵抗Ｒ１はＮＭＯＳトランジスタＮ１のゲートとサブストレートゲートとの間に接続され、負荷抵抗ＲＬとＮＭＯＳトランジスタＮ１との接続部はインバータ回路１の出力端子ＯＵＴに接続されている。

このような構成において、入力信号Ｓｉｎがローレベル、すなわち接地電圧Ｖｓｓである場合、ＮＭＯＳトランジスタＮ１はオフして遮断状態になるため、出力信号Ｓｏｕｔはハイレベル、すなわち電源電圧Ｖｄｄになる。また、このような状態では、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧は、入力信号Ｓｉｎと同じローレベルの電圧であるため、およそ接地電圧Ｖｓｓになっている。このようなことから、ＮＭＯＳトランジスタＮ１のしきい値電圧は大きい状態になっており、ＮＭＯＳトランジスタＮ１のリーク電流は小さく、インバータ回路１の消費電流を抑えることができる。

入力信号Ｓｉｎの電圧が上昇すると、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧も上昇するため、ＮＭＯＳトランジスタＮ１のしきい値電圧は基板バイアス効果の影響で低下する。入力信号Ｓｉｎの電圧がＮＭＯＳトランジスタＮ１のしきい値電圧に達すると、ＮＭＯＳトランジスタＮ１はオンして出力信号Ｓｏｕｔはローレベルに変化する。このときのＮＭＯＳトランジスタＮ１のしきい値電圧は、入力信号Ｓｉｎがローレベルのときよりも小さい値である。

なお、入力信号Ｓｉｎの電圧が寄生ダイオードＤ１の順方向電圧以上になると、入力端子ＩＮから抵抗Ｒ１と寄生ダイオードＤ１を介して接地電圧Ｖｓｓに電流が流れ、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧は寄生ダイオードＤ１の順方向電圧でクランプされる。しかし、抵抗Ｒ１の抵抗値を数ＭΩというような大きな値にすることで、インバータ回路１における入力インピーダンスの低下を抑えることができる。

また、入力端子ＩＮとＮＭＯＳトランジスタＮ１のサブストレートゲートは、抵抗Ｒ１を介してＤＣ結合されているため、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧の立ち上がり速度に依存しない。
また、入力信号Ｓｉｎがハイレベルである状態では、ＮＭＯＳトランジスタＮ１のしきい値電圧は小さいままであるが、ＮＭＯＳトランジスタＮ１がオン状態であることから、リーク電流は問題にならない。

また、入力端子ＩＮから抵抗Ｒ１と寄生ダイオードＤ１を介して微少電流が流れるが、抵抗Ｒ１の抵抗値をできるだけ大きくして、インバータ回路１を使用した電子回路がスタンバイ状態になっている場合には、インバータ回路１の入力信号Ｓｉｎがローレベルになるようにすることで、消費電流の増加を抑えることができる。
入力信号Ｓｉｎがハイレベルからローレベルに変化すると、ＮＭＯＳトランジスタＮ１はオフし、出力端子ＯＵＴはハイレベルになる。ＮＭＯＳトランジスタＮ１のサブストレートゲートもローレベルに戻るため、前記のようにＮＭＯＳトランジスタＮ１のしきい値電圧が大きくなり、リーク電流の増加を抑えることができる。

次に、図２は、ＮＭＯＳトランジスタＮ１の素子構造の例を示した図である。
図２において、ＮＭＯＳトランジスタＮ１は、Ｐｓｕｂ基板上にＮウエル領域ＮＷが作られ、更にＮウエル領域ＮＷ内に作られたＰウエル領域ＰＷに形成されている。Ｐウエル領域ＰＷには２つのＮ領域と１つのＰ領域が形成されている。一方の該Ｎ領域がソースＳを、他方の該Ｎ領域がドレインＤをそれぞれなし、該Ｐ領域がサブストレートゲートＳＧをなしている。また、ソースＳとドレインＤの各Ｎ領域間のチップ表面には絶縁層が形成され、該絶縁層の上にゲート電極Ｇが形成されている。

ＮＭＯＳトランジスタＮ１のサブストレートゲートＳＧの電極は、Ｐウエル領域ＰＷに形成された前記Ｐ領域から取り出されている。図２から分かるように、ＮＭＯＳトランジスタＮ１において、サブストレートゲートＳＧの電極が、ドレインＤを形成する半導体領域側に配置されている。このため、サブストレートゲートＳＧとソースＳのＮ領域との距離が長くなり、寄生ダイオードＤ１の順方向におけるオン抵抗Ｒｄが大きくなることから、サブストレートゲートの電圧をより大きい電圧まで上げることができると共に、入力インピーダンスを大きくすることができる。

このように、本第１の実施の形態におけるインバータ回路は、入力端子ＩＮとＮＭＯＳトランジスタＮ１のサブストレートゲートを、高抵抗Ｒ１を用いてＤＣ結合したことから、簡単な回路で、ＮＭＯＳトランジスタＮ１のしきい値電圧の変更が、入力信号Ｓｉｎの立ち上がり及び立ち下り速度に依存することがなく、しかも、インバータ回路の入力インピーダンスの低下を抑えることができ、更にＮＭＯＳトランジスタＮ１のリーク電流の増加も抑えることができ、ＮＭＯＳトランジスタＮ１のスイッチング時にしきい値電圧を下げることができ、更にチップ面積の増加を抑えることができる。

第２の実施の形態．
前記第１の実施の形態では、ＮＭＯＳトランジスタを使用してインバータ回路を形成したが、該ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用してもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態におけるインバータ回路の回路例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示している。
図３におけるインバータ回路１ａは、入力端子ＩＮに入力された入力信号Ｓｉｎの信号レベルを反転させて出力端子ＯＵＴから出力信号Ｓｏｕｔとして出力するものであり、ＰＭＯＳトランジスタＰ１、負荷抵抗ＲＬ及び抵抗Ｒ１で構成されている。なお、図３では、ＰＭＯＳトランジスタＰ１のサブストレートゲートとソースとの間に接続されているダイオードＤ１は、ＰＭＯＳトランジスタＰ１を半導体チップ上に形成した際に形成される寄生ダイオードである。

ＰＭＯＳトランジスタＰ１において、ゲートはインバータ回路１ａの入力端子ＩＮに、ソースは電源電圧Ｖｄｄにそれぞれ接続され、ドレインは負荷抵抗ＲＬを介して接地電圧Ｖｓｓに接続されている。抵抗Ｒ１はＰＭＯＳトランジスタＰ１のゲートとサブストレートゲートとの間に接続され、負荷抵抗ＲＬとＰＭＯＳトランジスタＰ１との接続部はインバータ回路１ａの出力端子ＯＵＴに接続されている。

このような構成において、入力信号Ｓｉｎがハイレベルのときは、ＰＭＯＳトランジスタＰ１はオフして遮断状態になるため、出力信号Ｓｏｕｔはローレベルになる。また、このような状態では、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧と同じでハイレベルであることから、およそ電源電圧Ｖｄｄになっている。このため、ＰＭＯＳトランジスタＰ１のしきい値電圧は大きい状態になっており、ＰＭＯＳトランジスタＰ１のリーク電流は小さく、インバータ回路１ａの消費電流を抑えることができる。

入力信号Ｓｉｎの電圧が低下すると、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧も低下するため、ＰＭＯＳトランジスタＰ１のしきい値電圧は基板バイアス効果の影響で小さくなる。入力信号Ｓｉｎの電圧がＰＭＯＳトランジスタＰ１のしきい値電圧になると、ＰＭＯＳトランジスタＰ１はオンして出力信号Ｓｏｕｔはハイレベルになる。このときのＰＭＯＳトランジスタＰ１のしきい値電圧は、入力信号Ｓｉｎがハイレベルのときよりも小さい値である。

なお、電源電圧Ｖｄｄと入力信号Ｓｉｎの電圧との差が寄生ダイオードＤ１の順方向電圧以上になると、電源電圧Ｖｄｄから寄生ダイオードＤ１と抵抗Ｒ１を介して入力端子ＩＮに電流が流れ、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧は寄生ダイオードＤ１の順方向電圧でクランプされる。しかし、抵抗Ｒ１の抵抗値を数ＭΩというような大きな値にすることで、インバータ回路１における入力インピーダンスの低下を抑えることができる。

また、入力端子ＩＮとＰＭＯＳトランジスタＰ１のサブストレートゲートは、抵抗Ｒ１を介してＤＣ結合されているため、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧の立ち上がり速度に依存しない。
また、入力信号Ｓｉｎがローレベルである状態では、ＰＭＯＳトランジスタＰ１のしきい値電圧は小さいままであるが、ＰＭＯＳトランジスタＰ１がオン状態であることから、リーク電流は問題にならない。

また、電源電圧Ｖｄｄから寄生ダイオードＤ１と抵抗Ｒ１を介して入力端子ＩＮに微少電流が流れるが、抵抗Ｒ１の抵抗値をできるだけ大きくして、インバータ回路１ａを使用した電子回路がスタンバイ状態になっている場合には、インバータ回路１ａの入力信号Ｓｉｎがハイレベルになるようにすることで、消費電流の増加を抑えることができる。
入力信号Ｓｉｎがローレベルからハイレベルに変化すると、ＰＭＯＳトランジスタＰ１はオフし、出力端子ＯＵＴはローレベルになる。ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧もハイレベルに戻るため、前記のようにＰＭＯＳトランジスタＰ１のしきい値電圧が大きくなり、リーク電流の増加を抑えることができる。

なお、前記第１の実施の形態における図２で示したＮＭＯＳトランジスタＮ１と同様に、ＰＭＯＳトランジスタＰ１の場合も、サブストレートゲートを取り出す領域をドレインの領域側に設けることにより、ＮＭＯＳトランジスタＮ１のときと同様の効果を得ることができる。

このように、本第２の実施の形態におけるインバータ回路は、入力端子ＩＮとＰＭＯＳトランジスタＰ１のサブストレートゲートを、高抵抗Ｒ１を用いてＤＣ結合したことから、簡単な回路で、ＰＭＯＳトランジスタＰ１のしきい値電圧の変更が、入力信号Ｓｉｎの立ち上がり及び立ち下り速度に依存することがなく、しかも、インバータ回路の入力インピーダンスの低下を抑えることができ、更にＰＭＯＳトランジスタＰ１のリーク電流の増加も抑えることができ、ＰＭＯＳトランジスタＰ１のスイッチング時にしきい値電圧を下げることができ、更にチップ面積の増加を抑えることができる。

第３の実施の形態．
前記第１の実施の形態ではＮＭＯＳトランジスタを使用してインバータ回路を形成するようにしたが、ＣＭＯＳ構成でインバータ回路を形成するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図４は、本発明の第３の実施の形態におけるインバータ回路の回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示している。
図４におけるインバータ回路１ｂは、入力端子ＩＮに入力された入力信号Ｓｉｎの信号レベルを反転させて出力端子ＯＵＴから出力信号Ｓｏｕｔとして出力するものであり、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２及び抵抗Ｒ１，Ｒ２で構成されている。なお、図４では、ダイオードＤ１は、ＮＭＯＳトランジスタＮ１を半導体チップ上に形成した際に形成される寄生ダイオードであり、抵抗Ｒ２は負荷抵抗をなしている。

ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１のゲートは接続され、該接続部は入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ２において、ソースは電源電圧Ｖｄｄに接続され、ドレインは抵抗Ｒ２を介してＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１において、ソースは接地電圧Ｖｓｓに接続され、ドレインはインバータ回路１ｂの出力端子ＯＵＴに接続されている。抵抗Ｒ１は、入力端子ＩＮとＮＭＯＳトランジスタＮ１のサブストレートゲートとの間に接続されている。
なお、抵抗Ｒ２は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１が同時にオンしたときの貫通電流を低減させるためのものであり、インバータ回路１ｂの出力端子ＯＵＴは、抵抗Ｒ２の両端のいずれか一方に接続するようにすればよく、抵抗Ｒ２を２つの抵抗で構成し、該各抵抗の接続部を出力端子ＯＵＴに接続するようにしてもよい。

このような構成において、入力信号Ｓｉｎがローレベルのときは、ＮＭＯＳトランジスタＮ１がオフすると共にＰＭＯＳトランジスタＰ２がオンしているため、出力信号Ｓｏｕｔはハイレベルになる。また、このような状態では、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧と同じでローレベルであることから、およそ接地電圧Ｖｓｓになっている。このため、ＮＭＯＳトランジスタＮ１のしきい値電圧は大きい状態になっており、ＮＭＯＳトランジスタＮ１のリーク電流は小さく、インバータ回路１ｂの消費電流を抑えることができる。

入力信号Ｓｉｎの電圧が上昇すると、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧も上昇するため、ＮＭＯＳトランジスタＮ１のしきい値電圧は基板バイアス効果の影響で小さくなる。入力信号Ｓｉｎの電圧がＮＭＯＳトランジスタＮ１のしきい値電圧になると、ＮＭＯＳトランジスタＮ１はオンして出力信号Ｓｏｕｔはローレベルになる。このときのＮＭＯＳトランジスタＮ１のしきい値電圧は、入力信号Ｓｉｎがローレベルのときよりも小さい値である。

なお、入力信号Ｓｉｎの電圧が寄生ダイオードＤ１の順方向電圧以上になると、前記第１の実施の形態の場合と同様、入力端子ＩＮから抵抗Ｒ１と寄生ダイオードＤ１を介して接地電圧Ｖｓｓに電流が流れ、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧は寄生ダイオードＤ１の順方向電圧でクランプされる。しかし、抵抗Ｒ１の抵抗値を数ＭΩというような大きな値にすることで、インバータ回路１ｂにおける入力インピーダンスの低下を抑えることができる。

また、入力端子ＩＮとＮＭＯＳトランジスタＮ１のサブストレートゲートは、抵抗Ｒ１を介してＤＣ結合されているため、ＮＭＯＳトランジスタＮ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧の立ち上がり速度に依存しない。
また、入力信号Ｓｉｎがハイレベルである状態では、ＰＭＯＳトランジスタＰ２がオフすると共にＮＭＯＳトランジスタＮ１がオンする。このとき、ＮＭＯＳトランジスタＮ１のしきい値電圧は小さいままであるが、ＮＭＯＳトランジスタＮ１はオン状態であることから、リーク電流は問題にならない。

また、前記第１の実施の形態と同様、入力端子ＩＮから抵抗Ｒ１と寄生ダイオードＤ１を介して微少電流が流れるが、抵抗Ｒ１の抵抗値をできるだけ大きくして、インバータ回路１ｂを使用した電子回路がスタンバイ状態になっている場合には、インバータ回路１ｂの入力信号Ｓｉｎがローレベルになるようにすることで、消費電流の増加を抑えることができる。
入力信号Ｓｉｎがハイレベルからローレベルに変化すると、ＰＭＯＳトランジスタＰ２がオンすると共にＮＭＯＳトランジスタＮ１がオフし、出力端子ＯＵＴはハイレベルになる。ＮＭＯＳトランジスタＮ１のサブストレートゲートもローレベルに戻るため、前記のようにＮＭＯＳトランジスタＮ１のしきい値電圧が大きくなり、リーク電流の増加を抑えることができる。

このように、本第３の実施の形態におけるインバータ回路は、前記第１の実施の形態のインバータ回路をＣＭＯＳ構成にした場合も、前記第１の実施の形態と同様の効果を得ることができる。

第４の実施の形態．
前記第２の実施の形態ではＰＭＯＳトランジスタを使用してインバータ回路を形成するようにしたが、ＣＭＯＳ構成でインバータ回路を形成するようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図５は、本発明の第４の実施の形態におけるインバータ回路の回路例を示した図である。なお、図５では、図３と同じもの又は同様のものは同じ符号で示している。
図５におけるインバータ回路１ｃは、入力端子ＩＮに入力された入力信号Ｓｉｎの信号レベルを反転させて出力端子ＯＵＴから出力信号Ｓｏｕｔとして出力するものであり、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ１、負荷抵抗ＲＬ及び抵抗Ｒ１，Ｒ２で構成されている。なお、図５では、ダイオードＤ１は、ＰＭＯＳトランジスタＰ１を半導体チップ上に形成した際に形成される寄生ダイオードであり、抵抗Ｒ２は負荷抵抗をなしている。

ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２の各ゲートは接続され、該接続部は入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ１において、ソースは電源電圧Ｖｄｄに接続され、ドレインは出力端子ＯＵＴに接続されると共に抵抗Ｒ２を介してＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは、接地電圧Ｖｓｓに接続されている。抵抗Ｒ１は、入力端子ＩＮとＰＭＯＳトランジスタＰ１のサブストレートゲートとの間に接続されている。
なお、抵抗Ｒ２は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２が同時にオンしたときの貫通電流を低減させるためのものであり、インバータ回路１ｃの出力端子ＯＵＴは、抵抗Ｒ２の両端のいずれか一方に接続するようにすればよく、抵抗Ｒ２を２つの抵抗で構成し、該各抵抗の接続部を出力端子ＯＵＴに接続するようにしてもよい。

このような構成において、入力信号Ｓｉｎがハイレベルのときは、ＰＭＯＳトランジスタＰ１がオフすると共にＮＭＯＳトランジスタＮ２はオンしているため、出力信号Ｓｏｕｔはローレベルになる。また、このような状態では、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧と同じハイレベルであることから、およそ電源電圧Ｖｄｄになっている。このため、ＰＭＯＳトランジスタＰ１のしきい値電圧は大きい状態になっており、ＰＭＯＳトランジスタＰ１のリーク電流は小さく、インバータ回路１ｃの消費電流を抑えることができる。

なお、電源電圧Ｖｄｄと入力信号Ｓｉｎの電圧との差が寄生ダイオードＤ１の順方向電圧以上になると、前記第２の実施の形態と同様、電源電圧Ｖｄｄから寄生ダイオードＤ１と抵抗Ｒ１を介して入力端子ＩＮに電流が流れ、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧は寄生ダイオードＤ１の順方向電圧でクランプされる。しかし、抵抗Ｒ１の抵抗値を数ＭΩというような大きな値にすることで、インバータ回路１ｃにおける入力インピーダンスの低下を抑えることができる。

また、入力端子ＩＮとＰＭＯＳトランジスタＰ１のサブストレートゲートは、抵抗Ｒ１を介してＤＣ結合されているため、ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧は、入力信号Ｓｉｎの電圧の立ち上がり速度に依存しない。
また、入力信号Ｓｉｎがローレベルである状態では、ＮＭＯＳトランジスタＮ２がオフすると共にＰＭＯＳトランジスタＰ１がオンする。このとき、ＰＭＯＳトランジスタＰ１のしきい値電圧は小さいままであるが、ＰＭＯＳトランジスタＰ１がオン状態であることから、リーク電流は問題にならない。

また、前記第２の実施の形態と同様、電源電圧Ｖｄｄから寄生ダイオードＤ１と抵抗Ｒ１を介して入力端子ＩＮに微少電流が流れるが、抵抗Ｒ１の抵抗値をできるだけ大きくして、インバータ回路１ｃを使用した電子回路がスタンバイ状態になっている場合には、インバータ回路１ｃの入力信号Ｓｉｎがハイレベルになるようにすることで、消費電流の増加を抑えることができる。
入力信号Ｓｉｎがローレベルからハイレベルに変化すると、ＰＭＯＳトランジスタＰ１はオフし、出力端子ＯＵＴはローレベルになる。ＰＭＯＳトランジスタＰ１のサブストレートゲートの電圧もハイレベルに戻るため、前記のようにＰＭＯＳトランジスタＰ１のしきい値電圧が大きくなり、リーク電流の増加を抑えることができる。

このように、本第４の実施の形態のインバータ回路は、前記第２の実施の形態のインバータ回路をＣＭＯＳ構成にした場合も、前記第２の実施の形態と同様の効果を得ることができる。

本発明の第１の実施の形態におけるインバータ回路の回路例を示した図である。ＮＭＯＳトランジスタＮ１の素子構造の例を示した図である。本発明の第２の実施の形態におけるインバータ回路の回路例を示した図である。本発明の第３の実施の形態におけるインバータ回路の回路例を示した図である。本発明の第４の実施の形態におけるインバータ回路の回路例を示した図である。従来のインバータ回路の回路例を示した図である。

符号の説明

１，１ａ，１ｂ，１ｃインバータ回路
Ｎ１，Ｎ２ＮＭＯＳトランジスタ
Ｐ１，Ｐ２ＰＭＯＳトランジスタ
ＲＬ負荷抵抗
Ｒ１，Ｒ２抵抗
Ｄ１寄生ダイオード

Claims

入力端子に入力された入力信号の信号レベルを反転させて出力端子から出力するインバータ回路において、
ゲートが前記入力端子に接続されたソース接地のＭＯＳトランジスタと、
該ＭＯＳトランジスタに直列に接続された負荷抵抗と、
前記入力端子と前記ＭＯＳトランジスタのサブストレートゲートとの間に接続された抵抗と、
を備え、
前記入力端子とサブストレートゲートとの間に前記抵抗が接続された前記ＭＯＳトランジスタは、サブストレートゲートの電極が、ドレインを形成する半導体領域側に配置された半導体領域に形成されることを特徴とするインバータ回路。
入力端子に入力された入力信号の信号レベルを反転させて出力端子から出力するＣＭＯＳ構成のインバータ回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタの各ドレインとの間に接続された負荷抵抗と、
前記入力端子と前記ＮＭＯＳトランジスタのサブストレートゲートとの間に接続された抵抗と、
を備え、
前記入力端子とサブストレートゲートとの間に前記抵抗が接続された前記ＮＭＯＳトランジスタは、サブストレートゲートの電極が、ドレインを形成する半導体領域側に配置された半導体領域に形成されることを特徴とするインバータ回路。
入力端子に入力された入力信号の信号レベルを反転させて出力端子から出力するＣＭＯＳ構成のインバータ回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタの各ドレインとの間に接続された負荷抵抗と、
前記入力端子と前記ＰＭＯＳトランジスタのサブストレートゲートとの間に接続された抵抗と、
を備え、
前記入力端子とサブストレートゲートとの間に前記抵抗が接続された前記ＰＭＯＳトランジスタは、サブストレートゲートの電極が、ドレインを形成する半導体領域側に配置された半導体領域に形成されることを特徴とするインバータ回路。