CN1238600A

CN1238600A - 相位检测装置

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Publication number: CN1238600A
Application number: CN99104030A
Authority: CN
Inventors: 卡尔·L·舍伯夫
Original assignee: Motorola Inc
Current assignee: Apple Inc
Priority date: 1998-03-17
Filing date: 1999-03-17
Publication date: 1999-12-15
Anticipated expiration: 2019-03-17
Also published as: JP4216393B2; JPH11330958A; US6049233A; GB9905736D0; GB2335557A; GB2335557B; BR9901014A; CN1118939C; KR19990077940A

Abstract

相位检测器电路包括第一触发器，第二触发器，第一电荷泵和第二电荷泵。响应接收的时钟信号，触发器的输出直接使能电荷泵。第一延迟电路延迟来自第一触发器的输出信号到合并延迟的输出信号和来自第二触发器的输出信号的与门。与门的输出在第二延迟电路中被延迟，产生一个同时复位2个触发器并使电荷泵不工作的被延迟的复位信号。相位检测器电路平衡在同相状态附近提供给锁相环的电荷量从而改进相位检测器的线性化。

Description

相位检测装置

本发明一般涉及相位检测装置。特别地，本发明涉及用于在锁相环中产生相位差信号的改进的相位检测装置。

相位检测器电路通常用于检测2个输入信号之间的相位差。一个典型的应用是在锁相环(PLL)中检测来自参考振荡器的参考信号与环路反馈信号之间的相位差。相位检测器电路的输出用于调整参考信号和PLL的输出信号之间的相位关系。

一个相位检测器电路包括2个D型触发器，一个延迟单元和一个与(AND)门。触发器的D输入端连到一个高逻辑电平。一个触发器由参考信号作为时钟，另一个触发器由来自PLL的压控振荡器(VCO)的反馈信号来定时。触发器的输出一起相与，结果在延迟单元延迟，之后用于复位触发器中的一个。另一个触发器由来自不经延迟的与门的结果来复位。每个触发器使能一个电荷泵。一个电荷泵提供一个正向电流给VCO，另一个电荷泵提供负向电流给VCO。加上电荷是为了纠正参考信号和反馈信号之间的相位不匹配。

这种相位检测器电路通常对大多数应用是足够的。然而，仍存在由电荷泵加到VCO或从VCO中减去的电荷的不平衡性，特别是在同相状态附近。这种结果是相位噪声。这种相位噪声在某些应用中是不能接受的，例如在分数n频率合成器中。为了优化分数n频率合成器的相位噪声，对于一个给定的相位偏置，必须向环路添加或从环路减去相等量的电荷。已有技术的相位检测器电路已不能满足此目的。

相应地，在技术中需要一种在同相状态附近时能提供给环路相等量的电荷的相位检测器。

被认为是新颖的本发明的特征，在附后的权利要求中特别提出。本发明和它的进一步目的和优点，可联系随后的附图，参考下面的描述更好地理解。在附图的一些图中，相同的参考数字确定了相同的部件，其中：

图1是相位检测器电路的方框图。

图2是示意图1的相位检测器电路的工作的时序图。

图3是示意图1的相位检测器电路的工作的时序图。

图4是示意图1的相位检测器电路的工作的时序图。

图5是相位检测器电路的方框图。

图6是示意图5的相位检测器电路的操作的时序图。

图7是示意图5的相位检测器电路的操作的时序图。

图8是示意图5的相位检测器电路的操作的时序图。

图9是示意图5的相位检测器电路的操作的时序图。

图10是用于图5的相位检测器电路中的延迟电路的方框图。

图11是运用图5的相位检测器电路的锁相环(PLL)的方框图。

现在参考图1，它表示相位检测器电路100的方框图。相位检测器电路100包括第一存储电路，D型触发器102，第二存储电路，D型触发器104，第一电荷泵106和第二电荷泵108。相位检测器电路100进一步包括第一延迟电路110，第二延迟电路112，第三延迟电路114，第四延迟电路116和与门118。

第一触发器102有一个连到高逻辑电平(例如正电源端)的数据输入端120和配置接收参考时钟信号Fr的时钟输入端122。第一触发器102进一步有一个复位端124和一个输出端126。第二触发器104有类似的配置，有一个连到高逻辑电平的数据输入端130和配置接收可变时钟信号Fv的时钟输入端132。第二触发器104进一步有一个复位输入端134和一个输出端136。

第一电荷泵106有一个通过第四延迟电路116连到第一触发器102的输出端126的使能输入端140。第一电荷泵106有一个连到相位检测器电路100的输出端142的输出。第二电荷泵108有一个通过第二延迟电路112连到第二触发器104的输出端136的使能输入端144。第二电荷泵108也连到输出端142。当加一个使能信号到使能输入端140时，第一电荷泵106提供一个具有正向极性的上行电流给输出端142。类似地，第二电荷泵响应加到使能输入端144的一个使能信号，提供一个具有负向极性的下行电流给输出端142。电荷泵的设计是传统的。

配置延迟电路和与门使通过均衡输送给输出端142的电荷量来使相位检测器电路100线性化。为了优化相位检测器电路100和它运用的任何电路的相位噪声，对于一个给定的相位偏置，必须向环路添加或从锁相环(PLL)减去相等量的电荷。通过在相位检测器的复位路径中添加不相等的延迟电路可实现对电荷的均衡。

与门118有一个连到第一触发器102的输出端126的第一个输入和连到第二触发器104的输出端136的第二个输入。与门118进一步有一个输出端150。第三延迟电路114连到与门118的输出端150。第三延迟电路114有一个连到第一延迟电路110和第二触发器104的复位输入端134的输出端152。第一延迟电路110有一个连到第一触发器102的复位输入端124的输出端154。

第三延迟电路114被用来设置由第二电荷泵108提供的下行电流的最小脉宽。由第一延迟电路110和第三延迟电路114提供的延迟之和被用来设置上行电流的最小脉宽。

图2是示意用在锁相环(PLL)中的图1的相位检测器电路的工作的时序图。在图2中，第二延迟电路112和第四延迟电路116被设为延迟0秒且PLL未锁定。图2，图3和图4表示，参考时钟，指定的F_R，来自PLL输出的可变时钟，指定的F_V，上行电流，指定的I_UP，下行电流，指定的I_DN。横轴表示时间。在图2中，在环路失锁时，上行电流持续时间比下行电流要长。

在图3中，环路锁定，并调整输出信号的相位获得加到环路上的一个零值净电荷。为实现此，第二延迟电路112和第四延迟电路116被设为0秒持续时间，下行电流持续时间302被延长。由于上行电流脉冲与下行电流脉冲在时间上不一致，环路的噪声电平将下降。相应地，必须添加第二延迟电路112来重新校准上行电流与下行电流。该效应在图4中表示。

在一种应用中，必须设计第二延迟电路112来处理1ns的最小下行电流脉冲宽度，而延迟脉冲达2 0ns。为此，通过使用一个复位触发器，通过一个电流-电容或/和电阻-电容延迟，脉冲的每个边缘被延迟相同的量。脉冲的边缘被重新合并构成整个脉冲。适用于该目的的电路将联系图10在下面描述。

再参考图1，加入第四延迟电路116来平衡已放置在下行电流路径的第二延迟电路112的附加逻辑。各个延迟的其它部件也必须匹配。

图1的相位检测器电路100提供了比以前的相位检测器改进的线性化和由此改进的性能。然而，希望把这一电路与其它电路以单片集成电路的形式集成。在这样的应用中，希望减少所用电路的数量，从而减少在集成电路表面所需的面积。进一步希望减少电路的整个功率消耗。相应地，最好用另一种设计用于这些应用。

图5是遵照本发明的相位检测器电路500的方框图。相位检测器电路500包括第一存储电路，第一触发器502，第二存储电路，第二触发器504。存储电路被示意为D型触发器，但可使用任何合适的电路配置，包括其它类型的触发器。示意的D型触发器在减少电路面积和功耗的同时提供了正常的操作。每个存储电路有一个复位输入和一个输出，在图5中分别标记为R和Q。第一触发器502有一个复位输入520和一个输出522。第二触发器504有一个复位输入524和一个输出526。存储电路都有一个时钟输入端，在图5中标记为Clk。第一触发器502有一个配置接收参考时钟信号的时钟输入端528。第二触发器504有一个配置接收可变速率时钟信号的时钟输入端530。第一触发器502有一个连到正向输入电源电势的数据输入端532，在图5中标记为D。类似地，第二触发器504有一个标记为D，并连到正向输入电源电势的数据输入端534。触发器的D输入端可连到其它合适的电势甚至时变信号。然而，目标是响应接收的时钟信号，提供一个高逻辑电平给触发器的Q输出端。Q输出端随后被应用到R复位输入端的RESET信号复位到一个低的逻辑电平。

相位检测器电路500进一步包括连到第一存储电路的输出端522的第一电荷泵506，第一触发器502，来响应来自第一存储电路的第一输出信号，提供一个上行电流。上行电流在图5中标记为I_UP。当第一输出信号有第一个值时，第一电荷泵506提供一个上行电流，当第一输出信号有第二个值时，不提供上行电流。从而，第一输出信号充当第一电荷泵506的一个使能信号。相位检测器电路500进一步包括连到第一存储电路的输出端522的第一延迟电路512，第一触发器502用于响应来自第一存储电路的输出信号，产生一个延迟的输出信号。相位检测器电路500还进一步包括连到第二存储电路的输出端526的第二电荷泵508，第二触发器504，来响应来自第二存储电路的第二输出信号，提供一个下行电流。下行电流在图5中标记为I_DN。当第二输出信号有第一个值时，第二电荷泵508提供一个下行电流，当第二输出信号有第二个值时，不提供下行电流。从而，第二输出信号充当第二电荷泵508的一个使能信号。第一电荷泵506和第二电荷泵508都是传统的。

相位检测器电路500还进一步包括第一输入端连到第一延迟电路512的输出端540，第二输入端连到第二存储电路的输出端526的与门510，第二触发器504和一个输出542。与门510形成一个把延迟的输出信号和第二输出信号合并来产生一个复位信号的电路。最后，相位检测器电路500包括第一输入端连到与门的输出端542，输出连到存储电路的复位输入，第一触发器502的复位输入520和第二触发器504的复位输入524的第二延迟电路514。第二延迟电路514延迟复位信号产生一个基本上在同时应用到触发器的R复位输入的被延迟的复位输入。

相位检测器电路500在输出端536提供一个与参考时钟信号和可变时钟信号之间的相位差相关的输出信号。在示意性实施例中，输出信号是一个具有预定幅度和可变持续时间的电流。如果在时钟输入端530的可变时钟信号的相位超前在时钟输入端528的参考时钟信号的相位时，从输出532减去净电荷。如果可变时钟信号的相位落后参考时钟信号的相位，从输出532加上净电荷。相位检测器电路500于是极适合用在象锁相环(PLL)的电路中，但也有其它应用。

在工作中，触发器处于复位状态。在触发器的D数据输入端的高逻辑电平被各个接收的时钟脉冲，在第一触发器502的时钟输入端528的参考时钟信号和在第二触发器504的时钟输入端530的可变时钟信号定时到Q输出。当Q输出变为高逻辑电平，高电平充当各个电荷泵的使能信号。响应输出522处的高电平，第一电荷泵506开始加电荷给环路。响应输出526处的高电平，第二电荷泵开始从环路减电荷。

复位电路，包括第一延迟电路512，第二延迟电路514和与门510，如下工作。一旦第二触发器的输出526处的信号变高，与门510的第二输入变为一个高逻辑电平。该信号在图5中标志为R_DN。来自第一触发器502的输出522的信号在第一延迟电路512中被延迟一段预定的时间间隔，如20ns。在此间隔后，在图5中标记为R_UP的被延迟的输出信号，被应用到与门510的第一输入端。当与门510的2个输入变高，输出542变高，提供复位信号。然而，复位信号被第二延迟电路延迟第二段预定的时间间隔。在此间隔后，被延迟的复位信号基本上同时应用到第一触发器502的复位输入端520和第二触发器504的复位输入端524。应用被延迟的复位信号复位2个触发器到输出端522和输出端526处于逻辑低电平的复位状态。这使得第一电荷泵506和第二电荷泵508不工作。

图6是示意工作在锁相环中的图5的相位检测器电路500的操作的时序图。如工作在图6中的，第一延迟电路512的预定延迟设为0秒，等效于把第一延迟电路512旁路掉。在图6中，可变时钟F_V和参考时钟F_R的上升沿一致，并且输出电流I_DN和I_UP在t₁同时打开。以零延迟，2个触发器(图5)同时复位并且2个输出电流在t₂同时关闭。脉冲宽度t₂-t₁，与第二延迟电路514的间隔匹配，在示意的实施例中间隔为1ns。

图7是示意工作在锁相环中的图5的相位检测器电路500的操作的时序图。在图7中，设置第一延迟电路512的间隔为大于0秒的一个时间间隔。而且可变时钟F_V和参考时钟F_R的上升沿通常在时刻t₁一致，表示信号同相位，且PLL锁定。也在时刻t1，第一电荷泵506和第二电荷泵508(图5)被使能，开始输送电流给环路，并且信号R_DN在与门510的第二输入端变高。在第一延迟电路512的间隔之后，在时刻t₂，信号R_DN在与门510的第一输入端变高，触发在与门510的输出端542的复位信号。在第二延迟电路514的间隔之后，在时刻t₃，被延迟的复位信号，在图5和7中标记为RESET，变高，复位2个触发器。一旦复位，在第一触发器502的输出522的信号变低，关闭第一电荷泵506，在第二触发器504的输出端526的信号R_DN变低，关闭第二电荷泵508。这样，环路锁定并且第一延迟电路512不被旁路，相位检测器电路500产生基本上相等的上行电流和下行电流脉冲。

图8是示意工作在锁相环中的图5的相位检测器电路500的操作的时序图。在图8中，可变时钟信号F_V落后参考时钟信号F_R相位，并且把净电荷加到环路上。在时刻t₁，参考时钟信号F_R在第一触发器502(图5)的时钟输入528变高。Q输出522立即变高，第一电荷泵506被使能，开始提供上行电流I_UP给环路。之后，在时刻t₂，可变时钟信号F_V的相位输出到达，并且第二电荷泵508被使能，开始提供下行电流I_DN。与门510的第二个输入，信号R_DN，立即变高，但与门510的第一输入，信号R_UP，在第一延迟电路512间隔期间保持低。在第二延迟电路514间隔之后的时刻t₄，在图5和8中由RESET表示的被延迟的复位信号变高，2个触发器被复位。2个电荷泵立即不工作，上行电流和下行电流不再继续。

图9是示意工作在锁相环中的图5的相位检测器电路的操作的时序图。在图9中，可变时钟信号F_V超前参考时钟信号F_R，净电荷被减去。在时刻t₁，可变时钟信号F_V变高，第二电荷泵508被使能，在与门510(图5)的第二输入的复位信号R_DN变高。随后，在时刻t₂，参考时钟信号F_R变高，上行电流被送给环路。在时刻t₃，在第一延迟电路512的间隔之后，在与门510的第一输入端的复位信号R_UP变高，复位信号在与门510的输出542声明。在时刻t₄，在第二延迟电路514的间隔之后，被延迟的复位信号RESET被用到第一触发器502的复位输入端520和第二触发器504的复位输入端524。触发器复位后，电荷泵不工作，上行电流和下行电流不再继续。

图10表示将用于图1的相位检测器电路100或图5的相位检测器电路500中的延迟电路1000的方框图。延迟电路1000包括，第一触发器1002，第一延迟单元1004，第二触发器1006，第二延迟单元1008，一个反向器1010，反向器1012，一个异或门1014，一个与非门1016和一个反向器1018。第一触发器1002和第二触发器1006在示意的实施例中为D型触发器，但也可使用其它电路或其它类型的触发器。

第一触发器1002有一个在图10中标记为D的数据输入1020，一个时钟输入1022，一个标记为R的复位输入1024和一个标记为Q的输出1026。数据输入1020被连到正向参考电势上，以致它总是接收一个逻辑高输入。时钟输入1022被配置接收来自输入1030的时钟信号送到延迟电路1000。输出1026连到第一延迟单元1004。当被用在相位检测器电路中时，第一触发器1002构成一个接收来自第一存储电路，象第一触发器502(图5)的输出信号并产生响应的第一定时信号的第一定时电路。

类似地，第二触发器1006有一个连到正向参考电势上的数据输入1032，一个时钟输入1034，一个复位输入1036和一个输出1038。配置时钟输入1034接收来自在反向器1018反向之后的输入1030的时钟信号。这样，第一触发器1002和第二触发器1006响应输入1030处的时钟信号的相反相位而工作。输出端1038被连到第二延迟单元1008。

第一延迟单元1004和第二延迟单元1008工作以延迟从各个触发器接收的信号一个预定量。每个延迟单元能从电阻-电容(R-C)延迟或电流-电容延迟中形成。在示意的实施例中，2个延迟单元基本上相等，并附加大约20ns的延迟。当用在象图5的相位检测器电路500的相位检测器电路中时，第一延迟单元1004延迟来自第一触发器1002的第一定时信号，产生一个延迟的第一信号，第二延迟单元1008延迟来自第二触发器1006的第二定时信号，产生一个延迟的第二信号。

第一延迟单元1004的输出被供给与非门1016的第一输入端和反向器1010。反向器1010对被延迟的输出信号反向并把它送给异或门1014的第一输入。第二延迟单元1008的输出在反向器1012中反向，并送给与非门1016的第二输入端和异或门1014的第二输入。反向器1010，反向器1012和异或门1014一起构成响应来自第一延迟单元1004的第一延迟信号和来自第二延迟单元1008的第二延迟信号，在线1040上产生一个复位信号的第一合并电路1048。复位信号被提供给第一触发器1002的复位输入端1024和第二触发器1006的复位输入端1036。为了防止当复位触发器时，可能的信号干扰，在异或门1014和第二触发器1006的复位输入端1036之间的路径上插入2个反向器，反向器1050和反向器1052。

与非门1016接收来自第一延迟单元1004的延迟信号和来自第二延迟单元1008的反向的延迟的信号并把它们逻辑合并在延迟电路1000的输出端1042形成一个输出信号。输出信号相对输入信号被延迟。对于一个被接收的脉冲，脉冲的上升沿在包括第一触发器1002，第一延迟单元1004和与非门1016的路径中被延迟。脉冲的下降沿在包括反向器1018，第二触发器1006，第二延迟单元1008和与非门1016的路径中被延迟。最佳地，这2个路径延迟是基本相等，以便脉冲不被拉伸或压缩。与非门1016于是构成一个响应来自第一延迟单元1004的被延迟的第一信号和来自第二延迟单元1008的被延迟的第二信号的合并产生被延迟的输出信号的第二合并电路。

图11表示使用图5的相位检测器电路500的锁相环(PLL)1100。PLL1100包括相位检测器电路500，一个低通滤波器1102，压控振荡器(VCO)1104和分频器1106。PLL1100接收一个在输入端1110具有一个预定频率的参考信号F_R并在输出端1112提供具有一个调整好的频率的输出信号。

相位检测器电路500接收来自输入端1110的参考信号F_R和来自分频器1106的可变频率信号F_V。相位检测器电路500检测在参考信号F_R的相位和可变频率信号F_V的相位之间的差别。相位检测器电路500产生一个与相位差有关并定制来减少相位差的输出。低通滤波器1102对该信号滤波以减少带宽并把该信号提供给VCO1104。作为对滤波的相位差信号的响应，VCO1104调整输出信号的相位或频率。输出信号被反馈到产生用于在相位检测器电路500中比较用的可变频率信号的分频器1106。

如上述可见，本发明提供了一种能平衡在同相状态附近提供给锁相环的电荷量的相位检测器电路。使用相同的复位脉冲来复位电荷泵，从而保证了供给PLL的电流脉冲的一致性。已排除了功率耗散，电路面积和精确匹配延迟单元的需要，并产生了一种生产和使用都不昂贵的电路。

虽然已给出并描述了本发明的某一特定实施例，但仍可以作改动。例如，在基本上维持相同的功能的同时，在各个附图图形中的组合逻辑可作变更。因此，企图在附后的权利要求中覆盖在本发明的真实精神和范围内的所有这些变化和改动。

Claims

1、一种用于产生在锁相环中使用的差信号的改进的相位检测装置，相位检测装置包含：第一存储电路和第二存储电路，每个都有一复位输入和一个输出，并且第一存储电路有一个配置接收参考时钟信号的时钟输入，第二存储电路有一个配置接收可变时钟信号的时钟输入，其中改进包括：

一个第一电荷泵，连到第一存储电路的输出端，并且响应来自第一存储电路的第一输出信号，提供一个上行电流；

一个第一延迟电路，连到第一存储电路的输出端，并且响应来自第一存储电路的输出信号，产生一个延迟的输出信号；

一个第二电荷泵，连到第二存储电路的输出端，并且响应来自第二存储电路的第二输出信号，提供一个下行电流；

合并被延迟的输出信号和第二输出信号以产生一个复位信号的电路和

一个第二延迟电路，用于延迟复位信号以产生一个延迟的复位信号，其中第二延迟电路连到第一存储电路和第二存储电路的复位输入端。

2、权利要求1的相位检测装置，其中，第一存储电路和第二存储电路每个包含具有一个连到逻辑高电平的数据输入端的D型触发器电路。

3、权利要求1的相位检测装置，其中，被延迟的复位信号被基本上同时提供给第一存储电路和第二存储电路的复位输入端。

4、权利要求1的相位检测装置，其中，第一延迟电路包含：

一个第一定时电路，用于接收来自第一存储电路的第一输出信号并响应产生第一定时信号；

一个第一延迟电路，用于延迟第一定时信号以产生经延迟的第一信号；

一个第二定时信号电路，用于接收来自第二存储电路的第一输出信号并响应产生第二定时信号；

一个第二延迟电路，用于延迟第二定时信号以产生经延迟的第二信号；

响应经延迟的第一信号和经延迟的第二信号产生一个复位信号的第一合并电路，响应复位信号，第一定时电路和第二定时电路被复位到一个初始状态和

响应经延迟的第一信号和经延迟的第二信号的合并，产生一个经延迟的输出信号的第二合并电路。

5、权利要求4的相位检测器装置，其中，第一延迟电路进一步包含连接在第一合并电路和第二定时电路之间并相对第一定时电路的复位，延迟第二定时电路的复位的第三延迟电路。

6、一种用于检测相位差和产生相位差信号的方法，该方法包括步骤：

接收一个参考时钟信号和一个可变时钟信号；

响应参考时钟信号产生第一输出信号；

响应可变时钟信号产生第二输出信号；

响应第二输出信号产生一个复位信号和经延迟的第一输出信号；

响应复位信号，复位第一输出信号和第二输出信号和

响应第一输出信号和第二输出信号产生相位差信号。

7、权利要求6的方法，其中方法进一步包含延迟第一输出信号产生经延迟的第一输出信号。

8、权利要求7的方法，其中延迟第一输出信号包括步骤：

使用第一输出信号定时第一信号；

响应第一信号产生第一经延迟的信号；

使用第一输出信号定时第二信号；

响应第二信号产生第二经延迟的信号；

响应第一经延迟的信号和第二经延迟的信号的合并，复位第一信号和第二信号；

合并第一经延迟的信号和第二经延迟的信号产生经延迟的第一输出信号。

9、权利要求6的方法，其中方法进一步包含响应第一输出信号产生一个上行电流作为相位差信号和响应第二输出信号产生一个下行电流作为相位差信号。

10、权利要求8的方法进一步包含在复位第一输出信号和第二输出信号之前，把复位信号延迟一个预定的延迟时间的步骤。