JP4673613B2

JP4673613B2 - Ｐｌｌ回路

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Description

本発明は、ＰＬＬ回路に関し、特に、チャージポンプ型のＰＬＬ回路に適用して好適な回路構成に関する。

近時、ＣＭＯＳＬＳＩ製品の高速化（動作クロック周波数の向上）に伴い、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ；位相同期ループ）回路を搭載したＬＳＩ製品が多数製造・販売されており、ＰＬＬ回路に要求される精度はますます高くなってきている。

従来のチャージポンプ型のＰＬＬ回路では、位相のオフセットが存在し、また温度、電圧、製造ばらつき等による特性の変動が、回路特性に与える影響が大きく、このため、改善を要する。

図１０は、従来のチャージポンプ型ＰＬＬ回路の構成の一例を示す図である（非特許文献１参照）。図１０を参照すると、位相周波数比較器（ＰＦＤ：「位相周波数比較器」ともいう）１０’と、チャージポンプ回路２０と、電圧制御発振器（ＶＣＯ）３０を備え、ＶＣＯ３０の出力Ｖｏｕｔは位相周波数比較器１０’に帰還入力されている。位相周波数比較器（ＰＦＤ）１０’は、出力信号Ｖｏｕｔと入力信号Ｖｉｎの位相を比較し、比較結果であるアップ信号ＵＰとその相補信号ＵＰｂ、及び、ダウン信号ＤＮとその相補信号ＤＮｂを出力し、このうち、ＵＰｂとＤＮがチャージポンプ回路２０に入力される。電源ＶＤＤにデータ入力端子Ｄが接続されＶｉｎをクロック入力端子ＣＫに入力しＶｉｎの立ち上がりエッジに応答してデータ入力端子Ｄの信号（ＨＩＧＨレベル）をサンプルし正転出力端子Ｑと反転出力端子ＱＢからＨＩＧＨレベルのＵＰ、ＬＯＷレベルのＵＰｂを出力する、リセット付Ｄ型フリップフロップ１１と、電源ＶＤＤにデータ入力端子Ｄが接続されＶｏｕｔをクロック入力端子ＣＫに入力し、Ｖｏｕｔの立ち上がりエッジに応答してデータ入力端子Ｄの信号をサンプルし、正転出力端子Ｑと反転出力端子ＱＢからＨＩＧＨレベルのＤＮ、ＬＯＷレベルのＤＮｂを出力するリセット付Ｄ型フリップフロップ１２と、ＵＰとＤＮを入力とするＡＮＤ回路１３とを備え、Ｄ型フリップフロップ１１、１２のリセット端子Ｒには、ＡＮＤ回路１３の出力が入力される。ＵＰとＤＮがＨＩＧＨレベルとなると、ＡＮＤ回路１３からのｒｅｓｅｔがＨＩＧＨレベルとなり、Ｄ型フリップフロップ１１、１２のリセット端子に入力され、Ｄ型フリップフロップ１１、１２がリセットされ、その結果、それぞれの出力はＵＰ、ＤＮはＬＯＷレベルにリセットされ、また、それぞれの相補信号ＵＰｂ、ＤＮｂはＨＩＧＨレベルにリセットされる。

チャージポンプ回路２０は、ソースが電源ＶＤＤに接続され、ゲートがＶｂ２（バイアス電圧）に接続されたＰＭＯＳトランジスタＰａ１と、ソースがＰＭＯＳトランジスタＰａ１のドレインに接続され、ゲートにＵＰｂを入力するＰＭＯＳトランジスタＰａ２と、ドレインがＰＭＯＳトランジスタＰａ２のドレインに接続され、ゲートにＤＮを入力とするＮＭＯＳトランジスタＮａ２と、ドレインがＮＭＯＳトランジスタＮａ２のソースに接続され、ゲートにＶｂ１を入力とし、ソースがグランド（ＧＮＤ）に接続されたＮＭＯＳトランジスタＮａ１を備えている。このチャージポンプ回路２０は、ＵＰがＨＩＧＨレベル、したがってＵＰｂがＬＯＷレベルのとき、ＰＭＯＳトランジスタＰａ２がオンし、電流源をなすＰＭＯＳトランジスタＰａ１からソース電流Ｉsource（吐出電流）によって容量２１が充電される。一方、ＤＮがＨＩＧＨレベルのとき、ＮＭＯＳトランジスタＮａ２がオンし、電流源をなすＮＭＯＳトランジスタＮａ１から、シンク電流Ｉsink（吸込電流）により容量２１が放電される。電流源ＰＭＯＳトランジスタＰａ１とＮＭＯＳトランジスタＮａ１は、それぞれに供給されるバイアス電圧Ｖｂ１、Ｖｂ２により、ソース電流Ｉsourceとシンク電流Ｉsinkができるだけ等しくなるように設定されている。ソース電流Ｉsourceとシンク電流Ｉsinkは、ＵＰｂ、ＤＮ信号によりそれぞれオン・オフ制御されるトランジスタＰａ１、Ｎａ２がオンする時間により、それぞれ、流れる時間が調整され、容量２１の電圧が、ＶＣＯ３０に制御電圧Ｖｃｏｎｔとして供給される。

なお、チャージポンプの電流補正回路として特許文献１には、図１２に示すように、位相比較器のＵＰ、ＤＮパルスを用いてＬＰＦ（ループフィルタ）の容量を充放電する際、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２の出力インピーダンスのずれから生じる充電電流、放電電流の差を抽出し、その両電流の差を等しくするようにセンスアンプ（ＡＭＰ）５で補正し、センスアンプ（ＡＭＰ）５の出力により、ＰＭＯＳトランジスタＰ１２、Ｐ１４に帰還をかけ、出力電圧Ｖｃｏｎｔを一定とするか、所定の電圧幅を実現するようにしたチャージポンプが開示されている。

また、特許文献２には、位相比較器とチャージポンプの間にパルス調節器を備え、位相比較器からチャージポンプへのＵＰ、ＤＯＷＮパルス信号のパルス幅を制御するパルス幅調節器を備え、ロックインタイムの短縮を可能としたＰＬＬ回路が開示されている。

さらに、特許文献３には、参照クロックと帰還クロックの位相を比較する位相比較器、チャージポンプ及びループフィルタ、発振器を備えたフィードバックループと、参照クロックと帰還クロックを入力するパルス発生回路と、パルス幅判定回路を備え、フィードバックループでのディレイと位相比較間隔との比に応じた位相補正量を調整する構成としたＰＬＬ回路が開示されている。

特許文献４には、位相比較器における位相不感帯が小さくなるように、位相比較器のリセット信号を遅延させる構成としたＰＬＬ回路が開示されている。

特許文献５には、位相比較器の位相差に応じた電流または電圧を発生する回路に、２つの電流源を設け、周波数引き込みを行う際は、回路の動作電流を大として高利得で動作させ、位相合わせを行う際には回路の動作電流を小として低利得で動作させるＰＬＬ回路の構成が開示されている。

特許文献６には、ＰＬＬ回路の位相がずれてロックするのを防止する構成として、電流設定用のＰＮＰトランジスタ、電流調整用のＮＰＮトランジスタ、帰還型増幅器を備え、出力端子電圧が変動した場合も、オフセット電流がフィルタに流れず、フィルタへのチャージ、ディスチャージ電流のバランスを保つようにしたチャージポンプの構成が開示されている。

特許文献７には、リファレンスクロックとＶＣＯ出力クロックの位相差を検出する定常位相誤差検出部が、ＰＬＬ回路が引き込み終了状態にあるときにのみ定常位相誤差検出を行う制御信号を出力し定常位相誤差検出部を制御する制御手段と、定常位相誤差に応じて、リファレンスクロックラインとＶＣＯからのフィードバックラインに負荷を付加する負荷回路手段を備えた構成が開示されている。

ＢｅｈｚａｄＲａｚａｖｉ著、黒田忠弘訳、「アナログＣＭＯＳ集積回路の設計応用編」丸善、２００３年３月３０日第６６７〜６９１頁、特開２００３−８７１１５号公報特開２０００−３４９６２６号公報特開２００２−１４１７９８号公報特開２００４−６４７４２号公報特開平１１−２０５１３３号公報特開平１１−２９８２６１号公報特許第３４２５９０９号公報

チャージポンプ回路２０は、回路を構成するトランジスタの物理的特性により特定の出力電位以外では必ず電流値にオフセットが生じるために、これを起因とする位相オフセットが生じる。図１１（Ａ）、図１１（Ｂ）は、図１０のチャージポンプ回路２０の電流オフセットが存在する場合における、ロック前、ロック後のＶｉｎ、Ｖｏｕｔ、ＵＰ、ＤＮ、容量２１の端子電圧である制御電圧のＶｃｏｎｔ（理論値と、実際の電圧波形）の推移を示す図である。ロックとは、ＶｉｎとＶｏｕｔの周波数が一致し、位相変化がなくなった安定した状態を示す。理想的には、位相差はなくなるのが望ましいが、実際には、多少のオフセットが存在する。図１１（Ａ）には、周波数は、ほぼ一致したが位相が合っていず、まだ変化している状態が示されている。ＶｉｎがＶｏｕｔよりも若干早く動作しているため、ＵＰのセット側のパルス幅が広くなっている。ＵＰのみがＨＩＧＨレベルの状態では、容量２１はソース電流Ｉsourceにより充電され、制御電圧Ｖｃｏｎｔは単純に上昇する。

ＵＰとＤＮがともにＨＩＧＨレベルの状態では、Ｉsource電流とＩsink電流により、本来、等しい電流量にて、充電、放電されるため、Ｖｃｏｎｔのレベルは、理想的には変化しない。この様子を、Ｖｃｏｎｔ（ｉｄｅａｌ）で示す。しかしながら、実際には、例えば電流オフセットの存在（一例としてＩsourceがＩsinkよりもやや少ない）により、ＵＰとＤＮがともにＨＩＧＨレベルの状態では、Ｖｃｏｎｔは、立ち下がることとなる。この様子をＶｃｏｎｔ（ｒｅａｌ）で示す。

そして、電流オフセットがあると、ロック後も、Ｖｉｎ、Ｖｏｕｔの立ち上がり時に、図１１（Ｂ）に示すような静的な位相オフセットが生じた状態でのロック状態となる。

なお、チャージポンプ回路の電流オフセットを低減するために、レプリカのチャージポンプ回路を用いたＤＣ（直流）的な補正手段を単に設ける構成とした場合、位相周波数検出回路の出力信号の立ち上り時間の影響や、電源電圧の低電圧化により、調整幅の制限が厳しく調整範囲が狭くなる等の問題がある。

したがって、本発明の目的は、チャージポンプ回路によって生じる位相オフセットを低減するＰＬＬ回路を提供することにある。

本願で開示される発明は、前記目的を達成するため、概略以下の構成とされる。

本発明に係るＰＬＬ回路は、位相周波数比較器（ＰＦＤ）のパルス幅を調整する手段を有し、チャージポンプ回路の持つオフセット特性に応じて、上記パルス幅を調整することにより、チャージポンプ回路によって生じる位相オフセットを低減する構成としたものである。

本発明の１つのアスペクトに係るＰＬＬ回路は、入力信号と出力帰還信号の位相・周波数を比較する位相周波数比較器と、前記位相周波数比較器からの比較結果に応じた制御電圧を生成するチャージポンプ回路と、前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、を備え、前記電圧制御発振器の出力信号が前記位相周波数比較器に前記出力帰還信号として供給されるＰＬＬ回路において、前記位相周波数比較器が、前記入力信号を入力し、前記入力信号の遷移に応答して活性状態の第１の信号を出力する第１のフリップフロップと、前記出力帰還信号を入力し、前記入力信号の遷移に応答して活性状態の第２の信号を出力する第２のフリップフロップと、前記第１及び第２の信号を入力し、前記第１及び第２の信号がともに活性状態のときにリセット信号を出力する論理回路と、前記論理回路から出力されるリセット信号を入力し前記リセット信号をそれぞれ個別に遅延させてなる第１及び第２のリセット信号をそれぞれ前記第１及び第２のフリップフロップのリセット端子に供給する遅延量調整回路と、を備えている。

本発明において、前記第１及び第２の信号がともに活性状態のときに、前記チャージポンプ回路で生成される制御電圧に対応した電圧を生成し基準電圧として出力する基準電圧発生回路と、前記チャージポンプ回路から出力される制御電圧と、前記基準電圧発生回路から出力される前記基準電圧を比較し、該比較結果に基づき、前記遅延量調整回路での前記第１及び第２のリセット信号の遅延量をそれぞれ可変制御させる制御信号を生成する比較アンプ回路と、を備えた構成としてもよい。

本発明において、前記入力信号の遷移が検出されたときに活性化される第３の信号を出力し、前記出力帰還信号の遷移が検出されたときに活性化される第４の信号を出力する第２の位相周波数比較器と、前記第２の位相周波数比較器から出力される前記第３及び第４の信号を比較し、比較結果に基づき、前記遅延量調整回路での前記第１及び第２のリセット信号の遅延量を可変制御させる制御信号を生成する比較アンプ回路と、を備えた構成としてもよい。

本発明の他のアスペクトに係るＰＬＬ回路は、入力信号と出力信号の位相を比較する位相比較器と、前記位相比較器から出力される位相比較結果信号に応じて容量を充放電し、位相比較結果に対応する制御電圧を出力するチャージポンプと、前記制御電圧に応じた周波数の出力信号を出力する電圧制御発振器と、を備え、前記電圧制御発振器の出力が前記位相比較器に前記出力信号として帰還入力されるＰＬＬ回路において、前記位相比較結果信号が活性状態とされ、前記入力信号と前記出力信号の位相が一致していることを示すときの前記制御電圧に対応する基準電圧を生成する回路と、前記基準電圧と、前記チャージポンプの前記制御電圧とを比較し該比較結果に基づき、制御信号を生成する回路と、を備え、前記位相比較器は、前記制御信号に基づき、活性状態とされている前記位相比較結果信号を非活性状態にリセットする遅延時間を可変制御させる回路を備えている。あるいは、前記入力信号と前記出力信号の位相を比較する第２の位相比較器と、前記第２の位相比較器から出力される位相比較結果信号に基づき、制御信号を生成する回路を備え、前記第１の位相比較器は、前記制御信号に基づき、活性状態とされている前記位相比較結果信号を非活性状態にリセットする遅延時間を可変制御させる構成としてもよい。

本発明によれば、チャージポンプ回路の持つオフセット特性に応じて、位相周波数検出回路のパルス幅を調整することにより、チャージポンプ回路によって生じる位相オフセットを低減しており、電源電圧の低減によるＤＣ的な制限がなく、広い範囲でオフセットを調整することができる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の一実施の形態のＰＬＬ回路は、図１を参照すると、入力クロック信号と出力帰還クロック信号の位相・周波数を比較する位相周波数比較器（１０）と、位相周波数比較器からの比較結果に応じた制御電圧を生成するチャージポンプ回路（２０）と、前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器（３０）と、を備え、電圧制御発振器（３０）の出力信号が前記位相周波数比較器（１０）に前記出力帰還クロック信号として供給されるＰＬＬ回路において、位相周波数比較器（１０）は、入力クロック信号を入力し、前記入力クロック信号の遷移（立ち上がり又は立ち下りの遷移の一方）に応答して活性状態の第１の信号を出力する第１のフリップフロップ（１１）と、出力帰還クロック信号を入力し、前記出力帰還クロック信号の遷移に応答して活性状態の第２の信号を出力する第２のフリップフロップ（１２）と、第１及び第２の信号を入力し、前記第１及び第２の信号がともに活性状態のときにリセット信号（ｒｅｓｅｔ）を出力する論理回路（１３）と、論理回路（１３）から出力されるリセット信号を入力し前記リセット信号をそれぞれ個別に遅延させてなる第１及び第２のリセット信号をそれぞれ前記第１及び第２のフリップフロップ（１１、１２）のリセット端子（Ｒ）に供給する遅延量調整回路（１４）を備えている。
遅延量調整回路（１４）における遅延の制御を行う回路として、ＤＮとＵＰが活性化されたときの制御電圧に対応した電圧を生成し基準電圧（Ｖｒｅｆ）として出力する回路（６０）と、ＶｒｅｆとＶｃｏｎｔを比較し、比較結果に応じて遅延量調整回路（１４）に対して制御信号（Ｖｕｐ、Ｖｄｎ）を出力する比較器（４０）を備え、遅延量調整回路（１４）は、制御信号（Ｖｕｐ、Ｖｄｎ）に基づき、ＵＰ、ＤＮのリセットの遅延時間を調整する。すなわち、チャージポンプ回路（２０）の持つ電流オフセット特性に応じて、ＵＰ、ＤＮのパルス幅を調整する。あるいは、別の実施の形態として、図３を参照すると、入力信号Ｖｉｎと出力信号Ｖｏｕｔの位相を比較する位相周波数比較器（ＰＦＤ）１０Ｂを備え、ＰＦＤ１０Ｂから出力される位相比較結果信号（ＵＰ２、ＤＮ２）のパルス幅に応じたレベル差の制御信号（Ｖｕｐ、Ｖｄｎ）を生成する回路（４１）を備え、位相周波数比較器（ＰＦＤ）１０Ａの遅延量調整回路（１４）は、前記制御信号（Ｖｕｐ、Ｖｄｎ）に基づき、ＵＰ、ＤＮのリセットの遅延時間を調整する構成としてもよい。以下、実施例に即して説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１に示すように、本実施例のＰＬＬ回路は、基本的なチャージポンプ型ＰＬＬ回路の構成をとっており、Ｖｉｎは入力されるリファレンスクロック信号、Ｖｏｕｔは出力クロック信号である。図１０に示した構成の位相周波数比較回路１０’に、遅延量調整回路１４を新たに設け、基準電圧Ｖｒｅｆ（ＵＰ、ＤＮがともにＨＩＧＨレベルのときのチャージポンプ回路２０の制御電圧に対応する）と、ＶＣＯ３０に供給される制御電圧Ｖｃｏｎｔとを電圧比較し、遅延量を制御するための制御信号Ｖｕｐ、Ｖｄｎを出力する電圧比較器（比較アンプ回路）４０をさらに備え、信号Ｖｕｐ、Ｖｄｎの積分値（容量５１、５２の端子電圧）が、遅延量調整回路１４に供給される構成としたものである。

位相周波数比較器（ＰＦＤ）１０は、ＶｏｕｔとＶｉｎの位相を比較し、比較結果をアップ信号ＵＰと、その相補信号ＵＰｂ、ダウン信号ＤＮとその相補信号ＤＮｂとして出力し、図１の回路構成の場合、ＵＰｂとＤＮがチャージポンプ回路２０に入力される。

位相周波数比較器（ＰＦＤ）１０は、電源ＶＤＤ（ＨＩＧＨレベル）にデータ入力端子Ｄが接続され入力信号Ｖｉｎをクロック入力端子ＣＫに入力し、Ｖｉｎの立ち上がりエッジに同期して、データ入力端子Ｄの信号をサンプルし、正転出力端子Ｑと反転出力端子ＱＢから、ＨＩＧＨレベルのＵＰ、ＬＯＷレベルのＵＰｂを出力するリセット付Ｄ型フリップフロップ１１と、電源ＶＤＤにデータ入力端子Ｄが接続され、出力帰還信号Ｖｏｕｔをクロック入力端子ＣＫに入力し、Ｖｏｕｔの立ち上がりエッジに同期して、データ入力端子Ｄの信号をサンプルし、正転出力端子Ｑと反転出力端子ＱＢから、ＨＩＧＨレベルのＤＮ、ＬＯＷレベルのＤＮｂを出力するリセット付Ｄ型フリップフロップ１２と、ＵＰとＤＮを入力とするＡＮＤ回路１３と、ＡＮＤ回路１３の出力信号（ｒｅｓｅｔ）を入力し、リセット信号Ｒｕｐ、Ｒｄｎをそれぞれ出力する遅延量調整回路（Ｖ−Ｄｅｌａｙ）１４と、を備え、遅延量調整回路（Ｖ−Ｄｅｌａｙ）１４でそれぞれ遅延が調整されたリセット信号Ｒｕｐ、Ｒｄｎは、Ｄ型フリップフロップ１１、１２のリセット端子Ｒにそれぞれ入力される。

チャージポンプ回路２０は、ソースが電源ＶＤＤに接続され、ゲートがＶｂ２に接続されたＰＭＯＳトランジスタＰａ１と、ソースがＰＭＯＳトランジスタＰａ１のドレインに接続され、ゲートにＵＰｂを入力するＰＭＯＳトランジスタＰａ２と、ドレインがＰＭＯＳトランジスタＰａ２のドレインに接続され、ゲートにＶｂ１を入力とするＮＭＯＳトランジスタＮａ２と、ドレインがＮＭＯＳトランジスタＮａ２のソースに接続され、ゲートにＤＮを入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＮａ１を備えている。電流源として、ＰＭＯＳトランジスタＰａ１とＮＭＯＳトランジスタＮａ１を有し、バイアス電圧Ｖｂ１、Ｖｂ２により、ソース電流Ｉsourceとシンク電流Ｉsinkができるだけ等しくなるように設定されている。ソース電流Ｉsourceとシンク電流Ｉsinkは、ＵＰｂ、ＤＮ信号によりオン・オフ制御されるトランジスタＰａ１、Ｎａ２がオンする時間により、流れる時間が調整される。

アップ反転信号ＵＰｂとダウン信号ＤＮのパルス幅が等しく、かつ、Ｉsource＝Ｉsinkが成り立つ場合、制御電圧Ｖｃｏｎｔ（容量２１の端子電圧）は変化しない。

アップ反転信号ＵＰｂのパルス幅が、ダウン信号ＤＮのパルス幅よりも広い場合、制御電圧Ｖｃｏｎｔは上昇し、ダウン信号ＤＮのパルス幅がアップ反転信号ＵＰｂのパルス幅よりも広い場合、制御電圧Ｖｃｏｎｔは下降する。Ｖｃｏｎｔは、電圧制御発振器（ＶＣＯ）３０の制御信号でとして入力される。電圧制御発振器３０に供給される制御電圧Ｖｃｏｎｔが高いほど、発振クロック信号Ｖｏｕｔの周波数は高い。

入力信号Ｖｉｎが入力されると（すなわち、Ｖｉｎの立ち上がりエッジに応答して）、Ｄ型フリップフロップ１１は、ＵＰをＨＩＧＨレベル、ＵＰｂをＬＯＷレベルとして出力する。

帰還出力信号Ｖｏｕｔが入力されると（Ｖｏｕｔの立ち上がりエッジに応答して）、Ｄ型フリップフロップ１２は、ＤＮをＨＩＧＨレベル、ＤＮｂをＬＯＷレベルとして出力する。

ＡＮＤ回路１３は、これらＵＰとＤＮの論理積（ＡＮＤ）をとったｒｅｓｅｔ信号を、遅延量調整回路１４に出力し、遅延量調整回路１４は、制御された遅延時間後に、ＲｕｐをＤ型フリップフロップ１１に、Ｒｄｎを、Ｄ型フリップフロップ１２のリセット端子Ｒに供給し、これを受けて両方のＤ型フリップフロップ１１、１２は、それぞれの出力ＵＰとＤＮをＬＯＷレベルに、ＵＰｂとＤＮｂをＨＩＧＨレベルにリセットする。

遅延量調整回路１４は、入力されるＶｕｐ、Ｖｄｎにより、入力信号ｒｅｓｅｔから、Ｒｕｐ、Ｒｄｎまでの遅延時間を別々に制御する。図４は、図１の遅延量調整回路１４の回路構成の一例を示す図である。リセット信号ｒｅｓｅｔを入力とし、Ｒｕｐを出力する第１の遅延線（２段のインバータＩＮＶ１、ＩＮＶ２からなる）と、ｒｅｓｅｔを入力とし、Ｒｄｎを出力する第２の遅延線（２段のインバータＩＮＶ３、ＩＮＶ４からなる）と、を備え、第１、第２の遅延線の電源は例えばＶｕｐ、Ｖｄｎで与えられ、独立した遅延の制御を行える。電源電圧の高低に応じて、インバータの遅延時間は短長に可変制御される。あるいは、遅延線を構成するインバータの電源端子と電源間に電流源トランジスタを備え、電流源トランジスタのバイアス電圧をＶｕｐ（Ｖｄｎ）で与えることで、インバータの遅延時間を可変制御する構成としてもよい。なお、遅延線の構成については、上記構成に限定されるものでなく、他の任意の回路構成を用いてもよいことは勿論である。

図１の遅延量調整回路１４におけるそれぞれのリセット信号Ｒｕｐ、Ｒｄｎの遅延量を制御するための信号Ｖｕｐ、Ｖｄｎ信号は、比較アンプ回路（ＣＭＰ）４０から出力される。

比較アンプ回路（ＣＭＰ）４０は、レプリカチャージポンプ（ＲｅｆＧ）からなる基準電圧発生回路６０から出力される基準電圧Ｖｒｅｆと、チャージポンプ回路２０の出力電圧Ｖｃｏｎｔとを電圧比較し、ＶｃｏｎｔがＶｒｅｆよりも高い場合には、Ｖｕｐの電圧を上昇させ、逆に、ＶｃｏｎｔがＶｒｅｆよりも低い場合には、Ｖｄｎの電圧を上昇させる。信号Ｖｕｐの電圧が上昇すると、遅延量調整回路１４からのＲｕｐの遅延時間は短縮する。一方、Ｖｄｎの電圧が上昇すると、遅延量調整回路１４からのＲｄｎの遅延時間は短縮する。

図５は、比較アンプ回路（ＣＭＰ）４０の回路構成の１例を示す図である。図５を参照すると、ソースが共通接続されＶｃｏｎｔと基準電圧Ｖｒｅｆをゲートに入力とし、差動対を構成するトランジスタＮｃ１、Ｎｃ２と、差動対トランジスタの共通ソースにドレインが接続され、ゲートにＶｂ１を入力とし、ソースがＧＮＤに接続され、差動対に定電流を供給する電流源をなすＮＭＯＳトランジスタＮｃ３と、差動対の能動負荷回路をなすカレントミラー回路（Ｐｃ１、Ｐｃ２）を備えている。カレントミラー回路は、ソースが電源に接続され、ドレインとゲートが接続され、ＮＭＯＳトランジスタＮｃ１のドレインに接続されたＰＭＯＳトランジスタＰｃ１と、ソースが電源に接続され、ゲートが、ＰＭＯＳトランジスタＰｃ１のゲートに接続され、ドレインがＮＭＯＳトランジスタＮｃ２のドレインに接続されたＰＭＯＳトランジスタＰｃ２を備えている。差動対と負荷回路の接続点からＶｄｎ、Ｖｕｐが取り出される。Ｖｒｅｆ＞Ｖｃｏｎｔの場合、Ｖｕｐ＞Ｖｄｎ（Ｖｕｐの電圧が上昇）、Ｖｒｅｆ＜Ｖｃｏｎｔの場合、Ｖｕｐ＜Ｖｄｎとなる（Ｖｄｎの電圧が上昇）。

基準電圧発生回路（ＲｅｆＧ）６０は、チャージポンプ回路２０と同様の構成になっている。すなわち、ソースが電源ＶＤＤに接続され、ゲートがＶｂ２に接続されたＰＭＯＳトランジスタＰｂ１と、ソースがＰＭＯＳトランジスタＰｂ１のドレインに接続され、ゲートにＬＯＷレベル固定電位を入力するＰＭＯＳトランジスタＰｂ２と、ドレインがＰＭＯＳトランジスタＰｂ２のドレインに接続され、ゲートにＨＩＧＨレベル固定電位を入力とするＮＭＯＳトランジスタＮｂ２と、ドレインがＮＭＯＳトランジスタＮｂ２のソースに接続され、ゲートにＨＩＧＨレベル固定電位を入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＮｂ１を備えている。基準電圧発生回路（ＲｅｆＧ）６０は、チャージポンプ回路２０におけるＵＰｂ入力を接地（グランド電位）、ＤＮ入力を電源（ＶＤＤ）に接続することにより、ＮＭＯＳ側とＰＭＯＳ側に同じ電流が流れる時の出力電位を生成し、基準電圧Ｖｒｅｆとして出力する。

図７は、図１のＶＣＯ３０の構成の一例を示す図である。ＶＣＯは奇数段のインバータ列の最終段の出力を、初段のインバータの入力端に帰還入力したリングオシレータで構成され、４段目のインバータを、出力用としている。制御電圧Ｖｃｏｎｔを３段のリングオシレータの電源とし、発振周波数を制御している。電源電圧の高低に応じて、インバータの遅延時間は短長に可変制御される。あるいは、リングオシレータを構成するインバータの電源端子と電源間に電流源トランジスタを備え、電流源トランジスタのバイアス電圧を制御電圧Ｖｃｏｎｔで与えることで、インバータの遅延時間を可変制御する構成としてもよい。

図８は、ＶＣＯ３０における制御電圧Ｖｃｏｎｔと出力周波数の関係の一例を示す図である。図８に示すように、制御電圧Ｖｃｏｎｔの値が高くなるほど、発振クロックの周波数は高くなる。図８に示す例では、Ｖｃｏｎｔ＝１．２Ｖで、１．６ＧＨｚの出力周波数となる。

ここで、チャージポンプ回路２０の電流オフセットについて、図９を参照して説明する。チャージポンプ回路２０を構成する電流源のＰＭＯＳトランジスタＰａ１及びＮＭＯＳトランジスタＮａ１は、ＭＯＳトランジスタであるため、次式（１）に示すように、飽和領域においても、λ（チャネル長変調係数）によるＶＤ（ドレイン・ソース間電圧）依存性を有する。

ＩＤ＝１／２（ｕＣｏｘ）Ｗ／Ｌ・（ＶＧ−Ｖｔｈ）^２・（１＋λＶＤ） … (1)

ただし、ＩＤは、ドレイン電流、ｕは実効移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＧは、ゲート・ソース間電圧、Ｖｔｈはしきい値電圧、λはチャネル長変調係数、ＶＤはドレイン・ソース間電圧である。

図９（Ａ）は、ソース電流Ｉsource、シンク電流Ｉsinkと、制御電圧Ｖｃｏｎｔの特性の１例を示している。Ｖｃｏｕｎｔが高いほど、シンク電流Ｉsinkは上昇し、ソース電流Ｉsourceは減少し、逆に、Ｖｃｏｎｔが低いほど、シンク電流Ｉsinkが減少し、ソース電流Ｉsourceが増加する図９（Ｂ）は、ＩsourceからＩsinkを差し引いた値Ｉsource−Ｉsinkと制御電圧Ｖｃｏｎｔの特性を示している。

図９に示す例では、電源電圧が１．８Ｖで、Ｖｃｏｎｔ＝０．９Ｖのときに、ＩsourceとＩsinkが等しくなるとしている。この出力が、図１の基準電圧回路６０の出力電圧Ｖｒｅｆとなる。このため、例えば、Ｖｉｎが１．６ＧＨｚであった場合に、Ｖｏｕｔも１．６ＧＨｚになるためには、Ｖｃｏｎｔ＝１．２Ｖが必要になるが、この電圧では、ソース電流Ｉsourceの電流値はシンク電流Ｉsinkと比べて少ないため、この分を、位相比較結果信号ＵＰ、ＤＮのパルス幅で吸収するように動作する。すなわち、ソース電流Ｉsourceの充電量を増加するために、アップパルス信号ＵＰのパルス幅をやや広くする必要がある。

本実施例では、制御電圧Ｖｃｏｎｔと基準電圧Ｖｒｅｆを比較し、比較結果に基づき、Ｖｕｐ、Ｖｄｎでその遅延が制御される遅延量調整回路１４を備え、遅延量調整回路１４により、ＵＰのリセットのタイミングを遅らせることにより、パルス幅を調整し、入力信号Ｖｉｎと、出力帰還クロック信号Ｖｏｕｔの位相のオフセットを減少できる。

一方、図１０を参照して説明した従来のＰＬＬ回路のように、本実施例の遅延量調整回路１４によるリセット側（ＵＰ、ＤＮの立ち下がりエッジ側）でのパルス幅の調整を欠く場合、ＵＰのセット側すなわち、Ｖｉｎが早く入力される位置で安定点となるため、この分が、位相のオフセットとして残ることになり（図１１（Ｂ）の「ｓｔａｔｉｃｏｆｆｓｅｔ」参照）、ＰＬＬ回路の動作誤差となる。

上記で説明したように本発明では、位相周波数検出回路のパルス幅を調整する手段を有し、チャージポンプ回路の持つオフセット特性に応じて上記パルス幅を調整することにより、チャージポンプ回路によって生じる位相オフセットを低減できる。

図２は、本実施例のＰＬＬの動作タイミング例を示す図である。図２（Ａ）は、ロック前、図２（Ｂ）は、ロック後である。前述したように、ロックとは、ＶｉｎとＶｏｕｔの周波数が一致し、位相変化がなくなった安定した状態を示す。理想的には、位相差はなくなるのが望ましいが、実際には、多少のオフセットが存在する。

図２（Ａ）では、周波数は、ほぼ一致したが位相が合っていず、まだ変化している状態が示されている。ＶｉｎがＶｏｕｔよりも若干早く動作しているため、ＵＰのセット側のパルス幅が広くなっているＵＰのみがＨＩＧＨレベルの状態では、制御電圧Ｖｃｏｎｔ（ｒｅａｌ）は、ソース電流Ｉsourceにより充電され単純に上昇する。

ＵＰとＤＮが両方ＨＩＧＨレベルの状態では、ソース電流Ｉsourceとシンク電流Ｉsinkにより等量充放電されるため、制御電圧Ｖｃｏｎｔのレベルは理想的には変化しない。この様子を、Ｖｃｏｎｔ（ｉｄｅａｌ）で示す。

実際には、上述の１．６ＧＨｚ動作では、制御電圧Ｖｃｏｎｔは１．２Ｖ近辺となるため、ソース電流Ｉsourceがシンク電流Ｉsinkよりもやや少ない。

このため、ＵＰとＤＮが、ともにＨＩＧＨレベルの状態では、制御電圧Ｖｃｏｎｔは若干下降することとなる。この様子をＶｃｏｎｔ（ｒｅａｌ）で示す。

本実際例では、制御電圧Ｖｃｏｎｔと、基準電圧Ｖｒｅｆのレベルの差により、遅延量調整回路１４により、ＵＰとＤＮのリセット側のタイミングをそれぞれ調整しているため、ＤＮが早く、ＵＰが遅くリセットされる。

このため、ＵＰとＤＮがともにＨＩＧＨレベルの状態で下がった分の制御電圧Ｖｃｏｎｔレベルを、リセットが遅いＵＰで容量２１を充電し、理想動作Ｖｃｏｎｔ（ｉｄｅａｌ）と同様のレベルに保っている。

図２（Ｂ）では、ロック後の状態を示す。このとき、周波数は、上記と同様のため、Ｖｃｏｎｔのレベルは、１．２Ｖとなる。

ＶｉｎとＶｏｕｔの位相・周波数ともに一致しているため、ＵＰとＤＮのセット側（パルスの立ち上がりエッジ側）に、タイミングは一致している。

上記と同様に、ＵＰとＤＮが両方ともＨＩＧＨの状態では、若干、制御電圧Ｖｃｏｎｔが下降するが、リセット側（パルスの立ち下がりエッジ側）のタイミングが調整され、リセットが遅く行われるＵＰで容量２１を充電するため、Ｖｃｏｎｔはレベルを保持し、オフセットが小さい状態で保たれる。

このように、位相周波数比較器１０の出力信号のパルスのリセットタイミングを、チャージポンプ回路２０の電流オフセットに応じて調整することで、位相オフセットを低減できる。

次に、本発明の第２の実施例について説明する。本発明の第２の実施例は、ＶｉｎとＶｏｕｔの位相差を直接測定する構成としたものであり、動作環境、例えば製造ばらつき、電源電圧、動作温度等による影響をほとんど受けないという利点を有する。図３は、本発明の第２の実施例構成を示す図である。図１と同一又は同等の要素には、同一の参照符号が付されている。

図３を参照すると、本実施例では、遅延量調整回路１４の遅延を制御するための信号Ｖｕｐ、Ｖｄｎを生成する回路構成が、前記第１の実施例と相違している。位相周波数比較回路１０Ａ、チャージポンプ回路２０、ＶＣＯ３０は、図１に示した構成と同様である。本実施例では、位相周波数比較回路１０Ｂをさらに備え、図１の比較アンプ回路４０の代わりに、比較アンプ回路４１を備えている。位相周波数比較回路１０Ｂは、Ｄ型フリップフロップ１１Ｂ、１２Ｂ、ＡＮＤ回路１３Ｂを備え、遅延量調節回路を具備せず、図１０の位相周波数比較回路１０’の構成と同一の構成とされる。ただし、位相周波数比較回路１０Ｂは、正転出力ＵＰ２、ＤＮ２を出力する（反転出信号ＵＰ２ｂ、ＤＮ２ｂは出力しない）。比較アンプ回路（ＣＭＰ２）４１は、出力ＵＰ２、ＤＮ２を比較し、パルス幅に応じて、出力信号Ｖｕｐ、Ｖｄｎの電圧を制御する。位相周波数比較回路１０Ｂでは、遅延量調整回路がないため、ＵＰ２及びＤＮ２のリセットタイミングは同一になる。また、ＶｉｎとＶｏｕｔに位相オフセットがある場合、ＵＰ２とＤＮ２のパルス幅が異なる。

比較アンプ回路（ＣＭＰ２）４１は、差動積分型のチャージポンプとして構成され（差動型の比較アンプ回路と容量５１、５２を備える）、ＤＮとＵＰのパルス幅の差（位相差）を、ＶｕｐとＶｄｎのレベル差として出力し、ＤＮとＵＰのパルス幅の差がなくなった後も、そのレベル差を保持する。図６は、比較アンプ回路（ＣＭＰ２）４１の構成の一例を示す図である。この比較アンプ回路（ＣＭＰ２）４１は、差動対の出力対と電源間に接続される負荷回路として、第１のカレントミラー回路（Ｐｄ１、Ｐｄ２）と、第１のカレントミラー回路とは入力と出力が逆に位置する第２のカレントミラー回路（Ｐｄ３、Ｐｄ４）を備え、差動対と負荷回路の接続点からＶｄｎ、Ｖｕｐが取り出される。

本実施例では、ＶｉｎとＶｏｕｔの位相差をＶｄｎとＶｕｐのレベル差として、積分して（容量５１、５２）、遅延量調整回路１４におけるパルス幅（リセットによるＵＰ、ＤＮの立ち下りのタイミング）にフィードバックするため、ＶｉｎとＶｏｕｔの位相差がなくなるレベルで、遅延量調整回路１４の遅延を制御するための信号Ｖｕｐ、Ｖｄｎが保持される。

本実施例は、前記実施例と比べ、その回路構成は複雑になるが、直接、位相差をパルス幅にフィードバックできるため、調整精度を特段に向上している。

さらに、位相差を直接測定しているので、動作環境、すなわち製造ばらつき、電源電圧、動作温度による影響も、ほとんど受けないという利点を有する。

なお、上記各実施例において、ＶＣＯ、遅延量調整回路、比較アンプ回路ＣＭＰ、ＣＭＰ２は、上記構成にのみ限定されるものでなく、同一機能を有するものであれば、任意の回路を用いても良い。また本実施例は、位相周波数比較器（PFD）のパルス幅の制御に限定されず、２つの位相を比較してアップ、ダウン信号をチャージポンプ回路に出力する位相比較器（PD）にも適用可能であることは勿論である。以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。（Ａ）、（Ｂ）は、本発明の第１の実施例のロック前、ロック後の動作を説明するための図である。本発明の第２の実施例の構成を示す図である。図１、図３の遅延量調整回路の構成の一例を示す図である。図１の比較アンプ回路の構成の一例を示す図である。図３の比較アンプ回路の構成の一例を示す図である。図１のＶＣＯの構成の一例を示す図である。ＶＣＯの電圧周波数特性を示す図である。チャージポンプの動作を説明するための図である。従来のＰＬＬの構成の一例を示す図である。（Ａ）、（Ｂ）は、図１０のロック前、ロック後の動作を説明するための図である。特許文献１のチャージポンプ回路の構成を示す図である。

符号の説明

４ＣＰ（チャージポンプ）回路
５センスアンプ
１０、１０Ａ、１０Ｂ、１０’ 位相周波数比較器
１１、１１Ａ、１１Ｂ、１２、１２Ａ、１２Ｂリセット付きＤ型フリップフロップ
１３、１３Ａ、１３ＢＡＮＤ
１４遅延量調整回路
２０チャージポンプ回路
２１容量
３０ＶＣＯ
４０、４１比較アンプ回路
５１、５２容量
６０基準電圧発生回路

Claims

入力信号の所定の遷移エッジに応答して活性化した第１の信号を出力し、リセット端子に入力される第１のリセット信号の活性化に応じて前記第１の信号を非活性化する第１のフリップフロップと、出力帰還信号の所定の遷移エッジに応答して活性化した第２の信号を出力し、リセット端子に入力される第２のリセット信号の活性化に応じて前記第２の信号を非活性化する第２のフリップフロップと、を含む位相周波数比較器であって、前記入力信号の前記所定の遷移エッジと前記出力帰還信号の前記所定の遷移エッジとのタイミングを検出することで前記入力信号の位相と前記出力帰還信号の位相とを比較する前記位相周波数比較器と、
前記位相周波数比較器からの前記第１の信号の活性化時に導通し出力を充電する充電素子と、前記位相周波数比較器からの前記第２の信号の活性化時に導通し前記出力を放電する放電素子を含むチャージポンプ回路と、
前記チャージポンプ回路の出力電圧に応じた周波数の出力信号を生成する発振器と、
を備え、前記発振器の出力信号が前記位相周波数比較器に前記出力帰還信号として供給されるＰＬＬ回路において、
前記チャージポンプ回路と同一構成とされる充電素子と放電素子を備え、前記充電素子と前記放電素子がともに導通状態に設定され、出力から基準電圧を出力する基準電圧発生回路と、
前記基準電圧発生回路からの前記基準電圧と前記チャージポンプ回路の出力電圧とを差動入力し、電圧比較結果を第１、第２の電圧信号として差動出力する比較アンプ回路と、
を備え、
前記位相周波数比較器が、
前記第１、第２のフリップフロップからそれぞれ出力される前記第１、第２の信号を受け、前記第１、第２の信号がともに活性状態のときに、第３のリセット信号を活性化して出力する論理回路と、
前記論理回路からの前記第３のリセット信号を共通に入力し、それぞれ第１及び第２の遅延出力信号を出力する第１及び第２の遅延回路を含む遅延量調整回路であって、前記第１の遅延回路は、前記比較アンプ回路からの前記第１の電圧信号に応じて、前記第３のリセット信号の遅延量を可変に調整して前記第１の遅延出力信号を出力し、前記第２の遅延回路は、前記比較アンプ回路からの前記第２の電圧信号に応じて、前記第３のリセット信号の遅延量を可変に調整して前記第２の遅延出力信号を出力する、前記第１、前記第２の遅延回路を含む前記遅延量調整回路と、
を備え、前記遅延量調整回路からの前記第１の遅延出力信号が、前記第１のフリップフロップの前記リセット端子に前記第１のリセット信号として入力され、前記遅延量調整回路からの前記第２の遅延出力信号が、前記第２のフリップフロップの前記リセット端子に前記第２のリセット信号として入力される、ことを特徴とするＰＬＬ回路。
前記比較アンプ回路は、前記チャージポンプ回路の出力電圧が基準電圧よりも高い場合には、前記第１の電圧信号を可変させ、前記比較アンプ回路からの前記第１の電圧信号にしたがって前記遅延量調整回路は前記第１の遅延信号の遅延を短縮させ、
前記比較アンプ回路は、前記チャージポンプ回路の出力電圧が基準電圧よりも低い場合には、前記第２の電圧信号を可変させ、前記比較アンプ回路からの前記第２の電圧信号にしたがって前記遅延量調整回路は前記第２の遅延信号の遅延を短縮させる、ことを特徴とする請求項１記載のＰＬＬ回路。
入力信号の所定の遷移エッジに応答して活性化した第１の信号を出力し、リセット端子に入力される第１のリセット信号の活性化に応じて前記第１の信号を非活性化する第１のフリップフロップと、出力帰還信号の所定の遷移エッジに応答して活性化した第２の信号を出力し、リセット端子に入力される第２のリセット信号の活性化に応じて前記第２の信号を非活性化する第２のフリップフロップと、を含む第１の位相周波数比較器であって、前記入力信号の前記所定の遷移エッジと前記出力帰還信号の前記所定の遷移エッジとのタイミングを検出することで前記入力信号の位相と前記出力帰還信号の位相とを比較する前記第１の位相周波数比較器と、
前記第１の位相周波数比較器からの前記第１の信号の活性化時に導通し出力を充電する充電素子と、前記第１の位相周波数比較器からの前記第２の信号の活性化時に導通し前記出力を放電する放電素子を含むチャージポンプ回路と、
前記チャージポンプ回路の出力電圧に応じた周波数の出力信号を生成する発振器と、
を備え、前記発振器の出力信号が前記第１の位相周波数比較器に前記出力帰還信号として供給されるＰＬＬ回路において、
前記入力信号の前記所定の遷移エッジに応答して活性化した第３の信号を出力し、リセット端子に入力される第３のリセット信号の活性化に応じて前記第３の信号を非活性化する第３のフリップフロップと、前記出力帰還信号の前記所定の遷移エッジに応答して活性化した第４の信号を出力し、リセット端子に入力される前記第３のリセット信号の活性化に応じて前記第４の信号を非活性化する第４のフリップフロップと、を含む第２の位相周波数比較器であって、前記入力信号の前記所定の遷移エッジと前記出力帰還信号の前記所定の遷移エッジとのタイミングを検出することで前記入力信号の位相と前記出力帰還信号の位相とを比較する前記第２の位相周波数比較器と、
前記第２の位相周波数比較器からの前記第３、第４の信号を入力し、前記第３、第４の信号の活性状態のパルス幅の差を比較し、比較結果を第１、第２の電圧信号として差動出力する比較アンプ回路と、
を備え、
前記第１の位相周波数比較器が、
前記第１、第２のフリップフロップからそれぞれ出力される前記第１、第２の信号を受け、前記第１、第２の信号がともに活性状態のときに、第４のリセット信号を活性化して出力する第１の論理回路と、
前記第１の論理回路からの前記第４のリセット信号を共通に入力し、それぞれ第１及び第２の遅延出力信号を出力する第１及び第２の遅延回路を含む遅延量調整回路であって、前記第１の遅延回路は、前記比較アンプ回路からの前記第１の電圧信号に応じて、前記第４のリセット信号の遅延量を可変に調整した第１の遅延出力信号を出力し、前記第２の遅延回路は前記比較アンプ回路からの前記第２の電圧信号に応じて、前記第４のリセット信号の遅延量を可変に調整して前記第２の遅延出力信号を出力する前記第１、前記第２の遅延回路を含む前記遅延量調整回路と、
を備え、前記遅延量調整回路からの前記第１の遅延出力信号が、前記第１のフリップフロップの前記リセット端子に前記第１のリセット信号として入力され、前記遅延量調整回路からの前記第２の遅延出力信号が、前記第２のフリップフロップの前記リセット端子に前記第２のリセット信号として入力され、
前記第２の位相周波数比較器が、
前記第３、第４のフリップフロップからそれぞれ出力される前記第３、第４の信号を入力し、前記第３、第４の信号がともに活性状態のときに出力信号を活性化する第２の論理回路を備え、前記第２の論理回路からの前記出力信号が前記第３、前記第４のフリップフロップの前記リセット端子に前記第３のリセット信号として共通に入力される、ことを特徴とするＰＬＬ回路。